KR101615377B1 - 비휘발성 반도체 메모리 회로 - Google Patents

비휘발성 반도체 메모리 회로 Download PDF

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Abstract

정전류 회로(1)와 비휘발성 메모리 셀(2)을 직렬로 접속하고, 그 사이의 접속점이 출력이도록 설정하여, 판독 모드 또는 보존(retention) 모드에서, 기록 상태에 있는 비휘발성 메모리 셀(2) 내에 기록할 수 있도록 함으로써, 데이터 보존 특성(data retention characteristics)을 개선하여, 그의 영역(area)을 감소시킬 수 있는 비휘발성 반도체 메모리 회로가 제공된다. 비휘발성 반도체 메모리 회로는 데이터 판독 및 보존용 전원 장치(power supply) 및, 독립적으로 제공되는 데이터 재기록용 전원 장치; 및 상기 출력과 상기 데이터 재기록용 전원 장치간의 트랜지스터(3)를 포함하는데, 상기 트랜지스터(3)는 데이터가 재기록될 때에 도전 상태로 된다.

Description

비휘발성 반도체 메모리 회로{NON-VOLATILE SEMICONDUCTOR MEMORY CIRCUIT}
본 발명은 비휘발성 반도체 메모리 회로에 관한 것으로서, 특히 데이터 보존 특성의 개선에 관한 것이다.
전하의 주입을 통해 트랜지스터의 임계 전압을 변화시킴으로써 데이터를 부동 게이트에 저장하는 비휘발성 반도체 메모리 셀에서, 판독 모드 및 보존 모드에서의 데이터 보존 특성은 문제로서 간주되었는데, 그 이유는 기록을 위해 인가된 전압보다 작은 어떤 전압을 판독 모드 및 보존 모드의 양방에서 비휘발성 메모리 셀에 인가함으로써 기록 또는 소거가 완전하지 않을 수 있기 때문이다.
다른 경우에, 부동 게이트 내에 저장된 전자가 전압에 의해 생성된 전기장 때문이 아니라 전자의 열 에너지로 인해 부동 게이트에서 빠져 나가는 현상이 발생한다. 확률이 매우 낮은 이런 현상의 연속적 발생으로, 전형적인 소비자 제품의 수명인 것으로 여겨지는 10년 내에 데이터가 변경될 수 있다. 상술한 바와 같은 데이터의 변경을 방지하기 위해, 여러 수단이 이용된다.
예컨대, 비휘발성 메모리 셀로부터 판독된 데이터를 래치 회로 내에 저장함으로써 데이터가 재기록되는 것을 방지하여, 비휘발성 메모리 셀을 통한 전류 흐름 을 방지하거나 전압차를 발생시키지 않을 바이어스를 인가하는 방법이 존재한다. 이 경우에는, 전압에 의한 데이터의 기록 및/또는 소거는 방지될 수 있지만, 이들의 열 에너지로 인해 저장된 전자의 누출(escape)의 문제는 여전히 남는다. 따라서, 부동 게이트에서 빠져 나가는 전자를 위해 필요한 에너지를 증대시키도록 절연막을 더욱 두껍게 하는 방법이 이용된다.
선택적으로, 전하가 부동 게이트 내에 저장되는 비휘발성 메모리 셀과, 전하가 저장되지 않은 셀 간에 보존 모드에서 바이어스 조건을 변경하는 방법이 있다. 이 경우에는, 전자가 부동 게이트 내에 저장되는 비휘발성 메모리 셀의 보존 특성은 전자를 주입함으로써 상당히 개선된다 (예컨대, JP 2006-331587 A 참조 (도 1)).
또한, 비교적 고전압이 데이터의 기록을 위해 필요하므로, 고내전압을 가진 전용 장치가 필요로 되며, 이는 제조 단계의 수의 증가, 즉 비용의 증가의 원인이 된다. 특히, 비휘발성 메모리가 아날로그 값의 트리밍에 이용되는 경우에, 많은 경우에 있어서 기껏해야 10 비트의 메모리 사이즈가 필요로 된다. 따라서, 작은 사이즈의 메모리에 대해서만 고내전압을 가진 전용 장치의 부가는 반도체 집적 회로 장치의 비용 경쟁력의 상당한 감소의 원인이 된다 (예컨대, JP 2003-229498 A 참조 (도 1)).
JP 2006-331587 A의 방법에서, 메모리로부터의 출력은 래치 회로 내에 저장되고, 래치 회로로부터의 출력은 메모리 회로의 입력으로 피드백되어, 보존 특성을 개선한다. 그러나, 이 경우에는, 소자의 수가 크게 되고, 반도체 집적 회로 장치 로의 실제 적용은 칩 사이즈를 증대시켜, 비용 경쟁력을 감소시킨다.
JP 2003-229498 A의 방법에서, 기록 중에 임계 전압의 파동을 억제하고, 판독 중에는 전력 소비를 감소시키기 위해 기록 선택 트랜지스터 및 판독 선택 트랜지스터가 병렬로 제공된다. 그러나, 전원 라인은 판독 및 기록 시에 동일하여, 기록 및 판독 선택 트랜지스터가 기록 중에 고전압이 인가될 수 있는 트랜지스터로 형성될 필요가 있다. 일반적으로, 저내전압을 가진 트랜지스터에 비해, 고내전압을 가진 트랜지스터는 특성이 불량하고, 예컨대, 구동력(drivability)이 더욱 작고, 사이즈가 더욱 크다. 트랜지스터가 기록 선택 트랜지스터의 내전압에 따른 프로세스에서 형성될 시에, 판독 중에 우수한 특성을 가진 트랜지스터를 획득하기가 곤란하다.
본 발명에 따른 비휘발성 반도체 메모리 회로는 상술한 문제를 해결하기 위한 다음의 수단을 채택한다.
본 발명은 비휘발성 반도체 메모리 회로를 제공하며, 상기 회로는, 데이터를 저장하는 비휘발성 메모리 셀; 및 상기 비휘발성 메모리 셀과 직렬로 접속된 정전류 회로를 포함하는데, 그 사이의 접속점은 출력이도록 설정되고, 소거 상태와 기록 상태 간에 상기 비휘발성 메모리 셀의 임계 전압의 차가 이용되며, 판독 모드 또는 보존 모드에서, 상기 비휘발성 메모리 셀의 드레인과 소스 간에 인가되는 전압은 상기 비휘발성 메모리 셀이 소거 상태에 있는 경우에는 작도록 형성되는 반면에, 상기 비휘발성 메모리 셀의 드레인과 소스 간에 인가되는 전압은 상기 비휘발성 메모리 셀이 기록 상태에 있는 경우에는 크도록 형성되어, 판독 모드 또는 보존 모드에서 기록 상태에 있는 상기 비휘발성 메모리 셀에 기록하는 것을 허용한다.
본 발명은 비휘발성 반도체 메모리 회로를 제공하며, 상기 회로는, 판독 모드 및 보존 모드에서 이용되는 전원 라인; 상기 전원 라인으로부터 분리하여 제공되고, 상기 비휘발성 메모리 셀의 데이터 재기록 시에 이용되는 다른 전원 라인; 및 출력과, 상기 비휘발성 메모리 셀의 데이터 재기록 시에 이용되는 다른 전원 라인 간에 제공되는 트랜지스터를 더 포함하는데, 상기 트랜지스터는 상기 비휘발성 메모리 셀의 데이터 재기록 시에 도전 상태로 된다.
전력이 턴온될 시에 직렬로 접속되는 정전류 회로 및 비휘발성 메모리 셀로 형성되는 회로를 통해 전류는 일정하게 흐른다.
판독 모드 또는 보존 모드에서, 소거 상태에 있는 비휘발성 메모리 셀의 드레인과 소스 간에 인가되는 전압은 거의 제로(0)이어서, 채널을 통해 흐르는 전자의 에너지는 매우 낮다. 따라서, 전자는 채널로부터 직접 실리콘 기판과 게이트 절연막 간의 장벽을 통과할 수 없다. 게다가, 채널을 통해 흐르는 전자의 에너지는 낮아, 전자-정공 쌍이 발생되는 현상은 드레인의 부근에서 임팩트 이온화와 함께 발생하지 않는다. 이들 이유로, 데이터는 재기록되지 않는다.
한편, 판독 모드 또는 보존 모드에서, 전원 전압 VDD의 량에 대응하는 고전압은 기록 상태에 있는 비휘발성 메모리 셀의 드레인과 소스 간에 인가된다. 결과로서, 채널을 통해 흐르는 전자는 뜨겁게 되고, 이 전자의 일부는 부동 게이트 내로 주입되도록 실리콘 기판과 게이트 절연막 간의 장벽을 통과한다. 게다가, 전자-정공 쌍은 드레인의 부근에서 임팩트 이온화와 함께 발생된다. 이들 쌍의 발생된 전자의 일부는 부동 게이트 내로 주입되도록 실리콘 기판과 게이트 절연막 간의 장벽 또는 이를 통한 터널을 통과한다.
일반적으로, 상당량의 전자가 부동 게이트에 저장되는 경우에, 전자는 전기장의 효과 또는, 고열 에너지를 가진 전자의 일부로 인해 빠져 나가도록 전위 장벽 또는 이를 통한 터널을 통과한다. 따라서, 부동 게이트에 저장된 전자의 수는 시간의 경과에 따라 감소하는 경향이 있다. 이런 이유로, 기록 상태에 있는 비휘발성 메모리 셀이 부동 게이트에 저장하는 전자의 수는 시간의 경과에 따라 감소한 다.
그러나, 상술한 바와 같이, 기록 상태에 있는 비휘발성 메모리 셀에서, 전자는 판독 모드 또는 보존 모드에서 부동 게이트에 주입되어, 부동 게이트로부터 빠져 나가는 전자는 보충된다. 따라서, 데이터는 재기록될 가능성이 적다.
또한, 더욱 적은 수의 장치로 형성되고, 보존 특성을 개선한 반도체 비휘발성 메모리 회로가 획득될 수 있다.
상술한 특성 때문에, 본 발명에 따른 비휘발성 메모리 회로에서, 메모리 정보는 연속적으로 판독이 실행될 시에도 재기록되지 않는다. 이 경우에, 정전류 회로의 전류는 소거 상태에 있는 비휘발성 메모리 셀을 통해 일정하게 흐른다. 이런 식으로, 전류는 메모리 정보를 연속적으로 출력시키도록 일정하게 흐르게 되어, 래치 회로 등에 메모리 정보를 저장하는 메카니즘이 필요없게 된다. 결과로서, 비휘발성 메모리 회로의 영역을 감소시키는 것이 가능하게 된다. 더욱이, 전력이 턴온될 시에, 데이터가 래치 회로에 저장될 때까지 불안정 동작 상태를 회피할 수 있다.
본 발명은 도 1을 참조로 기술된다. 정전류 회로(1)는 VDD 라인측 상에 배치되고, 비휘발성 메모리 셀(2)은 VSS 라인측 상에 배치되며, 정전류 회로(1) 및 비휘발성 메모리 셀(2)은 서로 직렬로 접속된다. 그 사이의 접속점은 출력이도록 설정되며, 그의 출력 전압은 기준 심볼 VOUT로 나타낸다. 이 접속점을 통해, 정전 류 회로(1) 및 비휘발성 메모리 셀(2)은 기록 선택 트랜지스터(3)를 통해 기록 전원 장치에 접속된다. 비휘발성 메모리 셀(2)의 제어 게이트 전압 및 기록 선택 트랜지스터(3)의 게이트 입력 전압은 제각기 기준 심볼 VCG 및 VSE로 나타낸다.
비휘발성 메모리 셀(2)은 부동 게이트를 이용하는 n형 MOS 트랜지스터 구조를 갖는다. 비휘발성 메모리 셀(2)은 기록 상태에서 상당량의 전자를 부동 게이트에 저장하고, 소거 상태에서는 소량의 전자만을 부동 게이트에 저장한다. 이런 이유로, 비휘발성 메모리 셀(2)의 임계 전압은 기록 상태에서는 크고, 소거 상태에서는 작다.
따라서, 비휘발성 메모리 셀(2)의 제어 게이트 전압 VCG 및 정전류 회로(1)의 전류는 다음의 조건을 만족하도록 설정될 수 있다:
"기록 상태에서의 비휘발성 메모리 셀의 포화 전류" < "정전류 회로의 정전류" < "소거 상태에서의 비휘발성 메모리 셀의 포화 전류".
상술한 조건을 만족하는 정전류 및 제어 게이트 전압 VCG가 판독 모드에서 인가될 시에, 저 출력 전압 VOUT는 비휘발성 메모리 셀(2)이 기록 상태에 있는 경우에 출력되고, 고 출력 전압 VOUT는 비휘발성 메모리 셀(2)이 기록 상태에 있는 경우에 출력된다. 이 경우에 바이어스 상태는 도 2를 참조로 상세히 기술된다.
도 2는 출력 전압 VOUT의 함수로서 소거 상태 및 기록 상태에서의 비휘발성 메모리 셀(2) 및 정전류 회로(1)의 전류 특성을 도시한다. 비휘발성 메모리 셀(2)이 소거 상태에 있는 경우에, 비휘발성 메모리 셀(2)이 흐르게 할 수 있는 포화 전류는 상술한 조건을 토대로 정전류 회로(1)의 정전류보다 크다. 이런 경우에, 직 렬로 접속되는 정전류 회로(1) 및 비휘발성 메모리 셀(2)을 통해 흐르는 전류는 동일할 필요가 있어, 출력 전압 VOUT는 전원 전압 VDD보다 낮은 전원 전압 VSS와 실질적으로 같다.
따라서, 비휘발성 메모리 셀(2)에 인가되는 전압은 소거 상태에서는 거의 제로이다. 이 경우에, 비휘발성 메모리 셀(2)의 채널을 통해 흐르는 전자의 에너지는 매우 낮다. 이런 이유로, 채널 핫 일렉트론(hot electron)은 비휘발성 메모리 셀(2)의 부동 게이트 내에 주입되지 않는다. 게다가, 전자-정공 쌍은 그의 드레인의 부근에서 발생되지 않아, 전자가 그의 부동 게이트 내에 주입되지 않는다.
그 다음, 비휘발성 메모리 셀(2)이 기록 상태에 있는 경우가 기술된다. 이 경우에, 비휘발성 메모리 셀(2)이 흐르게 할 수 있는 포화 전류는 정전류보다 작다. 출력 전압 VOUT이 전원 전압 VSS보다 높은 전원 전압 VDD과 동일하면, 그 사이의 전압차는 제로가 되어, 정전류가 또한 제로이다. 따라서, 기록 상태에서, 직렬로 접속되는 정전류 회로(1) 및 비휘발성 메모리 셀(2)을 통해 흐르는 전류는 서로 동일하여, 출력 전압 VOUT는 실질적으로 전원 전압 VDD와 동일하다. 이 경우에, 실질적으로 전원 전압 VDD와 동일한 전압이 비휘발성 메모리 셀(2)에 인가되어, 비휘발성 메모리 셀(2)의 채널을 통해 흐르는 전자는 핫 일렉트론이 된다. 결과로서, 전자는 비휘발성 메모리 셀(2)의 부동 게이트 내에 주입되며, 즉 기록이 실행된다. 전자는 주로 다음과 같이 주입된다. 핫 일렉트론의 주입은 주로 다음과 같이 실행된다. 즉, 채널을 통해 흐르는 핫 일렉트론은 실리콘 기판과 절연막 간의 장벽을 직접 통과하고, 드레인의 부근에서 전자-정공 쌍의 발생과 함께 상당 량 발생된 전자의 일부는 주입된다.
일반적으로, 부동 게이트에 저장된 전자는 전기장, 열 여기(thermal excitation) 등으로 인해 부동 게이트로부터 빠져 나가, 부동 게이트에 저장된 전자의 수가 시간의 경과에 따라 감소한다. 여기서, 비휘발성 메모리 셀(2)이 기록 상태에, 즉 전자가 부동 게이트에 저장되는 상태에 있어, 판독 모드에서의 기록이 데이터 보존 특성의 개선을 향해 실행된다.
상술한 바와 같이, 비휘발성 메모리 셀에 인가될 전압은 비휘발성 메모리 셀에 저장된 정보에 따라 상당히 변화한다. 그리고 나서, 비휘발성 메모리 셀에 인가되는 전압에 응답하여, 기록 상태에 있는 비휘발성 메모리 셀 상에서 기록이 실행된다. 따라서, 작은 영역으로 데이터 보존 특성을 개선한 비휘발성 메모리 회로가 실현될 수 있다.
기록 선택 트랜지스터(3)가 턴온되면, 전원 전압 VSS는 기판 및 비휘발성 메모리 셀(2)의 소스에 인가되지만, 전압 VPP은 그의 드레인에 인가된다. 결과로서, 기록이 실행된다. VPP 라인은 전원 전압 VDD보다 큰 기록 전압을 인가하고, VDD 라인으로부터 분리하여 제공된다. 전압 VPP는 이런 방식으로 다른 전압과 무관하게 설정되어, 전압 VPP에 대응하는 전체 반도체 집적 회로 장치의 내전압을 형성할 필요가 없다. 내전압이 낮으면, 트랜지스터, 장치 격리 영역(isolation region) 등은 사이즈가 감소될 수 있어, 결과적으로 전체 반도체 집적 회로 장치가 소형화될 수 있다. 결과로서, 비용 경쟁력이 높은 반도체 집적 회로 장치가 획득될 수 있다.
소스와 드레인 간의 전위차는 전압 VPP가 증가될 시에 더욱 크게 되어, 채널을 통해 흐르는 전자의 에너지는 증가한다. 결과로서, 더욱 많은 전자가 부동 게이트에 저장될 수 있다. 따라서, 부적당한 기록으로 인한 메모리 정보의 에러율의 감소와 같은 특성의 개선 및 보존 특성의 개선이 획득될 수 있다.
(제 1 실시예)
도 3을 참조하면, 사이즈 등을 기술함으로써 상세한 설명이 주어진다.
정전류 회로는 p형 트랜지스터(4)로 형성되어, VDD 라인측 상에 배치되고, 비휘발성 메모리 셀(2)은 VSS 라인측 상에 배치되며, p형 트랜지스터(4) 및 비휘발성 메모리 셀(2)은 직렬로 접속된다. 그 사이의 접속점은 출력이도록 설정되며, 이 출력의 전압은 기준 심볼 VOUT로 나타낸다. 이 접속점을 통해, p형 트랜지스터(4) 및 비휘발성 메모리 셀(2)은 기록 선택 트랜지스터(3)를 통해 기록 VPP 라인에 접속된다. 비휘발성 메모리 셀(2)의 제어 게이트 전압, 기록 선택 트랜지스터(3)의 게이트 입력 전압, 및 p형 트랜지스터(4)의 입력 전압은 제각기 기준 심볼 VCG, VSE, 및 VPBIAS로 나타낸다. 메모리 회로는 상술한 바와 같이 구성된다.
도 3은 메모리 회로가 아날로그 값인 전압 VA의 트리밍 시에 이용되는 경우를 도시한다. 분할 저항(6)은 전압 VA을 저항성 있게 분할하는데 이용되고, 트리밍 트랜지스터(5)는 분할 저항(6)의 일부와 병렬로 배치되며, 출력 전압 VOUT는 트리밍 트랜지스터(5)의 게이트에 접속된다. 트리밍 트랜지스터(5)는 비휘발성 메모리 셀(2)의 저장 정보에 따라 턴온/오프되어, 전압 VA의 저항 분할비(resistance division ratio)는 비휘발성 메모리 셀(2)의 저장 정보에 따라 변화한다.
비휘발성 메모리 셀(2)은 부동 게이트를 이용하는 n형 MOS 트랜지스터 구조를 갖는다. 비휘발성 메모리 셀(2)은 기록 상태에서 상당량의 전자를 부동 게이트에 저장하고, 소거 상태에서는 소량의 전자만을 부동 게이트에 저장한다. 이런 이유로, 비휘발성 메모리 셀(2)은 기록 상태에서는 고 임계 전압을 갖고, 소거 상태에서는 저 임계 전압을 갖는다.
그 다음, 정전류 회로가 기술된다. 트랜지스터는 일반적으로 포화 동작 상태에 있고, 흐르게 되는 전류가 그의 소스 및 드레인 간의 전압 VDS에 의존하지 않는 거의 일정한 값을 가지며, 이때:
VG (게이트 전압) - VTH (임계 전압) < VDS (소스와 드레인 간의 전압) ... 식 (1)
상술한 현상은 p형 트랜지스터 및 그의 입력 전압 VPBIAS에 의해 정전류 회로를 형성하기 위해 이용된다.
임계 전압 VTH가 인핸스먼트(enhancement)인 경우에, 전류를 일정하게 하는 출력 전압 VOUT의 전압 영역은 VSS와 VDD- (PBIAS-VDD-VTH) 간의 영역이다. 예컨대, VSS가 0 V이고, VDD가 5 V이며, VTH가 -0.1 V이며 (인핸스먼트), 그리고 PBIAS가 4.7 V인 경우에, 정전류는 도 3의 출력 전압 VOUT이 0 V 내지 4.8 V의 범위 내에 있을 시에 획득될 수 있다.
상술한 전압 영역과 다른 전압 영역에서, 식(1)은 충족되지 않아, 전류는 소스와 드레인 간의 전압 VDS에 크게 의존한다. 이 경우에, p형 트랜지스터가 정전류 회로로서 이용되지만, n형 트랜지스터는 유사하게 정전류 회로를 형성할 수 있 다. n형 트랜지스터를 이용하는 경우에, 백 게이트 전압(back gate voltage)은 기판이 전원 전압 VSS에 접속될 시에 인가되어, n형 트랜지스터의 기판이 출력 전압 VOUT에 접속된다. 선택적으로, 다수의 트랜지스터 또는 장치를 이용하여 정전류 회로를 형성할 수 있다. 그러나, 정전류 회로의 구조는 본 발명에 필수적이지 않아, 이에 대한 설명은 주어지지 않는다.
그 다음, 용이한 이해를 위해, 특정 트랜지스터 사이즈 및 인가된 전압을 기술함으로써 설명이 주어진다. 비휘발성 메모리 셀(2)의 사이즈에 관해, 채널 폭 및 채널 길이는 2.0 ㎛이고, 커플링비(coupling ratio)는 0.5이며, 기록 상태에서의 임계 전압은 2.0 V이고, 그리고 소거 상태에서의 임계 전압은 0 V이다.
정전류 회로를 형성하는 p형 트랜지스터(4)의 사이즈에 관해, 채널 폭 및 채널 길이는 2.0 ㎛이고, 임계 전압은 - 0.1 V이다(인핸스먼트). n형 비휘발성 메모리 셀(2) 및 p형 트랜지스터(4)의 게이트 절연막의 두께는 100 Å이다.
판독 모드에서의 전압에 관해, 전원 전압 VSS은 0 V이고, 전원 전압 VDD은 5 V이며, 입력 전압 PBIAS은 4.7 V이며, 그리고 제어 게이트 전압은 2 V이다. 상술한 사이즈, 임계 전압, 게이트 절연막의 두께, 및 전압은 본 발명이 적용되는 제품의 동작 전압 및 제조 설비의 용량에 따라 변화하며, 이는 본 발명의 본질과 무관하다.
p형 트랜지스터(4)에서, VG (게이트 전압) - VTH (임계 전압) = (PBIAS - VDD) -VTH = - 0.2 V이다. 게이트 전압 VG은 기준으로서 소스 전위를 가진 게이트 전압이어서, p형 트랜지스터(4)의 경우에 소스 전위가 전원 전압 VDD와 동일하기 때문에 상술한 관계가 획득된다.
소거 상태에 있는 n형 비휘발성 메모리 셀(2)에서, VG (게이트 전압) - VTH (임계 전압) = 2 - 0 = 2 V이다. 정전류 회로를 형성하는 p형 트랜지스터(4)와 비교하면, n형 트랜지스터에서는, 게이트 전압 VG에서 임계 전압 VTH을 감산함으로써 획득된 값이 10 배 더 크고, 캐리어 이동도(carrier mobility)는 일반적으로 거의 2배 더 높으며, 커플링비는 0.5이지만, 트랜지스터 사이즈는 동일하다. 따라서, n형 비휘발성 메모리 셀(2)의 포화 전류는 p형 트랜지스터(4)의 포화 전류보다 대략 100배 더 크다.
도 4는 이 경우에 전압과 전류 간의 관계를 도시한 것이다. 이상적으로 말하면, 포화 전류는 드레인 전압에 의존하지 않는다. 그러나, 실제 트랜지스터에서, 포화 전류는 드레인 전압의 증가에 따라 약간 증가하여, 도 2와 상이한 도 4의 포화 전류에서 약간의 기울기가 존재한다. 포화 전류는 VDS>VG-VTH인 경우에 흐르고, 선형 전류는 VDS<VG-VTH인 경우에 흐른다.
비휘발성 메모리 셀(2) 및 p형 트랜지스터(4)를 통해 흐르는 전류는 직렬 접속 때문에 서로 동일하여, 도 4에서, 출력 전압 VOUT은, 소거 상태에 있는 비휘발성 메모리 셀(2)의 전류와, 정전류 회로를 형성하는 p형 트랜지스터(4)의 전류 간의 교차점으로 나타낸다. n형 트랜지스터의 포화 전류는 p형 트랜지스터(4)의 포화 전류 보다 대략 100배 더 크고, VG-VTH=2V이어서, 출력 전압 VOUT은 (단순화를 위해) 대략 2/100=0.02 V이다. 따라서, n형 비휘발성 메모리 셀(2)의 채널을 통해 흐르는 전자의 에너지는 많아야 0.02 eV이고, 이 전자는 실리콘 기판과 게이트 절 연막 간의 장벽을 통과하기에 충분한 에너지를 갖지 않는다. 이런 이유로, 전자는 부동 게이트에 주입되지 않는다. 소거 상태에 있는 비휘발성 메모리 셀(2)을 연속적으로 판독하여도 데이터는 재기록되지 않는다.
한편, 기록 상태에 있는 n형 비휘발성 메모리 셀(2)에서, 2 V의 임계 전압에 대해 VG (게이트 전압) - VTH (임계 전압) = 0 V이다. 따라서, n형 비휘발성 메모리 셀(2)이 흐르게 할 수 있는 전류는 p형 트랜지스터(4)의 포화 전류 보다 많이 작다. 또한 이 경우에, 비휘발성 메모리 셀(2) 및 p형 트랜지스터(4)를 통해 흐르는 전류는 직렬 접속 때문에 서로 동일하여, 도 4에서, 출력 전압 VOUT은, 기록 상태에 있는 n형 비휘발성 메모리 셀(2)의 전류와 p형 트랜지스터(4)의 전류 간의 교차점으로 나타낸다. 따라서, 출력 전압 VOUT은 거의 5 V이다. 대략 5 V의 전압이 n형 비휘발성 메모리 셀(2)에 인가되면, n형 비휘발성 메모리 셀(2)의 채널을 통해 흐르는 전자는 상당량의 에너지를 가져, 부동 게이트에 매우 적은 기록이 발생한다.
일반적으로, 기록 상태에 있는 n형 비휘발성 메모리 셀(2)에서, 부동 게이트에 저장된 전자는 시간의 경과에 따라 점진적으로 소멸하고, 데이터는 조만간 사라진다. 환언하면, 데이터는 재기록된다. 그러나, 상술한 바와 같이 판독 모드 또는 보존 모드에서 전자는 부동 게이트에 주입되어, 데이터 보존 특성이 개선된다.
소거 상태에 있는 비휘발성 메모리 셀에는 거의 전압이 인가되지 않고, 실질적으로 전원 전압과 동일한 전압이 기록 상태에 있는 비휘발성 메모리 셀에 인가되는 상태가 달성될 수 있다. 환언하면, 보존 특성은 영역의 증대를 최소화하면서 개선될 수 있다.
게다가, 출력 전압 VOUT은 실질적으로 소거 상태에서는 전원 전압 VSS 및 기록 상태에서는 전원 전압 VDD과 동일하다. 이런 이유로, 일반적 메모리 회로에 이용되는 기준 메모리 셀과 비교할 필요가 없어, 감지 증폭기 및 기준 메모리 셀은 불필요하게 되어, 영역을 감소시킬 수 있다.
그 다음, 주변 회로가 기술된다. 본 발명에 따른 메모리 회로는 판독 모드가 계속할 시에도 데이터가 재기록되지 않아, 특히 아날로그 값의 트리밍을 위해 적절한 특성을 갖는다. 도 3을 참조하면, 여기서, 본 발명이 분할 저항에 의해 아날로그 값의 전압 VA을 분할하는 회로에 적용되는 경우에 대해 설명이 주어진다.
트리밍 트랜지스터(5)는 전압 VA을 분할하는 분할 저항(6)과 병렬로 접속된다. 트리밍 트랜지스터(5)가 p형 트랜지스터인 경우에, 출력 전압 VOUT이 낮을 시에, p형 트랜지스터로 형성되는 트리밍 트랜지스터(5)는 턴온되어, 분할 저항(6)이 단락되는 반면에, 출력 전압 VOUT이 높을 시에, p형 트랜지스터로 형성되는 트리밍 트랜지스터(5)는 턴오프되어, 분할 저항(6)이 기능을 한다.
여기서, 온 상태(on-state)에서의 트리밍 트랜지스터(5)의 온 저항(on-resistance)은 분할 저항의 온 저항에 비해 무시할 만큼 작을 필요가 있다. 트리밍 트랜지스터(5)가 턴오프되는 경우에서도, 그의 소스와 드레인 간의 누설 전류 또는 접합 누설 전류가 생성되고, 이들 누설 전류로 인한 오프 저항은 분할 저항의 오프 저항에 비해 매우 클 필요가 있다. 상술한 2개의 조건을 충족하는 트리밍 트랜지스터는 채널 폭, 채널 길이, 및 임계 전압을 조절함으로써 쉽게 설정될 수 있 다.
여기서, 출력 전압 VOUT은 트리밍 트랜지스터(5)로 직접 입력되지만, 데이터를 전환하거나 조절하기 위해 그 사이에 인버터와 같은 회로가 제공될 수 있다.
그 다음, 기록 동작이 기술된다. 기록 선택 트랜지스터(3)의 입력 전압 VSE은 기록 동작을 선택하기 위한 입력이다. 기록 선택 트랜지스터(3)가 턴온되고, 전압 VPP이 기록을 위해 필요로 되는 전압과 동일하거나 클 시에 기록이 실행된다.
일반적으로, 비휘발성 메모리 셀에 기록하기 위해서는 고전압이 필요로 된다. 전원 전압 VDD의 최대 동작 전압 VDDmax보다 높은 전압은 기록을 위해 필요로 되고, 기록을 위한 고전압이 인가될 시에도 내구성이 있도록 하기 위한 장치가 구성되어, 최대 동작 전압 VDDmax에 따라 상기 장치가 구성되는 경우에 비해 내전압이 증대될 필요가 있다. 결과로서, 이 장치의 특성이 악화하여, 그의 사이즈가 증대한다. 그래서, 도 3에 도시된 바와 같이 전원 전압 VDD에 대한 라인으로부터 분리하여 VPP 라인이 제공된다. 기록을 위해 필요로 되는 전압은 VPP 라인에만 인가되고, 최대 동작 전압 VDDmax과 동일하거나 작은 전압은 VDD 라인에 인가된다. 이런 구조로, 전원 전압 VDD에 따라 내전압을 가진 장치로 형성되는 반도체 집적 회로 장치 상에 전압 VPP에 의해 기록이 실행될 수 있다.
도 3에서, 전압 VPP는 트리밍 트랜지스터(5)의 게이트 절연막에 인가된다. 다른 한편, 도 5에 도시된 바와 같이, 다이오드(7) 및 저항(8)이 이용되어, 전압 VPP을 전원 전압 VDD으로 클램프할 수 있다. 트리밍 트랜지스터(5)가 p형이고, 기판 전위가 전원 전압 VDD과 동일한 경우에, 절연막에 인가된 전압은 전압 VPP에서 전원 전압 VDD을 감산함으로써 획득된 값을 갖는다. 따라서, 상술한 바와 같은 클램프 회로는 필요치 않다.
전압 VPP은 또한 정전류를 위해 p형 트랜지스터(4)의 드레인에 인가된다. 그러나, 기판 및 드레인의 PN 접합은 순방향에 있어, p형 트랜지스터의 기판이 전원 전압 VDD에 직접 접속될 시에 순방향 전류가 VPP에서 VDD 라인으로 흐른다. VPP 라인과 VDD 라인 간에 저항을 끼워 넣거나, 전원 전압 VDD으로부터 p형 트랜지스터(4)의 기판을 분리시켜 그 사이에 스위치를 제공함으로써 순방향 전류의 흐름이 피할 수 있다.
전압 VPP은 기록 선택 트랜지스터(3)의 드레인에 인가되어, 기록 선택 트랜지스터(3)가 전압 VPP과 동일한 내전압을 가질 필요가 있다. p형 트랜지스터의 드레인 내전압은 일반적으로 n형 트랜지스터의 드레인 내전압 보다 더 크다. 따라서, 트랜지스터의 채널 길이는 펀치스루(punch-through)가 전압 VPP로 인해 발생하지 않도록 증대될 수 있다. 채널 길이에 관해, 채널은 마스크 프로세스에서 길이가 증대되어, 전압 VPP에 따라 제조 단계를 변경시킬 필요가 없다.
상술한 바와 같이, 판독 모드 및 보존 모드에서 이용되는 전원 라인의 전압에 따른 제조 단계에서만 전원 전압 VDD 보다 큰 전압 VPP을 기록을 위한 전원 라인에 인가할 수 있다. 환언하면, 트랜지스터 특성을 희생시키지 않고 충분한 기록을 위해 필요로 되는 전압을 인가할 수 있는 비휘발성 반도체 메모리 회로가 획득될 수 있다. 여기서, 기록을 위한 전원 라인에 대한 설명이 제공되었지만, 전원 라인은 또한 소거 동작에서도 이용될 수 있다.
(제 2 실시예)
도 6을 참조하여 설명을 행한다. 도 6은 2비트 비휘발성 메모리 회로(2) 및 전압 VA의 저항 분할을 도시하는 회로도이다. 다수의 비트의 경우에, 기록 선택 트랜지스터(3)가 턴온되는 비휘발성 메모리 셀(2) 상에서만 기록이 실행된다. 선택을 위한 트랜지스터는 판독 시에 제공되지 않으며, 비휘발성 메모리 셀(2)의 출력 전압 VOUT은 제각기 p형 트랜지스터로 형성된 트리밍 트랜지스터로 입력되어, 저장된 데이터가 일정하게 출력된다. 트리밍 트랜지스터는 유사한 방식으로 기능을 하도록 n형 트랜지스터로 형성될 수 있다.
가장 간단한 방식으로 다수의 비트의 경우를 기술하기 위해 2 비트의 경우에 대한 설명이 제공되었다. 이 실시예와 유사한 방식으로 비트의 수를 어떤 수까지 증가시킬 수 있다.
(제 3 실시예)
도 7을 참조하여 설명을 행한다. 도 7에서, 제어 게이트 전압 VCG은 제어 게이트 전압 VCG에 대한 선택 트랜지스터(9)를 위해 VPP 라인에 접속된다. 이 접속을 통해, 제어 게이트 전압 VCG은 기록 시에 전압 VPP으로 상승될 수 있다. 전자는 부동 게이트에 주입된다. 전자는 음전하를 가져, 채널 핫 일렉트론의 주입 효율이 부동 게이트의 전위를 상승시킴으로써 증대될 수 있다. 그러나, 드레인의 부근의 전기장은 약하게 되어, 전자-정공 쌍의 생성량이 감소한다. 따라서, 일반적으로, 제어 게이트 전압 VCG이 전압 VPP로 상승될 시에 주입 효율이 전체적으로 우수하다고 말할 수 없다. 그러나, 제어 게이트 전압 VCG이 전압 VPP로 상승될 시 에 주입 효율이 전체적으로 증대하는 경우에, 제어 게이트 전압 VCG은 스위치를 통해 VPP 라인에 접속되어, 임계 전압을 더 시프트한다.
(제 4 실시예)
도 8을 참조하여 설명을 행한다. 도 8에서, 비휘발성 메모리 셀(2)은 전원 전압 VDD 측 상에 배치되고, 정전류 회로(1)는 전원 전압 VSS 측 상에 배치되며, 그리고 비휘발성 메모리 셀(2) 및 정전류 회로(1)는 직렬로 접속된다. n형 트랜지스터가 비휘발성 메모리 셀(2)을 위해 이용되는 경우에, 비휘발성 메모리 셀(2)의 기판은 백 게이트 전압이 인가되지 않도록 출력 전압 VOUT에 접속된다. 결과로서, 상술한 실시예의 기능과 유사한 기능이 획득될 수 있다.
(제 5 실시예)
도 9를 참조하여 설명을 행한다. 출력 전압 VOUT은 래치 회로로 입력되고, 래치 회로의 출력은 트리밍 트랜지스터(5)로 입력된다. 이런 구조로, 메모리 정보는 래치 회로에 저장될 수 있다. 따라서, 비휘발성 메모리 셀(2) 내에 저장된 정보를 래치 회로로 판독하도록 전력이 턴온될 시에 정전류는 정전류 회로를 통해 흐르게 되며, 그 후, 비휘발성 메모리 셀(2) 및 정전류 회로(1)를 통해 흐르는 전류를 차단할 수 있다. 이런 전류를 차단함으로써 전류 소비가 감소될 수 있다. 따라서, 이 실시예에 따른 구조는 저 전류 소비가 다른 것보다 우선하는 반도체 집적 회로 장치에 적절하다.
(제 6 실시예)
상술한 실시예에서, 부동 게이트가 비휘발성 메모리 셀에 이용되는 n형 MOS 트랜지스터 구조의 비휘발성 메모리 셀에 대한 설명이 제공되었다. 그러나, 본 발명은 여기에 제한되지 않는다. 부동 게이트를 이용하는 p형 MOS 트랜지스터 구조에서, 상술한 실시예의 기능과 유사한 기능은 또한 정공이 기록 상태에서 부동 게이트에 저장되는 모드로 획득될 수 있다.
부동 게이트를 포함하지 않고, 절연막의 트랩 사이트(trap site)가 전하를 트랩하도록 하는 전하 트랩형 트랜지스터를 포함하는 비휘발성 메모리 셀이 이용되는 경우에도 유사한 기능이 또한 획득될 수 있다. 전하가 절연막으로 트랩되는 전하 트랩형 트랜지스터의 비휘발성 메모리 셀로서, 산화막-질화막-산화막(ONO)이 절연막에 이용되는 비휘발성 메모리 셀은 일반적으로 공지되어 있다. 전하 트랩형 트랜지스터에서, 임계 전압이 절연막으로의 전하의 트랩량에 따라 변화하는 사실은 데이터를 저장하는데 이용된다. 따라서, 전하 트랩형 트랜지스터의 비휘발성 메모리 셀이 이용될 때에도, 상술한 바와 같은 실시예의 기능과 유사한 기능이 획득될 수 있다.
이용되는 비휘발성 반도체 메모리 회로가, 정전류 회로 및 비휘발성 메모리 셀이 직렬로 접속되고, 그 사이의 접속점이 출력이도록 설정되는 비휘발성 반도체 메모리 회로인 한, 전원 전압 VDD와 전원 전압 VSS 사이에 다른 장치가 제공될 시에도 본 발명의 기능은 획득될 수 있다.
도 1은 본 발명을 실행하기 위한 바람직한 실시예에 따른 1비트 메모리 회로도이다.
도 2는 정전류 회로 및 비휘발성 메모리 셀의 전압과 전류 간의 관계를 도시한 그래프이다.
도 3은 본 발명의 제1 실시예에 따르는 p형 트랜지스터로 형성된 정전류 회로 및 트리밍 회로를 포함하는 1비트 메모리 회로의 회로도이다.
도 4는 p형 트랜지스터로 형성된 정전류 회로 및 비휘발성 메모리 셀의 전압과 전류 간의 관계를 도시한 그래프이다.
도 5는 트리밍 트랜지스터의 입력 전압을 전원 전압 VDD로 클램프하는 회로도이다.
도 6은 2비트 메모리 회로 및 트리밍 회로도이다.
도 7은 제어 게이트 전압 VCG이 VPP 라인에 접속될 수 있는 1비트 메모리 회로도이다.
도 8은 정전류 회로 및 비휘발성 메모리 셀이 도 1과 상반하는 방식으로 배치되는 회로도이다.
도 9는 래치 회로 및 트리밍 회로를 포함하는 1비트 메모리 회로도이다.

Claims (5)

  1. 비휘발성 반도체 메모리 회로에 있어서,
    소거 상태와 기록 상태 중 하나를 취하며, 상기 소거 상태의 임계 전압은 상기 기록 상태의 임계 전압보다 낮은, 데이터를 저장하는 비휘발성 메모리 셀;
    상기 비휘발성 메모리 셀과 직렬로 접속되는 정전류 회로; 및
    출력이 되도록 설정되는 상기 비휘발성 메모리 셀과 상기 정전류 회로 간의 접속점을 포함하고;
    상기 비휘발성 메모리 셀에 전압이 인가되는 판독 모드 및 보존 모드에서, 다음의 관계: IWRITE<ICONST<IERASE가 충족되며,
    여기에서, 소거 상태에서 상기 비휘발성 메모리 셀을 통해 흐르는 포화 전류는 IERASE로 나타내고, 기록 상태에서 상기 비휘발성 메모리 셀을 통해 흐르는 포화 전류는 IWRITE로 나타내며, 상기 정전류 회로로부터 제공되는 정전류는 ICONST로 나타내는, 비휘발성 반도체 메모리 회로.
  2. 청구항 1에 있어서,
    상기 판독 모드 및 상기 보존 모드 중 하나에서,
    상기 비휘발성 메모리 셀이 소거 상태에 있는 경우에, 상기 비휘발성 메모리 셀의 드레인과 소스 간에 인가되는 전압은 0 V에 근접하도록 형성되어, 소거 상태에 있는 상기 비휘발성 메모리 셀 내의 기록을 방지하며;
    상기 비휘발성 메모리 셀이 기록 상태에 있는 경우에, 상기 비휘발성 메모리 셀의 드레인과 소스 간에 인가되는 전압은 다른 전원 전압(VSS)보다 높은 전원 전압(VDD)에 근접하도록 형성되어, 핫 일렉트론(hot electron)에 의한 기록 상태에 있는 상기 비휘발성 메모리 셀 내의 기록을 허용하는, 비휘발성 반도체 메모리 회로.
  3. 청구항 1에 있어서,
    상기 판독 모드 및 상기 보존 모드에 이용되는 전원 라인;
    상기 전원 라인과 별개로 제공되고, 상기 비휘발성 메모리 셀의 데이터 재기록 시에 이용되는 다른 전원 라인; 및
    상기 출력과, 상기 비휘발성 메모리 셀의 데이터 재기록 시에 이용되는 다른 전원 라인 간에 제공되는 트랜지스터를 더 포함하며,
    상기 트랜지스터는 상기 비휘발성 메모리 셀의 데이터 재기록 시에 도전 상태로 되는, 비휘발성 반도체 메모리 회로.
  4. 청구항 1에 있어서,
    상기 정전류는 직렬로 접속되는 상기 비휘발성 메모리 셀 및 상기 정전류 회로로 형성되는 회로를 통해 일정하게 흐르는 한편, 상기 비휘발성 메모리 셀 및 상기 정전류 회로로 형성되는 회로에는 전원 전압이 인가되는, 비휘발성 반도체 메모리 회로.
  5. 청구항 1에 있어서,
    상기 정전류 회로는 포화 동작 상태에 있는 MOS 트랜지스터를 포함하는, 비휘발성 반도체 메모리 회로.
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