TW202018715A - 資料線控制電路及相關的資料線控制方法 - Google Patents

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Abstract

資料線控制電路具有資料線驅動電路和寫入輔助資料線驅動電路。資料線驅動電路用於在至少一個記憶單元的寫入操作期間驅動差分資料線。寫入輔助資料線驅動電路用於在至少一個記憶單元的寫入操作期間驅動至少一條寫入輔助資料線，其中該至少一條寫入輔助資料線與差分資料線隔開，並且被驅動為具有從第一電壓電平到第二電壓電平的第一電壓轉變，使得差分資料線之一者具有從第三電壓電平到第四電壓電平的第二電壓轉變，該第四電壓電平是由該第一電壓轉變通過電容耦合產生的。

Description

資料線控制電路及相關的資料線控制方法
本發明涉及將位元(bits)寫入記憶單元(memory cell)的技術，以及更特別地，涉及一種利用寫入輔助資料線耦合(write-assist data line coupling)的資料線控制電路及相關的資料線控制方法。
靜態隨機存取記憶體(static random access memory，SRAM)和動態隨機存取記憶體(dynamic random access memory，DRAM)被列為易失性記憶體。與需要週期性刷新操作的DRAM相比，SRAM更適合於高速和低功率電路設計，這是因為SRAM單元具有保持資料而無需定期刷新操作的有利特性。例如，嵌入式SRAM在高速通訊應用、圖像處理應用和片上系統(system on chip，SoC)應用中特別流行。
一個SRAM單元可以使用多個電晶體來實現。以典型的六電晶體(six-transistor，6T)SRAM單元為例，它包括兩個存取電晶體(或稱為傳輸門電晶體)，其可以是N溝道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)電晶體。這兩個存取電晶體的閘極(gate)都耦接到字元線(word line，WL)。其中一個存取電晶體的汲極(drain)耦接到位元線(bit line，BL)，以及這個存取電晶體的源極(source)耦接到交叉耦合的反相器(cross-coupled inverters)的電晶體的閘極。另一個存取電晶體的汲極端子耦接到互補位元線(complementary bit line，BLB)，以及該另一個存取電晶體的源極耦接到該交叉耦合的反相器的電晶體的閘極。在深亞微米技術中，被降低的字元線電壓電平影響SRAM單元的寫入能力。也就是說，存取電晶體的導通電壓Von(即，Vgs-Vth)被減小，從而降低了SRAM單元的寫入能力。更特別地，隨著摩爾定律轉向FinFET技術，控制電晶體的尺寸以增強SRAM單元的寫入能力已不再可行。因此，對SRAM設計來說，寫入輔助方案變得是必須的。負位元線(negative-bit-line，NBL)方案是最流行的寫入輔助方案之一。在SRAM單元的寫入操作期間，向位元線(例如，BL或BLB)提供負電壓(negative voltage)以提高耦接到該位元線(例如，BL或BLB)的存取電晶體的導通電壓Von(即，Vgs-Vth)。然而，傳統的負位元線(NBL)方案採用MOS電容器(MOS capacitor，MOSCAP)作為電荷泵電容器，其佔用面積大且功率效率低。
因此，需要一種創新的寫入輔助方案，以能夠在不使用MOS電容器的情況下向位元線(例如，BL或BLB)提供負電壓。
有鑑於此，本發明的目的之一在於提供一種新穎的資料線控制電路及相關的資料線控制方法，能夠在不使用MOS電容器的情況下向位元線提供負電壓。
根據本發明的第一方面，提供了一種資料線控制電路，其包括資料線驅動電路和寫入輔助資料線驅動電路。該資料線驅動電路用於在至少一個記憶單元的寫入操作期間驅動差分資料線，其中該差分資料線包括第一資料線和第二資料線；以及在該至少一個記憶單元的該寫入操作期間，該至少一個記憶單元的差分位元線分別耦接到該差分資料線。該寫入輔助資料線驅動電路用於在該至少一個記憶單元的該寫入操作期間驅動至少一條寫入輔助資料線，其中該至少一條寫入輔助資料線將該差分資料線隔開，且在該至少一個記憶單元的該寫入操作期間，該至少一條寫入輔助資料線被驅動為具有從第一電壓電平到第二電壓電平的第一電壓轉變，以及該第一資料線和該第二資料線的其中一條資料線具有從第三電壓電平到第四電壓電平的第二電壓轉變，該第四電壓電平是該第一電壓轉變通過該至少一條寫入輔助資料線與該其中一條資料線之間的電容耦合產生的。
根據本發明的第二方面，提供了一種資料線控制方法。該資料線控制方法包括：在至少一個記憶單元的寫入操作期間驅動差分資料線，其中該差分資料線包括第一資料線和第二資料線，在該至少一個記憶單元的該寫入操作期間，該至少一個記憶單元的差分位元線分別耦接到該差分資料線；以及在該至少一個記憶單元的該寫入操作期間驅動至少一個寫入輔助資料線，其中該至少一條寫入輔助資料線將該差分資料線隔開，且在該至少一個記憶單元的該寫入操作期間，該至少一條寫入輔助資料線被驅動為具有從第一電壓電平到第二電壓電平的第一電壓轉變，以及該第一資料線和該第二資料線的其中一條資料線具有從第三電壓電平到第四電壓電平的第二電壓轉變，該第四電壓電平是該第一電壓轉變通過該至少一條寫入輔助資料線與該其中一條資料線之間的電容耦合產生的。
所屬技術領域中具有通常知識者在閱讀附圖所示優選實施例的下述詳細描述之後，可以毫無疑義地理解本發明的這些目的及其它目的。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
第1圖是根據本發明實施例示出的SRAM的平面佈局的示意圖。SRAM 100包括多個SRAM單元和記憶體外圍電路(memory peripheral circuit)。作為示例而非限制，SRAM單元可以是典型的6T SRAM單元。SRAM單元可以被佈置在多個存儲體(bank)Bank-1，Bank-2，Bank-3和Bank-4中。記憶體外圍電路用於從多個SRAM單元的任意SRAM單元讀取位元及/或將位元寫入多個SRAM單元的任意SRAM單元。記憶體外圍電路可以包括多個讀出放大器(sense amplifier，SA)、控制電路102、多個局部(local)控制電路104_1,104_2、多個字元線(WL)驅動電路(或WL驅動器)106_1,106_2,106_3,106_4，以及多個全域(global)輸入/輸出(I/O)電路108_1,108_2和108_3。本發明實施例中以三個I/O電路為例，但本發明對此並不做任何限制，例如，可以是32個I/O電路、64個I/O電路等等。
同一讀出放大器SA可以被不同存儲體中的多個SRAM單元共用。在本實施例中，被儲存在存儲體Bank-1和Bank-2中的多個SRAM單元中的位元可以通過相同的讀出放大器SA讀取，以及被儲存在存儲體Bank-3和Bank-4中的多個SRAM單元中的位元可以通過相同的讀出放大器SA讀取。被存儲體Bank-1和Bank-2中的多個SRAM單元共用的多個讀出放大器SA被局部控制電路104_1控制。被存儲體Bank-3和Bank-4中的多個SRAM單元共用的多個讀出放大器SA被局部控制電路104_2控制。存儲體Bank-1中的多個SRAM單元的多個字元線被字元線驅動電路106_1驅動。存儲體Bank-2中的多個SRAM單元的多個字元線被字元線驅動電路106_2驅動。存儲體Bank-3中的多個SRAM單元的多個字元線被字元線驅動電路106_3驅動。存儲體Bank-4中的多個SRAM單元的多個字元線被字元線驅動電路106_4驅動。全域輸入/輸出電路108_1,108_2,108_3被控制電路102控制。
全域輸入/輸出電路108_1-108_3中的每一個耦接多個全域金屬線，每個全域金屬線被路由到SRAM 100中的多個存儲體。即，每個全域金屬線(例如，差分資料線WT、WC和寫入輔助資料線NDL)能被SRAM 100的不同存儲體中的多個SRAM單元共用。例如，被連接到每個全域輸入/輸出電路的全域金屬線可以包括差分資料線WT和WC，差分資料線WT和WC在寫入模式下彼此是互補的。當資料線WT被驅動為具有邏輯高電平時，互補的資料線WC被驅動為具有邏輯低電平；以及當資料線WT被驅動為具有邏輯低電平時，互補的資料線WC被驅動為具有邏輯高電平。差分資料線WT和WC能夠在寫入模式下用於設置一個或多個SRAM單元的差分位元線。
第2圖是根據本發明實施例示出的被不同存儲體共用的差分資料線WT和WC以及位於一個存儲體中的多個SRAM單元的差分位元線的示意圖。假設存在多個SRAM單元Cell[0]-Cell[n]，其差分位元線BL[0]-BL[n]，BLB[0]-BLB[n]可以通過使用相同的差分資料線WT和WC來設置，其中差分位元線BL[0]和BLB[0]耦接到SRAM單元Cell[0]的存取電晶體(傳輸門電晶體)，以及差分位元線BL[n]和BLB[n]耦接到SRAM單元Cell[n]的存取電晶體(傳輸門電晶體)。如第1圖所示，差分資料線WT和WC是被路由到多個存儲體的全域金屬線。一個位元線解碼器202是耦接在資料線WT和位元線BL[0]-BL[n]之間的多路復用器(multiplexer)。另一個位元線解碼器204是耦接在資料線WC和位元線BLB[0]-BLB[n]之間的多路復用器。位元線解碼器202包括NMOS電晶體MN[0]-MN[n]，NMOS電晶體MN[0]-MN[n]被控制信號Y[0]-Y[n]分別控制。位元線解碼器204包括NMOS電晶體MN'[0]-MN'[n]，NMOS電晶體MN'[0]-MN’[n]被控制信號Y[0]-Y[n]分別控制。當NMOS電晶體MN[0]和MN'[0]都被控制信號Y[0]導通時，SRAM單元Cell[0]的差分位元線BL[0]和BLB[0]分別被差分資料線WT和WC設置。當NMOS電晶體MN[n]和MN'[n]都被控制信號Y[n]導通時，SRAM單元Cell[n]的差分位元線BL[n]和BLB[n]分別被差分資料線WT和WC設置。因此，通過位元線解碼器202和204的適當設置，一個或多個SRAM單元的差分位元線可以在該一個或多個SRAM單元的寫入操作期間耦接到差分資料線WT和WC。
所提出的SRAM設計與傳統的SRAM設計之間的主要區別在於：被連接到每個全域輸入/輸出電路的全域金屬線還包括至少一條寫入輔助資料線NDL，該至少一條寫入輔助資料線NDL將差分資料線WT和WC隔開。在本發明實施例中，該至少一條寫入輔助資料線NDL用於產生寄生電容，其被放置在可以產生寄生電容的任何位置。應該注意的是，第1圖中僅示出了與本發明相關的全域金屬線。除了差分資料線WT和WC以及寫入輔助資料線NDL之外，SRAM設計可以具有其它的全域金屬線。具體地，本發明實施例不做限制。
由於寫入輔助資料線NDL將原本相鄰的資料線WT和WC隔開，且資料線WT和WC以及寫入輔助資料線NDL是金屬線，因此，寫入輔助資料線NDL和資料線WT之間存在電容耦合(capacitive coupling)，以及寫入輔助資料線NDL和資料線WC之間存在電容耦合。在本實施例中，寫入輔助資料線NDL是虛擬的(dummy)資料線，其主要用於引入全域線耦合(寄生電容)，且在寫入模式下不連接到任何SRAM單元的位元線。為了清楚和簡潔起見，一對差分資料線WT和WC被電容耦合到僅一條寫入輔助資料線NDL，即第1圖中僅示出了一條寫入輔助資料線NDL。然而，這僅用於說明目的，並不意味著是對本發明的限制。在本發明的一些實施例中，用於一對差分資料線WT和WC的電容耦合源(capacitive coupling source)可以包括一條以上的寫入輔助資料線NDL。通過適當地佈置寫入輔助資料線NDL和差分資料線WT和WC，由資料線WT和相鄰的寫入輔助資料線NDL之間的電容耦合產生的電容值可以具有以滿足設計要求的較大值，以及由資料線WC和相鄰的寫入輔助資料線NDL之間的電容耦合產生的電容值可以具有滿足設計要求的較大值。簡而言之，使用一條或多條所提出的寫入輔助資料線的任何記憶體設計(例如，SRAM設計)都將落入本發明的範圍內。
通過使寫入輔助資料線NDL具有從第一電壓電平(例如，當前電壓電平)到第二電壓電平(例如，降低的電壓電平)的第一電壓轉變，與寫入輔助資料線NDL相鄰的資料線(例如，WT或WC)具有從第三電壓電平(例如，當前電壓電平)到第四電壓電平(例如，降低的電壓電平)的第二電壓轉變，該第四電壓電平或該第二電壓轉變是第一電壓轉變通過寫入輔助資料線NDL和相鄰的資料線(例如，WT或WC)之間的電容耦合產生的。如上所述，SRAM單元的差分位元線在SRAM單元的寫入操作期間耦接到差分資料線WT和WC。因此，在SRAM單元的寫入操作期間，被耦接到具有該第二電壓轉變的資料線(例如，WT或WC)的位元線也具有從第三電壓電平到第四電壓電平的第二電壓轉變。舉例來說，在位元線的當前電壓電平(即第三電壓電平)是接地電壓電平VSS(例如，0mV)的情況下，位元線的第四電壓電平將是負電壓電平(例如，-125mV)。以這種方式，寫入輔助資料線NDL和相鄰的資料線(例如，WT或WC)之間的電容耦合實現了負位元線(negative bit line)，而無需使用任何MOS電容器。也就是說，寫入輔助資料線NDL和相鄰的資料線(例如，WT或WC)之間的電容耦合實現了電荷泵電容器(charge-pumping capacitor)的功能，其中與寫入輔助資料線NDL相鄰的資料線(例如，WT或WC)被作為電荷泵電容器的一部分重複利用。與MOS電容器的實現方案相比，使用本發明提出的利用寫入輔助資料線NDL的方案具有更小的面積和更低的生產成本，且功率效率也得到提高。使用全域金屬線(例如，全域資料線WT/WC和全域寫入輔助資料線NDL)和電容耦合以實現SRAM單元的負局部位元元線的進一步細節描述如下。
第3圖是根據本發明實施例的資料線控制電路的電路示意圖。資料線控制電路300耦接到差分資料線WT和WC以及一寫入輔助資料線NDL，並且可以是第1圖中所示的全域I/O電路108_1-108_3中的一部分。在本實施例中，資料線控制電路300包括資料線驅動電路(data line driving circuit)302和寫入輔助資料線驅動電路(write-assist data line driving circuit)304。資料線驅動電路302用於在至少一個記憶單元的寫入操作期間驅動差分資料線WT和WC，其中差分資料線WT和WC在寫入模式下彼此是互補的，以及在該至少一個記憶單元的該寫入操作期間，該至少一個記憶單元的差分位元線(例如，BL和BLB)分別耦接到該差分資料線。寫入輔助資料線驅動電路304用於在該至少一個記憶單元的該寫入操作期間驅動至少一條寫入輔助資料線NDL，其中在該至少一個記憶單元的該寫入操作期間，該至少一條寫入輔助資料線被驅動為具有從第一電壓電平到第二電壓電平的第一電壓轉變，以及資料線WT和資料線WC中的其中一條資料線具有從第三電壓電平到第四電壓電平的第二電壓轉變，該第四電壓電平是該第一電壓轉變通過該至少一條寫入輔助資料線與該其中一條資料線之間的電容耦合產生的。在一些實施例中，第三電壓電平與第二電壓電平相同；該至少一個記憶單元的該寫入操作包括第一階段和該第一階段之後的第二階段。在該第一階段期間，該資料線驅動電路用於將該第一資料線和該第二資料線的該其中一條資料線驅動至該第二電壓電平，並將該第一資料線和該第二資料線的另一條資料線驅動至該第一電壓電平，以及該寫入輔助資料線驅動電路用於將該至少一條寫入輔助資料線驅動至該第一電壓電平。在該第二階段期間，該資料線驅動電路用於將該第一資料線和該第二資料線的該其中一條資料線保持浮動並繼續將該第一資料線和該第二資料線的該另一條資料線驅動至該第一電壓電平，以及該寫入輔助資料線驅動電路用於將該至少一條寫入輔助資料線驅動至該第二電壓電平。在第3圖所示的實施例中，資料線驅動電路302包括第一驅動電路312、第二驅動電路314和NMOS電晶體MN3。第一驅動電路312用於在第一控制信號S1的控制下驅動資料線WT，第二驅動電路314用於在第二控制電路S2的控制下驅動資料線WC，以及NMOS電晶體MN3用於在第三控制信號S3的控制下在其中一條資料線上使能浮動接地(floating ground)。在本實施例中，第一驅動電路312由包括PMOS電晶體MP1和NMOS電晶體MN1的反相器實現，第二驅動電路314由包括PMOS電晶體MP2和NMOS電晶體MN2的反相器實現。但本發明並不限於該示例實現。在一實施例中，第二電壓電平小於第一電壓電平，以及第四電壓電平小於第三電壓電平。在另一實施例中，第三電壓電平與第二電壓電平相同。在又一實施例中，第四電壓電平是負電壓電平。為便於理解與說明，第3圖以第一電壓電平為供給電壓電平VDD，第二電壓電平和第三電壓電平為接地電壓電平為例進行示例說明，但本發明並不限於此。
PMOS電晶體MP1的源極耦接到供給電壓電平VDD，PMOS電晶體MP1的汲極耦接到資料線WT，PMOS電晶體MP1的閘極用於接收第一控制信號S1。NMOS電晶體MN1的汲極耦接到資料線WT，NMOS電晶體MN1的源極耦接到NMOS電晶體MN2的源極和NMOS電晶體MN3的汲極，以及NMOS電晶體MN1的閘極用於接收第一控制信號S1。
PMOS電晶體MP2的源極耦接到供給電壓電平VDD，PMOS電晶體MP2的汲極耦接到資料線WC，PMOS電晶體MP2的閘極用於接收第二控制信號S2。NMOS電晶體MN2的汲極耦接到資料線WC，NMOS電晶體MN2的源極耦接到NMOS電晶體MN1的源極和NMOS電晶體MN3的汲極，以及NMOS電晶體MN2的閘極用於接收第二控制信號S2。
NMOS電晶體MN3的汲極耦接到NMOS電晶體MN1的源極和NMOS電晶體MN2的源極，NMOS電晶體MN3的源極耦接到接地電壓電平VSS，以及NMOS電晶體MN3的閘極用於接收第三控制信號S3。
在第3圖所示的示例中，寫入輔助資料線驅動電路304使用反相器INV來實現，反相器INV的輸入節點用於接收第四控制信號S4，以及反相器INV的輸出節點耦接到寫入輔助資料線NDL。
第一控制信號S1、第二控制信號S2、第三控制信號S3和第四控制信號S4可以被寫入控制電路(未示出)設置。因此，通過第一控制信號S1、第二控制信號S2、第三控制信號S3和第四控制信號S4的適當設置，寫入模式下的至少一個SRAM單元的負位元線可以通過全域金屬線(例如，WT/WC和NDL)及相關的電容耦合實現。
請結合第3圖參考第4圖。第4圖是根據本發明實施例示出的字元線WL、寫入輔助資料線NDL、差分資料線WT/WC以及差分位元線BL/BLB上的電壓電平的波形示意圖。在SRAM單元的寫入操作被啟動之前，字元線WL具有邏輯低電平(例如，接地電壓電平VSS)，以及寫入輔助資料線NDL，差分資料線WT/WC及差分位元線BL/BLB中的每一個具有邏輯高電平(例如，供給電壓電平VDD)。
在時間點T0處，SRAM單元的寫入操作開始。因此，字元線WL被字元線驅動電路驅動至邏輯高電平(例如，供給電壓電平VDD)，以在寫入模式下接通SRAM單元的存取電晶體(傳輸門電晶體)。在本實施例中，SRAM單元的寫入操作被分為：在間隔T0-T1期間的第一階段(用“階段1表示”)和在間隔T1-T2期間的第二階段(用“階段2”表示)。第一階段是驅動階段，以及第二階段是驅動階段之後的泵浦(或電容耦合)階段(pumping phase)。
在一些示例中，當需要將第一邏輯值(例如，位元“0”)寫入SRAM單元時，從差分資料線WT和WC中選擇的第一資料線需要被驅動至接地電壓電平VSS，而從差分資料線WT和WC中選擇的第二資料線需要被驅動至供給電壓電平VDD。在另一些示例中，當需要將第二邏輯值(例如，位元“1”)寫入SRAM單元時，第一資料線需要被驅動至接地電壓電平VSS，而第二資料線需要被驅動至供給電壓電平VDD。具體地，本發明實施例不做限制。例如，資料線WT被驅動至供給電壓電平VDD，而資料線WC被驅動至接地電壓電平VSS，以將位元“0”寫入SRAM單元；以及資料線WT被驅動至接地電壓電平VSS，而資料線WC被驅動至供給電壓電平VDD，以將位元“1”寫入SRAM單元。再例如，資料線WT被驅動至接地電壓電平VSS，而資料線WC被驅動至供給電壓電平VDD，以將位元“0”寫入SRAM單元；以及資料線WT被驅動至供給電壓電平VDD，而資料線WC被驅動至接地電壓電平VSS，以將位元“1”寫入SRAM單元。
考慮第一種情況，在第一種情況中，資料線WT需要被驅動至接地電壓電平VSS，且資料線WC需要被驅動至供給電壓電平VDD，以將一個位元(例如，第一邏輯值)寫入SRAM單元。在寫入操作的第一階段期間，第一控制信號S1被設置為邏輯高電平(例如，供給電壓電平VDD)，第二控制信號S2被設置為邏輯低電平(例如，接地電壓電平VSS)，第三控制信號S3被設置為邏輯高電平(例如，供給電壓電平VDD)，以及第四控制信號S4被設置為邏輯低電平(例如，接地電壓電平VSS)。因此，寫入輔助資料線NDL維持在由反相器INV驅動的供給電壓電平VDD上。另外，NMOS電晶體MN1、MN3和PMOS電晶體MP2是導通的(on)，以及PMOS電晶體MP1和NMOS電晶體MN2是斷開的(off)。第一驅動電路312通過導通的NMOS電晶體MN1將資料線WT驅動至接地電壓電平VSS。第二驅動電路314通過導通的PMOS電晶體MP2將資料線WC驅動至供給電壓電平VDD。
在寫入操作的第二階段期間，第一控制信號S1被設置為邏輯高電平(例如，供給電壓電平VDD)，第二控制信號S2被設置為邏輯低電平(例如，接地電壓電平VSS)，第三控制信號S3被設置為邏輯低電平(例如，接地電壓電平VSS)，以及第四控制信號S4被設置為邏輯高電平(例如，供給電壓電平VDD)。因此，NMOS電晶體MN3是斷開的，從而在資料線WT上產生浮動接地(floating ground)。也就是說，資料線WT在寫入操作的第二階段期間保持浮動(floating)。由於PMOS電晶體MP2仍被第二控制信號S2導通，因此第二驅動電路314繼續將資料線WC驅動至供給電壓電平VDD。然而，寫入輔助資料線NDL具有從第一電壓電平(例如，供給電壓電平VDD)到第二電壓電平(例如，接地電壓電平VSS)的第一電壓轉變。由於資料線WT具有浮動接地狀態且在資料線WT和寫入輔助資料線NDL(其將差分資料線WT和WC隔開)之間存在電容耦合(第3圖中用電容器符號C2表示)，資料線WT具有從第三電壓電平(例如，接地電壓電平VSS)到第四電壓電平(例如，負電壓電平)的第二電壓轉變，該第四電壓電平(或該第二電壓轉變)是寫入輔助資料線NDL的電壓轉變通過寫入輔助資料線NDL和資料線WT之間的電容耦合產生的。如第2圖所示，在SRAM單元的寫入操作期間，資料線WT耦接到位元線BL，以及資料線WC耦接到位元線BLB。由於通過電荷泵浦效應在資料線WT處產生負電壓電平，因此，SRAM單元的位元線BL是負位元線(即，具有負電壓電平的位元線)，以將一個位元寫入SRAM單元。
資料線WC和寫入輔助資料線NDL(其將差分資料線WT和WC隔開)之間也存在電容耦合(第3圖中用電容器符號C1表示)。由於PMOS電晶體MP2繼續將資料線WC驅動至供給電壓電平VDD，以及資料線WC通過NMOS電晶體(經歷弱“1”，如在時間點T1處有小電壓紋波)耦接到位元線BLB，因此，位元線BLB不受資料線WC上的小電壓紋波的影響，其中資料線WC上的該小電壓紋波是資料線WC和寫入輔助資料線NDL之間的電容耦合以及寫入輔助資料線NDL的電壓轉變導致的。
考慮第二種情況，在第二種情況中，資料線WT需要被驅動至供給電壓電平VDD，以及資料線WC需要被驅動至接地電壓電平VSS，以將一個位元(例如，第二邏輯值)寫入SRAM單元。在寫入操作的第一階段期間，第一控制信號S1被設置為邏輯低電平(例如，接地電壓電平VSS)，第二控制信號S2被設置為邏輯高電平(例如，供給電壓電平VDD)，第三控制信號S3被設置為邏輯高電平(例如，供給電壓電平VDD)，以及第四控制信號S4被設置為邏輯低電平(例如，接地電壓電平VSS)。因此，寫入輔助資料線NDL維持在由反相器INV驅動的供給電壓電平VDD上。另外，NMOS電晶體MN2、MN3和PMOS電晶體MP1是導通的，以及PMOS電晶體MP2和NMOS電晶體MN1是斷開的。第一驅動電路312通過導通的PMOS電晶體MP1將資料線WT驅動至供給電壓電平VDD。第二驅動電路314通過導通的NMOS電晶體MN2將資料線WC驅動至接地電壓電平VSS。
在寫入操作的第二階段期間，第一控制信號S1被設置為邏輯低電平(例如，接地電壓電平VSS)，第二控制信號S2被設置為邏輯高電平(例如，供給電壓電平VDD)，第三控制信號S3被設置為邏輯低電平(例如，接地電壓電平VSS)，以及第四控制信號S4被設置為邏輯高電平(例如，供給電壓電平VDD)。因此，NMOS電晶體MN3是斷開的，從而在資料線WC上產生浮動接地。也就是說，資料線WC在寫入操作的第二階段期間保持浮動。由於PMOS電晶體MP1仍被第一控制信號S1導通，因此，第一驅動電路312繼續將資料線WT驅動至供給電壓電平VDD。然而，寫入輔助資料線NDL具有從第一電壓電平(例如，供給電壓電平VDD)到第二電壓電平(例如，接地電壓電平)的第一電壓轉變。由於資料線WC具有浮動接地狀態且在資料線WC和寫入輔助資料線NDL(其將差分資料線WT和WC隔開)之間存在電容耦合(第3圖中用電容器C1表示)，因此，資料線WC具有從第三電壓電平(例如，接地電壓電平VSS)到第四電壓電平(例如，負電壓電平)的第二電壓轉變，該第四電壓電平(或該第二電壓轉變)是寫入輔助資料線NDL的電壓轉變通過寫入輔助資料線NDL和資料線WC之間的電容耦合產生的。如第2圖所示，在SRAM單元的寫入操作期間，資料線WT耦接到位元線BL，以及資料線WC耦接到位元線BLB。由於通過電荷泵浦在資料線WC上產生負電壓電平，因此，SRAM單元的位元線BLB是負位元線(即，具有負電壓電平的位元線)，以將一個位元寫入SRAM單元。
資料線WT和寫入輔助資料線NDL(其將差分資料線WT和WC隔開)之間也存在電容耦合(第3圖中用電容器符號C2表示)。由於PMOS電晶體MP1繼續將資料線WT驅動至供給電壓電平VDD且資料線WT通過NMOS電晶體(經歷弱“1”，如在時間點T1處有小電壓紋波)耦接到位元線BL，因此，位元線BL不受資料線WT上的小電壓紋波的影響，其中資料線WT上的該小電壓紋波是資料線WT和寫入輔助資料線NDL之間的電容耦合以及寫入輔助資料線NDL的電壓轉變導致的。
第3圖中示出的資料線WT、WC和寫入輔助資料線NDL的佈置僅用於說明目的，本發明並不受限於該示例實施例。實際上，資料線WT、WC和寫入輔助資料線NDL是可以被適當路由(be properly routed)的全域金屬線，以確保資料線WT和寫入輔助資料線NDL之間的電容耦合以及資料線WC和寫入輔助資料線NDL之間的電容耦合具有相同的電容值。以這種方式，可以實現全域金屬線WT、WC、NDL的最小面積要求的佈局。
在寫入輔助資料線和有線耦合(例如，資料線WT和寫入輔助資料線NDL之間的電容耦合、資料線WC和寫入輔助資料線NDL之間的電容耦合)的幫助下，SRAM單元的負位元線因負資料線而產生。換句話說，所提出的寫入輔助方案能夠在不使用MOS電容器的情況下向位元線(例如，BL或BLB)提供負電壓，其中電荷泵電容器可以通過至少一條全域寫入輔助資料線(例如，NDL)和一條被重複利用的全域資料線(例如，WT或WC)之間的電容耦合來實現。由於寫入輔助資料線(例如，NDL)和被重複利用的資料線(例如，WT和WC)是被路由到SRAM的多個存儲體的全域金屬線，因此，相同的寫入輔助電路可以被SRAM的多個存儲體共用。
在以上實施例中，所提出的寫入輔助方案被SRAM設計採用。然而，這僅用於說明目的，並不意味著是對本發明的限制。使用所提出的寫入輔助方案的任意記憶體設計均應落入本發明的範圍內。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:SRAM102:控制電路106_1、106_2、106_3、106_4:字元線驅動電路104_1、104_2:局部控制電路108_1、108_2、108_3:全域輸入/輸出電路202、204:位元線解碼器MN[0]、…、MN[n]、MN'[0]、…、MN'[n]、MN1、MN2、MN3:NMOS電晶體Y[0]、…、Y[n]:控制信號Cell[0]、…、Cell[n]:SRAM單元BL[0]-BL[n]、BLB[0]-BLB[n]:差分位元線300:資料線控制電路302:資料線驅動電路304:寫入輔助資料線驅動電路312:第一驅動電路314:第二驅動電路MP1、MP2:PMOS電晶體INV:反相器S1:第一控制信號S2:第二控制信號S3:第三控制信號S4:第四控制信號VDD:供給電壓電平VSS:接地電壓電平WT、WC:差分資料線NDL:寫入輔助資料線C1:資料線WC和寫入輔助資料線NDL之間的電容耦合C2:資料線WT和寫入輔助資料線NDL之間的電容耦合
第1圖是根據本發明實施例示出的SRAM的平面佈局的示意圖。 第2圖是根據本發明實施例示出的被不同存儲體共用的差分資料線WT和WC以及位於一個存儲體中的SRAM單元的差分位元線的示意圖。 第3圖是根據本發明實施例的資料線控制電路的電路示意圖。 第4圖是根據本發明實施例示出的字元線、寫入輔助資料線、差分資料線以及差分位元線上的電壓電平的波形示意圖。 在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或多個實施例，不同的實施例可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。
300:資料線控制電路
302:資料線驅動電路
304:寫入輔助資料線驅動電路
312:第一驅動電路
314:第二驅動電路
MP1、MP2:PMOS電晶體
MN1、MN2、MN3:NMOS電晶體
INV:反相器
S1:第一控制信號
S2:第二控制信號
S3:第三控制信號
S4:第四控制信號
VDD:供給電壓電平
VSS:接地電壓電平
WT、WC:差分資料線
NDL:寫入輔助資料線
C1:資料線WC和寫入輔助資料線NDL之間的電容耦合
C2:資料線WT和寫入輔助資料線NDL之間的電容耦合

Claims (16)

  1. 一種資料線控制電路，包括： 資料線驅動電路，用於在至少一個記憶單元的寫入操作期間驅動差分資料線，其中該差分資料線包括第一資料線和第二資料線；以及在該至少一個記憶單元的該寫入操作期間，該至少一個記憶單元的差分位元線分別耦接到該差分資料線；以及 寫入輔助資料線驅動電路，用於在該至少一個記憶單元的該寫入操作期間驅動至少一條寫入輔助資料線，其中該至少一條寫入輔助資料線將該差分資料線隔開，且在該至少一個記憶單元的該寫入操作期間，該至少一條寫入輔助資料線被驅動為具有從第一電壓電平到第二電壓電平的第一電壓轉變，以及該第一資料線和該第二資料線中的其中一條資料線具有從第三電壓電平到第四電壓電平的第二電壓轉變，其中該第四電壓電平是該第一電壓轉變通過該至少一條寫入輔助資料線與該其中一條資料線之間的電容耦合產生的。
  2. 如申請專利範圍第1項所述之資料線控制電路，其中該第二電壓電平小於該第一電壓電平，以及該第四電壓電平小於該第三電壓電平。
  3. 如申請專利範圍第2項所述之資料線控制電路，其中該第四電壓電平是負電壓電平；及/或，該第一電壓電平等於供給電壓電平，以及該第二電壓電平和該第三電壓電平等於接地電壓電平。
  4. 如申請專利範圍第1項所述之資料線控制電路，其中該第三電壓電平與該第二電壓電平相同；該至少一個記憶單元的該寫入操作包括第一階段和該第一階段之後的第二階段；在該第一階段期間，該資料線驅動電路用於將該第一資料線和該第二資料線的該其中一條資料線驅動至該第二電壓電平，並將該第一資料線和該第二資料線的另一條資料線驅動至該第一電壓電平，以及該寫入輔助資料線驅動電路用於將該至少一條寫入輔助資料線驅動至該第一電壓電平；以及在該第二階段期間，該資料線驅動電路用於將該第一資料線和該第二資料線的該其中一條資料線保持浮動並繼續將該第一資料線和該第二資料線的該另一條資料線驅動至該第一電壓電平，以及該寫入輔助資料線驅動電路用於將該至少一條寫入輔助資料線驅動至該第二電壓電平。
  5. 如申請專利範圍第1項所述之資料線控制電路，其中該第三電壓電平與該第二電壓電平相同，以及該資料線驅動電路包括第一驅動電路、第二驅動電路和第三N溝道金屬氧化物半導體NMOS電晶體； 該第一驅動電路包括： 第一P溝道金屬氧化物半導體PMOS電晶體，其中該第一PMOS電晶體的源極耦接到該第一電壓電平，該第一PMOS電晶體的汲極耦接到該第一資料線和該第二資料線的該其中一條資料線，以及該第一PMOS電晶體的閘極用於接收第一控制信號；以及 第一NMOS電晶體，其中該第一NMOS電晶體的汲極耦接到該第一資料線和該第二資料線的該其中一條資料線，以及該第一NMOS電晶體的閘極用於接收該第一控制信號；以及 該第二驅動電路包括： 第二PMOS電晶體，其中該第二PMOS電晶體的源極耦接到該第一電壓電平，該第二PMOS電晶體的汲極耦接到該第一資料線和該第二資料線的該另一條資料線，以及該第二PMOS電晶體的閘極用於接收第二控制信號；以及 第二NMOS電晶體，其中該第二NMOS電晶體的汲極耦接到該第一資料線和該第二資料線的該另一條資料線，以及該第二NMOS電晶體的閘極用於接收該第二控制信號； 其中該第三NMOS電晶體的閘極用於接收第三控制信號，該第三NMOS電晶體的源極耦接到該第二電壓電平，以及該第三NMOS電晶體的汲極耦接到該第一NMOS電晶體的源極和該二NMOS電晶體的源極。
  6. 如申請專利範圍第5項所述之資料線控制電路，其中該至少一個記憶單元的該寫入操作包括第一階段和該第一階段之後的第二階段；在該第一階段期間，該第三NMOS電晶體被該第三控制信號導通；以及在該第二階段期間，該第三NMOS電晶體被該第三控制信號斷開。
  7. 如申請專利範圍第1項所述之資料線控制電路，其中當該寫入操作用於將第一邏輯值寫入該至少一個記憶單元時，該第一資料線具有該第二電壓轉變，該第二電壓轉變是該第一電壓轉變通過該第一資料線和該至少一條寫入輔助資料線之間的電容耦合產生的；以及當該寫入操作用於將第二邏輯值寫入該至少一個記憶單元時，該第二資料線具有該第二電壓轉變，該第二電壓轉變是該第一電壓轉變通過該第二資料線和該至少一條寫入輔助資料線之間的電容耦合產生的。
  8. 如申請專利範圍第7項所述之資料線控制電路，其中該第一資料線和該至少一條寫入輔助資料線之間的電容耦合與該第二資料線和該至少一條寫入輔助資料線之間的電容耦合具有相同的電容值。
  9. 如申請專利範圍第1項所述之資料線控制電路，其中該差分資料線和該至少一條寫入輔助資料線被多個存儲體共用。
  10. 一種資料線控制方法，包括： 在至少一個記憶單元的寫入操作期間驅動差分資料線，其中該差分資料線包括第一資料線和第二資料線，在該至少一個記憶單元的該寫入操作期間，該至少一個記憶單元的差分位元線分別耦接到該差分資料線；以及 在該至少一個記憶單元的該寫入操作期間驅動至少一個寫入輔助資料線，其中該至少一條寫入輔助資料線將該差分資料線隔開，且在該至少一個記憶單元的該寫入操作期間，該至少一條寫入輔助資料線被驅動為具有從第一電壓電平到第二電壓電平的第一電壓轉變，以及該第一資料線和該第二資料線的其中一條資料線具有從第三電壓電平到第四電壓電平的第二電壓轉變，其中該第四電壓電平是該第一電壓轉變通過該至少一條寫入輔助資料線與該其中一條資料線之間的電容耦合產生的。
  11. 如申請專利範圍第10項所述之資料線控制方法，其中該第二電壓電平小於該第一電壓電平，以及該第四電壓電平小於該第三電壓電平。
  12. 如申請專利範圍第11項所述之資料線控制方法，其中： 該第四電壓電平是負電壓電平；及/或 該第一電壓電平等於供給電壓電平，且該第二電壓電平和該第三電壓電平等於接地電壓電平。
  13. 如申請專利範圍第10項所述之資料線控制方法，其中該第三電壓電平與該第二電壓電平相同；該至少一個記憶單元的該寫入操作包括第一階段和該第一階段之後的第二階段； 驅動該差分資料線的步驟包括： 在該第一階段期間，將該第一資料線和該第二資料線的該其中一條資料線驅動至該第二電壓電平，並將該第一資料線和該第二資料線的另一條資料線驅動至該第一電壓電平；以及 在該第二階段期間，將該第一資料線和該第二資料線的該其中一條資料線保持浮動並繼續將該第一資料線和該第二資料線的該另一條資料線驅動至該第一電壓電平；以及 驅動該至少一個寫入輔助資料線的步驟包括： 在該第一階段期間，將該至少一條寫入輔助資料線驅動至該第一電壓電平；以及 在該第二階段期間，將該至少一條寫入輔助資料線驅動至該第二電壓電平。
  14. 如申請專利範圍第10項所述之資料線控制方法，其中當該寫入操作用於將第一邏輯值寫入該至少一個記憶單元時，該第一資料線具有該第二電壓轉變，該第二電壓轉變是該第一電壓轉變通過該第一資料線和該至少一條寫入輔助資料線之間的電容耦合產生的；以及當該寫入操作用於將第二邏輯值寫入該至少一個記憶單元時，該第二資料線具有該第二電壓轉變，該第二電壓轉變是該第一電壓轉變通過該第二資料線和該至少一條寫入輔助資料線之間的電容耦合產生的。
  15. 如申請專利範圍第14項所述之資料線控制方法，其中該第一資料線和該至少一條寫入輔助資料線之間的電容耦合與該第二資料線和該至少一條寫入輔助資料線之間的電容耦合具有相同的電容值。
  16. 如申請專利範圍第10項所述之資料線控制方法，其中該差分資料線和該至少一條寫入輔助資料線被多個存儲體共用。
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