CN102339846A - 具有可调整栅极电阻值的晶体管的半导体存储器元件 - Google Patents

Abstract

本发明公开了一种具有可调整栅极电阻值的晶体管的半导体存储器元件，包括具有可储存多个位数据的存储单元的阵列。存储单元是以多个连接至一共源极线的存储串作排列设置。每一存储单元包括以串联形式连接一电阻值的一可编程晶体管。此晶体管包括一处于多个不同电阻值之间的可切换控制的栅极介电层。晶体管的阈值电压依据栅极介电层的电阻值而有所改变。故，此些存储单元的存储状态是和晶体管的介电层各别电阻值有所关连。

Description

具有可调整栅极电阻值的晶体管的半导体存储器元件

技术领域

本发明是有关于电子存储器元件，且特别是有关于适合用以当作非易失性存储器元件的具有可调整栅极电阻值的晶体管的半导体存储器元件。

背景技术

电子存储器元件为一种广为所知且可常见于不同的电子系统中的电子元件。举例来说，电子存储器元件(有时指的是计算机存储器)可见于计算机及其它计算机元件中。不同的可抽取式电子存储器元件或独立式电子存储器元件亦为人所熟知，像是存储卡或者是固态数据存取系统。举例来说，像是使用可抽取式存储卡从数字相机中存取照片，或是利用数字录像机存取所录制的电影。

多数的电子存储器元件可被区分成易失性或非易失性。一般的易失性电子存储器元件为一种需要电源来保持所储存的信息。易失性电子存储器元件可例如是静态随机存取存储器(SRAM)或是动态随机存取存储器(DRAM)计算机存储器元件，SRAM或是DRAM只有在计算机开启时才能保留所储存的数据，而当计算机关闭后或是切断电源后，之前所储存的数据则会遗失。相对地，一般非易失性电子存储器元件是在没有外接电源的情况下仍具有可保留储存数据的能力。非易失性存储器例如是存储卡，存储卡被广泛地使用在数字相机上。存储卡可以储存相机所拍下来的照片，而且即使是存储卡已经从相机中抽离，存储卡依然可保留住这些照片数据。

当使用电子存储器元件的系统变得越来越强大时，对于数据储存容量的要求也随之增加。举例来说，一般随着大量随机存取存储器(RAM)的增加，更强大的计算机和软件可更佳地操作；高解析相机制造出更大的相片以及电影档案，就需要具有更大储存容量的存储卡设置于其中。所以，找出增加存储器元件的数据储存容量的方法为电子存储器元件工业上的趋势。然而仅仅是增加容量是不够的，通常还希望能在增加数据储存容量的同时，维持住存储器元件的尺寸或者甚至还可以将元件尺寸作缩减。所以，在一给定尺寸下增加数据储存容量为电子存储器元件工业上的另一个趋势，换句话说就是朝向更大位密度的趋势而前进。另外还有成本上的考虑。举例来说，当一个电子存储器元件的位密度增加时，希望能维持或减少其制造成本。换句话说，就是希望能减少电子存储器元件的位成本(每一位的制造成本)。另外更有一个考虑就是相关的效能，例如是在电子存储器元件上提供更快速的数据储存以及更快速的储存数据存取。

提供增加位密度的方法是减少个别存储单元的尺寸。举例来说，当制作工艺被改善后，可以形成更小的结构，故允许制造出更小的存储单元。然而有一些计划指出，在未来使用此方法时，位成本将会开始增加，因为相较于存储单元缩减的速度，工艺成本将有可能会开始更快速地增加。

发明内容

本发明是揭露有关于存储器元件的存储器装置及方法。

根据本发明的一个方面，提出一种存储器元件可包括一存储单元阵列，其中，多个存储单元中的至少一个存储单元包括一具有一第一端、第二端、以及一栅极结构的晶体管，且此栅极结构包括一栅极介电层。此存储单元还包括一和晶体管的栅极结构串联的电阻。此栅极介电层可切换式地对应至一第一电阻值和一第二电阻值，此第一电阻值和此第二电阻值分别对应一第一存储态和一第二存储态。

此栅极介电层的第一电阻值是和该晶体管的一软性击穿状态相对应。此栅极介电层的第二电阻值是和晶体管的一至少部分反转软性击穿状态相对应。

此晶体管更可包括一阱区端点。一读取操作、一编程操作、以及一擦除操作中的至少一者可包括施加一预定电压至阱区端点。此编程操作包括施加预定电压至栅极结构，以及此擦除操作包括施加预定电压至阱区端点。此编程操作可诱发晶体管的软性击穿状态。此擦除操作可至少部分地反转晶体管的软性击穿状态。

栅极介电层可包括二氧化硅(SiO₂)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)、以及二氧化钛(TiO₂)中的至少一个。

电阻可包括一高电阻值层，以与栅极结构可包括一低电阻值层，且其中高电阻值层可被设置于栅极介电层和低电阻值层之间。

根据本发明的另一方面，提出一种存储器元件可包括一位线、一字线、一包括一存储单元的存储串、以及一连接至该存储串的共源极线。此存储串被连接至位线。此存储单元被连接于共源极线和位线之间。此存储单元包括一具有一第一端点、一第二端点、以及一栅极结构的晶体管，其中此栅极结构包括一栅极介电层。此存储单元还包括一电阻，此电阻为电性地串联连接于晶体管的栅极介电层和字线之间。此栅极介电层可切换式地对应至一第一电阻值和一第二电阻值，此第一电阻值和此第二电阻值分别对应一第一存储态和一第二存储态。

栅极介电层的第一电阻值是和晶体管的一软性击穿状态相对应。栅极介电层的第二电阻值是和晶体管的一至少部分反转软性击穿状态相对应。

此晶体管更包括一阱区端点。一读取操作、一编程操作、以及一擦除操作中至少一者可包括施加一预定电压至阱区端点。此编程操作可包括施加预定电压至栅极结构，以及此擦除操作可包括施加该预定电压至阱区端点。此编程操作可诱发晶体管的软性击穿状态。此擦除操作可至少部分地反转晶体管的软性击穿状态。

栅极介电层可包括二氧化硅(SiO₂)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)、以及二氧化钛(TiO₂)中的至少一个。电阻可包括一高电阻值层，以与栅极结构可包括一低电阻值层，且其中此高电阻值层是设置于栅极介电层与此低电阻值层之间。

此存储单元可以是一第一存储单元，以及此存储器元件更可包括一以一叠层方向形成于此第一存储单元上的第二存储单元，使得此第一存储单元以及此第二存储单元被包括在一三维的存储器阵列中。

为让本发明的上述内容能更明显易懂，本发明的此些和其它的特征、观点、以及实施例于下节【实施方式】中作详细说明。

附图说明

图1绘示根据本发明所揭露的实施例的一存储器阵列区块图。

图2绘示图1中所示的存储器元件的一存储串的示意图。

图3绘示图1中所示的存储器元件的一存储单元的示意图。

图4绘示图3中所示的存储单元电阻的栅极电阻值和阈值电压之间的关系曲线图。

图5绘示图3中所示的存储单元的一晶体管示意图。

图6绘示图3和图5中所示的晶体管的栅极漏电流Ig和栅极电压Vg之间的关系曲线图。

图7绘示图3中所示的存储单元的一可替换实施例的栅极漏电流Ig和栅极电压Vg之间的关系曲线图。

图8绘示图3和图5中所示的晶体管的源极特性曲线图。

图9和图10绘示一显示出存储单元的电阻值Rp变化的效果的模拟结果。

图11绘示图3和图5中所示的晶体管的栅极电流Ig和施加在栅极上的软性击穿诱发电压脉冲数目的关系图。

图12绘示图3和图5中所示的晶体管在前软性击穿状态、软性击穿状态、以及至少部分反转软性击穿状态下的栅极特性曲线图。

图13绘示一存储器元件的方块图，包括图1中所示的存储器阵列。

图14绘示图1中所示的存储器阵列以及图2中所示的存储串的一实施例的存储单元示意图。

图15绘示一可用于图14中所示的存储单元的多晶硅电阻率特性示意图。

图16绘示图1所示的具有三维结构的存储器阵列的一实施例的示意图。

【主要元件符号说明】

100、252：存储器阵列

102a-102c：存储单元

108a-108c：晶体管

110a-110c：栅极

112a-112c：电阻

114、254：半导体衬底

116：源极

118：漏极

120：栅极介电层

122：栅极电极

130：缺陷

134、138、144、148：实线

136、140、146、150：虚线

160、161、162、163、164、170、171、172、173、174、180、182、184：曲线

200：结构

202：区块

204：页

222：高电阻值层

224：低电阻值层

250：三维存储器阵列

256：导电源极线栏

258a-258c：位线导体

260c-260d：导电柱

262：接地选择晶体管区域

264：存储单元区域

266：串接选择晶体管区域

268：导电通道

270、280、290：存储器柱状半导体层

272、282、292：存储器栅极绝缘层

274、284、294：栅极结构

BL1-BL3：位线

GSL：接地选择线

MS1-MS3：存储串

Rg：固定电阻值

Rp：可变栅极电阻值

SL：源极线

SSL、260a-260b：串接选择线

Va：施加电压

Vg：栅极电压

Vth：阈值电压

Vth_high：高阈值电压

Vth_low：低阈值电压

WELL：阱区

WL1-WL3：字线

具体实施方式

图1根据本发明所揭露的一实施例绘示一存储器阵列100的一方块图。存储器阵列100包括多个存储单元102，多个位线BL1-BL3，多个字线WL1-WL3，一串接选择线SSL，一接地选择线GSL，以及一共源极线SL。

可配置存储器阵列100使得此些存储单元102被设置成m×n存储单元102的阵列，m和n分别为自然数。更特别的是，存储器阵列100更可以使其中的存储单元102为多个存储串MS1-MS3的方式来配置。各存储串MS包括一个串接选择晶体管SST、一个群组的n个存储单元102、以及以串联形式连接的接地选择晶体管GST。存储串MS1-MS3分别连接至位线BL1-BL3。存储串MS1-MS3皆连接至共源极线SL。

图2绘示一存储串MS 1的示意图，存储串MS 1为一存储串的范例，存储串可以是图1中绘示的任一存储串MS1-MS3。存储串MS1包括一串接选择晶体管SST、第一存储单元到第四存储单元102a-102c、以及一接地选择晶体管GST。串接选择晶体管SST、第一存储单元到第三存储单元102a-102c、以及接地选择晶体管GST串联连接于位线BL1和共源极线SL之间。虽然存储串MS1包括三个存储单元102a-102c，实际上的实施可以包括额外增加的存储单元，例如是16、32、64或更多个存储单元。第一存储单元至第三存储单元102a-102c分别包括晶体管108a-108c。晶体管108a-108c分别包括可调整电阻值的栅极110a-110c。存储单元102a-102c还分别包括电阻112a-112c。此外，在一些实施例中，邻近的晶体管108可以分享共源极和/或共漏极以缩减存储单元尺寸。若在一邻近的晶体管中，源极或漏极皆非共享结构，如此则很难达到一所欲达到的设计规则，此欲达到的设计规则将会无法大于4F²。

串接选择晶体管SST的栅极被连接至串接选择线SSL。串接选择晶体管SST的源极被连接至位线BL1。串接选择晶体管SST的漏极被连接至第一存储单元102a。

接地选择晶体管GST的栅极被连接至接地选择线GSL。接地选择晶体管GST的源极被连接至最后一个存储单元102c。接地选择晶体管GST的漏极被连接至共源极线SL。

图3根据本发明所揭露的一实施例绘示一存储单元102的示意图。存储单元102a-102c可以被配置如图3所示。存储单元102包括晶体管108以及电阻112。晶体管108包括一可调整电阻值的栅极110。

晶体管108可以是一场效晶体管(FET)，例如是一金属氧化物半导体场效晶体管(MOSFET)。晶体管108可包括一半导体衬底114、一源极116、一漏极118、以与栅极110。栅极110包括一栅极介电层120以及一栅极电极122。晶体管108的源极116是通过串接选择晶体管SST以及如图2所示的任意位于其中间的存储单元102连接至位线BL。晶体管108的漏极118是通过接地选择晶体管GST以及如图2所示的任意位于其中间的存储单元102连接至共源极线SL。晶体管108的栅极电极122是通过电阻112连接至字线WL。半导体衬底114被连接至一阵列阱区接触引线。

电阻112可以是一具有固定电阻值Rp的固定电阻。电阻112是和栅极110串联连接，栅极110具有一可变栅极电阻值Rg，在此作说明的是，此电阻值Rg为可调变的。存储单元102接收来自于字线施加于存储单元的电压Va。所产生的一压差(Va-Vg)跨于电阻112上，此一栅极电压Vg是施加于晶体管108的栅极110之上。依照如下所示的方程式(1)，栅极电压Vg是和施加电压Va有相对应的关系。

$\mathrm{Vg}=\mathrm{Va}\left(\frac{\mathrm{Rg}}{\mathrm{Rp}+\mathrm{Rg}}\right)---\left(1\right)$

故，栅极电压Vg和栅极电阻值Rg为相依关系。因此，若控制栅极电阻值Rg使其从一电阻值转变成为另一电阻值，则有效栅极电压Vg亦会随之转变，从而导致出一不同的电流。

图4绘示一MOSFET的模拟结果，当栅极电阻值Rg从1GΩ转变为1MΩ，则其曲线随之从实线134转变成虚线136。在此示例中，一MOSFET具有一3nm的栅极氧化物、一约2E17cm^-3的P型阱区掺杂、以及具有1MΩ的固定电阻值的电阻112。图4中显示了电阻值Rg从1GΩ转变成1MΩ，导致阈值电压Vth从较低的阈值电压Vth_low漂移至高阈值电压Vth_high。所以，此可调整电阻值的晶体管108经由改变栅极电阻值Rg，而造成阈值电压Vth漂移，相较之下，对于浮停栅晶体管来说，浮停栅晶体管的阈值电压Vth漂移是由其所储存的电荷所引起。可调整电阻值的晶体管108不需要具有储存电荷以得到阈值电压Vth的漂移。

栅极介电层120可由薄的二氧化硅(SiO₂)来形成。电阻值在栅极110上的改变可以通过利用一为人所熟知的软性击穿(soft breakdown，SBD)状态来实施，此软性击穿为过去所不希望发生的情况。如图5所示，在最新制造的MOS元件中，栅极介电层120的栅极氧化物中具有一任意数量的缺陷130。随着时间的推移，由于操作应力，因而形成更多的缺陷130，以至于产生出微小的导电路径通过此氧化物。在此过程中，由于氧化物的缺陷而形成的导电路径以及透过栅极介电层120的栅极氧化物穿隧而引发电流传导。这些导电路径的形成即被视为是软性击穿。这些导电路径可能因为高电流密度在缺陷位置处产生的高温而被修复。高温可能会重置部份的氧化物缺陷130，破坏掉导电路径。可用一高介电常数材料替换掉薄二氧化硅(SiO₂)以形成栅极介电层120，此高介电常数材料具有一高介电常数或是高于二氧化硅的介电常数的K值。合适的高介电常数材料的例子包括二氧化铪(HfO₂)、二氧化锆(ZrO₂)、以及二氧化钛(TiO₂)。高介电常数材料通常比二氧化硅具有更多的缺陷，故在改变栅极电阻值Rg上提供了较简单的操作。

图6绘示一晶体管108在软性击穿前和软性击穿后的栅极漏电流Ig和栅极电压Vg的关系图，其中晶体管108在软性击穿前以实线138表示，晶体管108在软性击穿后以虚线140表示。举例来说，在软性击穿前，具有小于3nm的厚度的薄栅极介电层120氧化层的栅极漏电流通常小于1nA，其对应的栅极电阻值Rg大于1GΩ。在一MOSFET中，可通过施加一约+4.3V的栅极电压Vg而诱发栅极介电层120的软性击穿。在栅极介电层120发生软性击穿后，栅极漏电流变成约1μA，其对应的栅极电阻值Rg约为1MΩ。软性击穿比一般相变随机存取存储器(PCRAM)或相变存储器(PRAM)使用到更低的电源功率消耗。

可调整电阻值的晶体管108的特性可根据上述的说明作改变。举例来说，栅极氧化物的厚度以及P型阱区的掺杂可根据上述的范例数值作改变。此外，固定电阻112的电阻值也可从上述的电阻值1MΩ作改变。

举例来说，图7显示一存储单元102的替换实施例对于栅极漏电流Ig以与栅极电压Vg之间的关系图。晶体管108为一具有1nm厚的栅极氧化物的N通道MOSFET。电阻112具有一固定电阻值20MΩ。在软性击穿前的栅极漏电流Ig以与栅极电压Vg之间的关系是以实线144来表示，而在软性击穿后的关系则以虚线146来表示。在此实施例中，软性击穿前的起始栅极氧化物电阻值Rg约为1GΩ。使用为时约1μs的4.3V脉冲电压可以诱发出软性击穿。在软性击穿后，栅极氧化物电阻值Rg会降低并且被固定电阻112所固定。在此实施例中，软性击穿后的栅极氧化物电阻值Rg会下降至约为1MΩ。

图8绘示此实施例的存储单元102的晶体管108的源极特性。在软性击穿前的源极电流Is以与栅极电压Vg间的关系是以实线148表示，而在软性击穿后的关系是以虚线150表示。如图8所示，软性击穿后，源极电流明显地下降，这是因为相较于栅极110的栅极电阻值Rg，所施加的栅极电压差是大多数跨在电阻112的固定电阻值Rp上的关系。故软性击穿使得晶体管108的漏极/源极电流有一明显的落差。在此实施例中，在软性击穿前的源极电流Is和软性击穿后的源极电流Is间的电流差超过2个数量级以上。所以，此明显不同的晶体管108的漏极/源极电流可以被用来当作存储单元102的不同的存储态。

图9和图10绘示了显示出存储单元102的电阻值Rp变化效果的模拟结果。更特殊的是，图9显示在对应不同数值的固定电阻值Rp下，晶体管108的栅极电流特性；图10显示在对应不同数值的固定电阻值Rp下，晶体管108的源极/漏极电流特性。在图9中，曲线160显示出软性击穿前的状态的结果；曲线161显示出当Rp＝4.7MΩ时的结果；曲线162显示出当Rp＝20MΩ时的结果；曲线163显示出当Rp＝40MΩ时的结果；以及曲线164显示出当Rp＝80MΩ时的结果。在图10中，曲线170显示出软性击穿前的状态的结果；曲线171显示出当Rp＝4.7MΩ时的结果；曲线172显示出当Rp＝20MΩ时的结果；曲线173显示出当Rp＝40MΩ时的结果；以及曲线174显示出当Rp＝80MΩ时的结果。故由图9以及图10中的模拟结果可看出，当固定电阻值Rp的电阻值增加时，栅极电流以及漏极/源极电流皆会降低。

在一些实施例中，存储单元102可被用来当作一次性编程(One TimeProgram)存储器元件。图11绘示晶体管108的栅极电流Ig以及施加至晶体管108的栅极100的软性击穿诱发(SBD-inducing)电压脉冲数目的关系图。当软性击穿诱发脉冲电压施加至晶体管108时，栅极电流Ig逐步地改变。当施加软性击穿诱发脉冲电压的数目增加时，在一给定+2V的读取电压下的栅极电流Ig随之增加。此情况的发生为栅极氧化物击穿的渐进性机制的关系所造成。所以存储单元102可被用来当作多层一次性编程存储器元件。在这样的实施例中，可以通过施加一相对应预决定数目的软性击穿诱发电压脉冲于晶体管108的栅极110上，以选择所欲得到的栅极电流Ig。

在其它实施例中，存储单元102可被用来当作重复写入的存储器元件。图12绘示了根据软性击穿前的状态(曲线180)和软性击穿状态(曲线182)的仿真结果所得的晶体管108栅极特性。以曲线182表示的击穿状态可通过施加一预定周期时间的栅极脉冲电压来诱发。在此仿真范例中，是通过施加一具有约1μs的脉冲宽度的4.3V的脉冲电压以诱发击穿状态。

然而，通过施加具有和诱发软性击穿状态电压相反极性的脉冲电压，软性击穿状态可以被至少部分反转。此外，软性击穿反转(SBD-reversing)脉冲电压的脉冲宽度可不同于软性击穿诱发脉冲电压的脉冲宽度。在部分反转软性击穿电压条件下，晶体管108的栅极特性是以图12中的曲线184来表示。在此绘示范例中，通过施加一具有约3μs脉冲宽度的-4.3V的脉冲电压以达到部分反转软性击穿状态。

晶体管108的软性击穿状态可以至少部分反转至可区分出软性击穿状态下的晶体管108的栅极特性和部分反转软性击穿状态下的晶体管108的栅极特性的程度。此外，通过施加适当的脉冲电压，晶体管108可以在软性击穿状态和反转软性击穿状态(或至少部分反转软性击穿状态)之间作多次重复转换。所以，软性击穿状态和至少部分反转软性击穿状态此二种状态可以视为是各别的存储态。举例来说，以曲线182表示的软性击穿状态可视为是存储单元102的一「编程」状态，而以曲线184表示的至少部分反转软性击穿状态可视为是存储单元102的一「擦除」状态。

接着请参照图13，和图1与图2同样的，存储器阵列100的可重复写入存储器实施例的操作将在此作说明。一般来说，可以控制字线WL1-WL3、位线BL1-BL3、以及源极线SL的电压电平，以及接地选择晶体管GST和串接选择晶体管SST的状态以对存储器阵列100的任意存储单元作编程、擦除、或读取的动作。更详细的说明是随着存储器阵列100的操作，会针对存储器阵列100的一个或多个特殊存储单元得到具体的参考；然而本领域技术人员应可理解，此些说明应用可等同于存储器阵列100的其它存储单元，并且也可等同于应用存储器阵列100的其它可替换实施例，包括额外加入的存储单元、位线、字线、接地选择晶体管、串接选择晶体管、以及/或其它元件。

存储器阵列100可以是存储器元件200的一部份，存储器元件200是由多个区块202组织所得，每一区块202更由多个页204组织所得。举例来说，在一实施例中，存储器元件200的一2-Gbit实施例可包括2048个区块202，每个区块202中有64个页204，而每个页204有2112个位，使得存储器元件200是由一系列128-kbyte区块202所组成。其它实施例可以包括额外增加的或少量位的存储器、区块202、页204、以及/或每一页204的位。

存储器元件100也可包括多位接口(未显示)用以对存储器阵列100作数据传输或接收，例如8或16位接口。收到的数据可以被写入存储器成为二进制数据，此二进制数据是被储存成逻辑电平1或逻辑电平0。可对存储器元件200作初始化，使得多个存储单元102在开始时被设定成一逻辑电平1或一逻辑电平0。在初始化后，可利用擦除和编程操作将数据写入此些存储单元102中。擦除操作可将一逻辑电平1储存至存储单元102中。编程操作可将一逻辑电平0储存至存储单元102中。在一些实施例中，是于存储器元件200的一区块202中依次执行擦除操作，以及于存储器的位上依次执行编程操作。

编程操作使被擦除位的状态改变成一逻辑电平0的状态。编程操作通过诱发一选择要编程的存储单元102的晶体管108，使其有一软性击穿状态以完成此状态的转变。举例来说，在上述所说明的实施例中，可通过施加一4.3V的字线WL电压至所选择的存储单元102以诱发出软性击穿状态。存储器阵列100余下的存储单元102可以被保持在低于软性击穿诱发电压电平之下。

举例来说，请参照图1，一被选择的存储单元102(由一虚线框所显示)可通过将字线WL1的电压提升至4.3V，而位线BL3是设定在0V以完成编程。此时，其余的字线WL2和WL3被提升至3.3V，以及其余的位线BL1和BL2也被提升至3.3V。由于其它未被选择的存储单元102上所跨的电位是小于诱发软性击穿状态的电压要求，故其它未被选择的存储单元102不会被编程。此外，第三存储串的串接选择晶体管SST导通，例如是通过提升串接选择线SSL的电压至(或大于)串接选择晶体管SST的阈值电压Vth，例如3.3V。由于位线BL3的电压为0V，以及位线BL1和BL2的电压为3.3V，只有第三存储串MS3的串接选择晶体管SST导通；第一存储串MS 1和第二存储串MS2余下的串接选择晶体管SST依然维持关闭。第三存储串MS3的接地选择晶体管GST依然维持关闭，以及源极线SL为浮接的。因此跨在被选择的存储单元102上的电压在字线WL1和位线BL3的交点处是至少足够高的，以诱发被选择的存储单元102的晶体管108的软性击穿状态，故被选择的存储单元102被编程。

如另一范例，请依然参照图1，可将位线BL3设定在0V，通过提升字线WL1的电压至4.3V，以对被选择的存储单元102(由一虚线框所显示)作编程。同时，其余的字线WL2和WL3被提升至3V，而其余的位线BL1和BL2也被提升至1V。由于跨在其它未被选择的存储单元102上的电压是小于诱发出软性击穿状态电压的要求，因此其它未被选择的存储单元102不会被编程。此外，第三存储串MS3的串接选择存储器SST为导通，例如是通过将串接选择线SSL的电压提升至(或大于)串接选择晶体管SST的阈值电压，例如1V，而串接选择晶体管SST的阈值电压为0.7V。由于位线BL3的电压为0，而位线BL1和BL2的电压为1V，故只有第三存储串MS3的串接选择晶体管SST为导通；余下第一存储串MS1和第二存储串MS2的串接选择晶体管SST依然为关闭。第三存储串MS3的接地选择晶体管GST可维持关闭，且源极线SL可为浮接。因此，跨在被选择的存储单元102上的电压在字线W1和位线BL3的交点处是至少足够高的，以诱发被选择的存储单元102的晶体管108的软性击穿状态，故被选择的存储单元102被编程。

擦除操作使被编程的位状态改变成一逻辑电平1的状态。擦除操作通过至少部分反转一选择要擦除的存储单元102的晶体管108的软性击穿状态以完成此状态的转变。举例来说，在上述所说明的实施例中，可通过施加一-4.3V的字线WL电压跨至所选择的存储单元102以部分反转软性击穿状态。换句话说，被编程的存储单元102的字线被设定至一电位，此电位相较于那些被编成的存储单元102的晶体管108的衬底阱区的电位要低于4.3V。存储器阵列100余下的存储单元102可以被保持在低于软性击穿诱发电压电平之下。

举例来说，请参照图1，一被选择的存储单元102(由一虚线框所显示)可通过一包括擦除存储器阵列100整体存储单元102的一区块擦除步骤的擦除过程而被擦除。在此区块擦除后，任意应存有逻辑电平0的存储单元102可被再编程至逻辑电平0。擦除过程包括将字线WL1-WL3的电压设定在0V，而衬底阱区的电压被设定在4.3V。此外，第一存储串MS1至第三存储串MS3的串接选择晶体管SST以及接地选择晶体管GST为关闭，例如是通过提升串接选择线SSL以及接地选择线GSL的电压至大约相同于阱区电压4.3V，而产生一跨在串接选择晶体管SST以及接地选择晶体管GST上的0V净电位。位线BL1-BL3以及源极线SL可以为浮接的。因此，跨在存储器阵列100的多个存储单元102上的负的字线WL电位是至少足够高的，以至少部分反转此些存储单元102的晶体管108的软性击穿状态，故这些存储单元102被擦除。此处应可理解，若一数量不足的存储单元102被擦除，那么一些擦除过程可包括擦除状态验证以及上述所说明的区块擦除过程。

读取操作侦测一被选择的存储单元102状态，以测定此被选择的存储单元102是被设定在逻辑电平0或是逻辑电平1的状态。读取操作可通过施加一读取电压Vread至字线以侦测被选择的存储单元102的逻辑电平，此字线是连结被选择的存储单元102，在此范例中为字线WL1。如图4所示，晶体管108的阈值电压Vth和晶体管108被设定于一软性击穿状态或者是被设定于一至少部分反转软性击穿状态相关。当晶体管108处于软性击穿状态时，栅极电阻值Rg是相对较低的，故阈值电压Vth被设定至相对较高的阈值电压Vth_high。另一方面，当晶体管108处于至少部分反转软性击穿状态时，栅极电阻值Rg是相对较高的，故阈值电压Vth被设定置相对较低的阈值电压Vth_low。所以，晶体管108的状态，以及存储单元102上类似的存储态可通过侦测晶体管108的阈值电压为高阈值电压Vth_high或者是低阈值电压Vth_low以测知。所以，被选择的存储单元102的逻辑电平可通过施加一栅极电压至被选择的存储单元102的晶体管108以测知，使得晶体管108只有在晶体管的阈值电压Vth被设定至低阈值电压Vth_low才会导通。故，此所施加的栅极电压应被选为是大于或等于低阈值电压Vth_low，并且小于高阈值电压Vth_high。

举例来说，被选择的存储单元102的存储态可通过施加一读取电压Vread至跨在存储单元102上的字线以测知。选择此读取电压Vread，使得被选择的存储单元102的晶体管108的V_GS小于高阈值电压Vth_high，并且大于或等于低阈值电压Vth_low。存储串MS3中其余的存储单元102被操作于一通透(pass-through)模式。由于存储串MS3余下的存储单元102存储态可以为逻辑电平1或逻辑电平0，施加于这些存储单元102上的V_GS应该要大于或等于高阈值电压Vth_high以在通透模式下操作这些晶体管108，而不需理会这些存储单元102的存储态。此外，存储串MS3的串接选择晶体管SST以及接地选择晶体管GST为导通，并且位线BL3的电压电平被提升，使得若被选择的存储单元102的晶体管108为导通时，被选择的存储单元102的晶体管108的V_DS将会提升至足够高的电压以通过一可察觉的漏极电流Id。余下的存储串MS1和MS2的串接选择晶体管SST以及接地选择晶体管GST为关闭。

下表(表1)根据存储器阵列100的一实施例，通过使用电压电平范例的方法来总结存储器阵列100的操作。对于不同的实施例，表1中所列的准确电压电平可以有所改变，尤其是那些晶体管108特性和电阻112特性的改变。

接着请参照图14，结构220是显示出存储单元102的一实施例。如图3所示，存储单元102包括和栅极端122串联的电阻值Rp。结构220可提供电阻值Rp的电阻112串联至晶体管108的栅极110。结构220包括一高电阻值层222设置于栅极介电层120上方。结构220也包括一低电阻值层224设置于高电阻值层222上方。低电阻值层224可由一低电阻值材料所形成，例如是一金属硅化物，使得低电阻值层224可用以当作一低电阻值栅极电极。高电阻值层222可由一低掺杂多晶硅材料所组成。形成此低掺杂多晶硅材料的层222以提供寄生电阻Rp，例如是在一1MΩ到10MΩ的区间。

图15是显示可选用何种的p型多晶硅材料的掺杂浓度，以提供所欲达到的低电阻值层224的电阻率。如图15中所示的数据，p型多晶硅材料可被掺杂至一低于10¹⁷cm³的浓度，以得到高于10³Ω-cm的电阻率。故对高电阻值层222而言，在15nm节点上，可得到一大于10MΩ的电阻值Rp。

图16显示一具有三维架构的存储器阵列100的一实施例的三维存储器阵列250。三维存储器阵列250包括以一层压方向形成于衬底254上的存储器阵列252。存储器阵列252形成于导电源极线栏256以及一系列垂直间距的位线导体258a-258c之间。一系列的导电串接选择线260a-260b是以层压方向形成于存储器阵列252上。串接选择线260a-260b可通过导电柱260c和260d连接至串接选择晶体管区域266。

衬底254可由一晶元所形成，例如是一硅晶圆或其它形式的晶圆。在一些实施例中，衬底254可以包括埋藏氧化层。举例来说，衬底254可以包括一绝缘体上的硅(silicon-on-insulator，SOI)材料。

导电源极线栏256可为存储器阵列250提供一共源极线。此位线导体258a-258c可分别提供为位线BL1-BL3。导电源极线栏256、位线导体258a-258c、以及串接选择线和导电柱260a-260d可由一导电材料所形成，例如是钨。

存储器阵列252包括接地选择晶体管区域262、存储单元区域264、以及串接选择晶体管区域266。多个导电通道268提供接地选择晶体管区域262、存储单元区域264、以及串接选择晶体管区域266之间想要达到的导电内连。此些导电通道268可由一导电材料所形成，例如是钨。

接地选择晶体管区域262包括多个存储器柱状半导体层270。多个存储器栅极绝缘层272是分别形成为此些存储器柱状半导体层270的侧壁。多个栅极结构274是分别形成于存储器栅极绝缘层272的侧壁上。存储器柱状半导体层270和栅极结构274是由多晶硅所形成。部分的存储器柱状半导体层270可由p⁺以及n⁺掺杂的多晶硅所形成。存储器栅极绝缘层272可由栅极介电材料所形成，例如是氧化硅。

存储单元区域264包括多个存储器柱状半导体层280。存储器栅极绝缘层282是分别形成为此些存储器柱状半导体层280的侧壁。多个栅极结构284是形成于存储器栅极绝缘层282的侧壁上。存储器柱状半导体层280以与栅极结构284可由多晶硅所形成。部分的存储器柱状半导体层280可由p⁺以及n⁺掺杂的多晶硅所形成。存储器栅极绝缘层282可由栅极介电材料所形成，例如是二氧化硅(SiO₂)或高介电常数材料，例如是二氧化铪(HfO₂)、二氧化锆(ZrO₂)、以及二氧化钛(TiO₂)。

串接选择晶体管区域266包括多个存储器柱状半导体层290。存储器栅极绝缘层292是分别形成为此些存储器柱状半导体层290的侧壁。多个栅极结构294是形成于存储器栅极绝缘层292的侧壁上。存储器柱状半导体层290以与栅极结构294可由多晶硅所形成。部分的存储器柱状半导体层290可由p⁺以及n⁺掺杂的多晶硅所形成。存储器栅极绝缘层292可由栅极介电材料所形成，例如是氧化硅。

因此，依照本发明揭露书，提供一1T MOSFET存储器，并使用栅极电阻值Rg的变化使得存储器晶体管的阈值电压漂移。通过一串联连接的电阻值Rp，栅极电阻值Rg的改变导致了阈值电压Vth明显的漂移。较佳地，Rg(软性击穿之后)和Rp是在一类似地电阻值范围之间。漏极电流Id和阈值电压Vth的不同是用来定义存储单元的存储态为逻辑电平1或是逻辑电平0。存储单元可如一四端点元件般操作，包括栅极/电阻值Rp和Rg、源极、漏极、以及阱区。不同的高介电常数材料或类似相变存储器的材料可作为栅极电阻值Rg的材料。一类似与非门的阵列结构可用来当作本发明所揭露的存储器元件。可以一4F²的设计法则来制作存储单元。一三维类似与非门的结构也可用以提供超高的存储器密度，例如是1T位的容量。

相较于相变存储器，本发明所揭露的存储单元可使用相变存储器材料于一MOSFET的栅极介电层上，并且本发明所揭露的存储单元，是使用栅极电阻的改变以作编程/擦除操作，而不是使用电荷储存来作操作。由于本发明的存储单元会通过晶体管的源极发送侦测电流，故不需要求一较大的电流使材料击穿，因此本发明的存储单元的编程电流可更低于一相变存储器的编程电流。由于本发明是使用栅极的电阻值改变而非利用电荷储存来作数据储存，故本发明的存储单元也不会遇到电荷储存的问题。

本发明的存储单元可包括一超薄栅极氧化层(～1nm)MOSFET于一具有4F²存储单元的存储器阵列中。由于此超薄栅极氧化层MOSFET可微缩至低于10nm，多个极微缩的元件(例如，通道长宽比小于10nm)以本发明的存储器阵列来说是有可能达到的。

综上所述，虽然本发明已以较佳实施例说明揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (21)

1.一种存储器元件，包括一具有多个存储单元的阵列，该多个存储单元中的至少一个包括：

一晶体管，具有一第一端点、一第二端点、以及一栅极结构，该栅极结构包括一栅极介电层；以及

一电阻，与该晶体管的该栅极结构串联，

其中该栅极介电层可切换式地对应至一第一电阻值和一第二电阻值，该第一电阻值和该第二电阻值分别对应一第一存储态和一第二存储态。

2.根据权利要求1所述的存储器元件，其中该栅极介电层的该第一电阻值是与该晶体管的一软性击穿状态相对应。

3.根据权利要求2所述的存储器元件，其中该栅极介电层的该第二电阻值是与该晶体管的一至少部分反转软性击穿状态相对应。

4.根据权利要求3所述的存储器元件，其中该晶体管更包括一阱区端点。

5.根据权利要求4所述的存储器元件，其中一读取操作、一编程操作、以及一擦除操作中的至少一者包括施加一预定电压至该阱区端点。

6.根据权利要求5所述的存储器元件，其中该编程操作包括施加该预定电压至该栅极结构，以及该擦除操作包括施加该预定电压至该阱区端点。

7.根据权利要求6所述的存储器元件，其中该编程操作诱发该晶体管的该软性击穿状态。

8.根据权利要求7所述的存储器元件，其中该擦除操作至少部分地反转该晶体管的该软性击穿状态。

9.根据权利要求1所述的存储器元件，其中该栅极介电层包括二氧化硅(SiO₂)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)、以及二氧化钛(TiO₂)中的至少一个。

10.根据权利要求1所述的存储器元件，其中该电阻包括一高电阻值层，以及该栅极结构包括一低电阻值层，且其中该高电阻值层是设置于该栅极介电层与该低电阻值层之间。

11.一种存储器元件，包括：

一位线；

一字线；

一存储串，包括一存储单元；以及

一共源极线，连接至该存储串；

其中该存储串被连接至该位线；

其中该存储单元被连接于该共源极线与该位线之间，该存储单元包括：

一晶体管，具有一第一端点、一第二端点、以及一栅极结构，该栅极结构包括一栅极介电层；以及

一电阻，被电性地串联连接于该晶体管的该栅极介电层与该字线之间，

其中该栅极介电层可切换式地对应至一第一电阻值和一第二电阻值，该第一电阻值和该第二电阻值分别对应一第一存储态和一第二存储态。

12.根据权利要求11所述的存储器元件，其中该栅极介电层的该第一电阻值是与该晶体管的一软性击穿状态相对应。

13.根据权利要求12所述的存储器元件，其中该栅极介电层的该第二电阻值是与该晶体管的一至少部分反转软性击穿状态相对应。

14.根据权利要求13所述的存储器元件，其中该晶体管更包括一阱区端点。

15.根据权利要求14所述的存储器元件，其中一读取操作、一编程操作、以及一擦除操作中至少一者包括施加一预定电压至该阱区端点。

16.根据权利要求15所述的存储器元件，其中该编程操作包括施加该预定电压至该栅极结构，以及该擦除操作包括施加该预定电压至该阱区端点。

17.根据权利要求16所述的存储器元件，其中该编程操作诱发该晶体管的该软性击穿状态。

18.根据权利要求17所述的存储器元件，其中该擦除操作至少部分地反转该晶体管的该软性击穿状态。

19.根据权利要求11所述的存储器元件，其中该栅极介电层包括二氧化硅(SiO₂)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)、以及二氧化钛(TiO₂)中的至少一个。

20.根据权利要求11所述的存储器元件，其中该电阻包括一高电阻值层，以及该栅极结构包括一低电阻值层，且其中该高电阻值层是设置于该栅极介电层与该低电阻值层之间。

21.根据权利要求11所述的存储器元件，其中该存储单元为一第一存储单元，并且其中该存储器元件更包括一以一叠层方向形成于该第一存储单元上的第二存储单元，使得该第一存储单元以及该第二存储单元被包括在一三维的存储器阵列中。

Images