CN103887259A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。该半导体结构包括多个叠层结构以及多个接触结构，其中各叠层结构包括多个导电条与多个绝缘条，导电条与绝缘条交错设置(interlaced)，各接触结构分别电性连接于各叠层结构；接触结构包括一第一导电柱(conductive pillar)、一介电材料层、一金属硅化物层及一第二导电柱；介电材料层环绕第一导电柱的侧面，金属硅化物层形成于第一导电柱的上表面上，第二导电柱形成于金属硅化物层上，该多个第一导电柱的上表面为同平面。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种用于三维存储装置的半导体结构及其制造方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置被使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。

设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一位的成本。然而，制作此种存储装置时，需针对位于叠层结构中不同层的各个位层分别制作接触点，并且亦需针对不同的元件制作接触点，例如串选择线、接地选择线及源极接点，此种存储装置复杂的结构也使得制造方法变得复杂。

发明内容

本发明是有关于一种半导体结构及其制造方法，可应用于存储装置。根据本发明内容的实施例，以两段式的方式形成半导体结构的多个接触结构，可以在同一个工艺中制作多个具有不同高度的接触结构，具有简化工艺步骤、以及减少工艺时间及成本的效果。

根据本发明的一方面，是提出一种半导体结构。半导体结构包括多个叠层结构以及多个接触结构，其中各叠层结构包括多个导电条与多个绝缘条，导电条与绝缘条交错设置(interlaced)，各接触结构分别电性连接于各叠层结构。接触结构包括一第一导电柱(conductive pillar)、一介电材料层、一金属硅化物层及一第二导电柱。介电材料层环绕第一导电柱的侧面，金属硅化物层形成于第一导电柱的上表面上，第二导电柱形成于金属硅化物层上，该多个第一导电柱的上表面为同平面。

根据本发明的另一方面，是提出一种半导体结构的制造方法。半导体结构的制造方法包括下列步骤：形成多个叠层结构，其中包括形成多个导电条与多个绝缘条，导电条与绝缘条交错设置(interlaced)；以及形成多个接触结构，各接触结构分别电性连接于各叠层结构。形成各接触结构包括下列步骤：形成一第一导电柱(conductive pillar)；形成一介电材料层，环绕第一导电柱的侧面；形成一金属硅化物层于第一导电柱的上表面上；及形成一第二导电柱于金属硅化物层上，其中该多个第二导电柱的高度为相同。

根据本发明的再一方面，是提出一种半导体结构的制造方法。半导体结构的制造方法包括下列步骤：形成多个叠层结构，其中包括形成多个导电条与多个绝缘条，导电条与绝缘条交错设置；形成一绝缘材料层，绝缘材料层系包覆叠层结构；形成多个凹孔于绝缘材料层中，凹孔是曝露出各叠层结构的一部分；形成多个介电材料层分别于凹孔的侧壁上；填入一导电材料于凹孔中以形成多个第一导电柱；形成多个金属硅化物层于第一导电柱的上表面上；以及形成多个第二导电柱于金属硅化物层上，其中该多个第二导电柱的高度为相同。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明的一实施例的半导体结构的俯视示意图。

图2A绘示沿图1的剖面线2A-2A’的剖面示意图。

图2B绘示沿图1的剖面线2B-2B’的剖面示意图。

图2C绘示沿图1的剖面线2C-2C’的剖面示意图。

图3至图23C绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

【主要元件符号说明】

100：半导体结构

110：叠层结构

110a：第一端

110b：第二端

110s：侧壁

111：导电条

111a：导电层

113：绝缘条

113a：绝缘层

120：接触结构

121：第一导电柱

121a、140a1：上表面

121H1～121H8、127H：高度

121h、127h、150h、150h’、170h：凹孔

123：介电材料层

123a：介电材料涂布层

125：金属硅化物层

127：第二导电柱

130、130’：条状导电结构

130t、130t’：凹槽

140：绝缘结构

140a、140b：绝缘材料层

150、170：导电块

160：势垒层

160a：势垒材料层

1320：导电材料层

1620：金属层

2A-2A’2B-2B’、2C-2C’、3A-3A’、3B-3B’、6A-6A’、6B-6B’、6C-6C’、9A-9A’、9B-9B’、9C-9C’、14A-14A’、14B-14B’、14C-14C’、17A-17A’、17B-17B’、17C-17C’、22A-22A’、22B-22B’、22C-22C’：剖面线

BPL：接触区

D1、D2：延伸方向

HM1、HM2、HM3：硬式掩模

PR1、PR2：光刻胶层

具体实施方式

在此发明内容的实施例中，是提出一种半导体结构及其制造方法。根据本发明内容的实施例，以两段式的方式形成半导体结构的多个接触结构，可以在同一个工艺中制作多个具有不同高度的接触结构，具有简化工艺步骤、以及减少工艺时间及成本的效果。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。并且，实施例所提出的细部结构和工艺步骤仅为举例说明之用，并非对本发明欲保护的范围做限缩。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。

图1绘示依照本发明的一实施例的半导体结构的俯视示意图，图2A绘示沿图1的剖面线2A-2A’的剖面示意图，图2B绘示沿图1的剖面线2B-2B’的剖面示意图，图2C绘示沿图1的剖面线2C-2C’的剖面示意图。

请参照图1及图2A～图2C。半导体结构100包括多个叠层结构110以及多个接触结构120。各个叠层结构110包括多个导电条111与多个绝缘条113，导电条111与绝缘条113交错设置(interlaced)。各个接触结构120分别电性连接于各个叠层结构110的第一端110a。各个接触结构120包括第一导电柱(conductive pillar)121、介电材料层123、金属硅化物层125及第二导电柱127。介电材料层123环绕第一导电柱121的侧面，金属硅化物层125形成于第一导电柱121的上表面121a上，第二导电柱127形成于金属硅化物层125上。多个接触结构120的第一导电柱121的上表面121a为同平面。实施例中，导电条111的材质包括含硅材料，例如是多晶硅；绝缘条113的材质包括氧化物，例如是二氧化硅；然实际应用时，该多个材质亦视应用状况作适当选择，并不以前述材料为限。

实施例中，如图2B所示，接触区BLP中，多个第二导电柱127的高度127H例如为相同，多个第一导电柱121的高度121H1～121H8例如为不同，举例来说，第一导电柱121的高度121H1与其余第一导电柱121的高度121H2～121H8为不同。如此一来，如图2B所示，接触区BLP中的多个接触结构120系形成阶梯状的整体结构。

实施例中，第一导电柱121的材料与第二导电柱127的材料例如为不同。第一导电柱121的材料例如是多晶硅(polysilicon)，第二导电柱127的材料例如是钨。金属硅化物层125的材质例如是硅化镍或硅化钴，具有降低第一导电柱121的阻抗的效果。然实际应用时，该多个材质亦视应用状况作适当选择，并不以前述材料为限。

实施例中，如图2A所示，介电材料层123亦形成于叠层结构110的两侧壁110s上。介电材料层123包括电荷捕捉材料(charge trapping material)，例如可具有多层结构，例如是ONO复合层或ONONO复合层或BE-SONOS复合层，或是包括例如由氧化硅与氮化硅交错叠层形成的ONO结构。

实施例中，如图2A～图2B所示，各接触结构120是经由各第一导电柱121分别电性连接于各叠层结构110的多个导电条111其中之一。

一实施例中，如图1及图2A所示，半导体结构100可更包括多个条状导电结构130和130’，此些条状导电结构130和130’形成于叠层结构110上及多个叠层结构110之间，且条状导电结构130和130’的延伸方向D1是垂直于叠层结构110的延伸方向D2。

一实施例中，半导体结构100可更包括绝缘结构140。如图1所示，绝缘结构140形成于多个条状导电结构130/130’之间。如图2B所示，绝缘结构140亦形成于多个接触结构120之间，此些接触结构120是以绝缘结构140彼此分隔开。实施例中，绝缘结构140的材质例如包括氧化物。

一实施例中，如图2C所示，半导体结构100可更包括多个导电块150，导电块150电性连接于叠层结构110。实施例中，各个导电块150形成于各叠层结构110相对于第一端110a的第二端110b。如图2C所示，接触结构120更可形成于导电块150上。

一实施例中，如图2B所示，半导体结构100可更包括势垒层(barrierlayer)160，势垒层160例如是设置于接触结构120之间。实施例中，势垒层160的材质例如包括金属氮化物，然实际应用时，该多个材质亦视应用状况作适当选择，并不以前述材料为限。

一实施例中，如图1所示，半导体结构100可更包括多个导电块170，导电块170电性连接于叠层结构110。实施例中，各个导电块170系电性连接于对应的各个接触结构120。

一实施例中，以半导体结构100为一三维存储装置(3D memory device)为例，如图1至图2C所示，叠层结构110例如是位线(bit line，BL)，接触区BLP上方的接触结构120例如是位线衬垫(bit line pad，BLP)，条状导电结构130例如是字线(word line，WL)，条状导电结构130’例如是接地选择线(ground select line，GSL)，导电块150例如是源极接点(source contact，SC)，导电块170例如是串行选择线(string select line)SSL，通过接触区BLP中阶梯状排列的多个接触结构120而能够通往叠层结构110中不同层的导电条111。

一般制作三维存储装置的作法，先形成叠层结构110末端的阶梯结构后，再刻蚀阶梯结构上方的氧化层而形成多个接触孔，接着填入钨金属而形成多个具有不同高度的钨插拴(tungsten plug)。然而，连接至不同导电条111的不同钨插拴具有不同高度，因此针对各个插拴所需的刻蚀深度必须不同，而会造成增加工艺的步骤、时间以及成本。并且，存储装置中尚有其他接点需要制作接触插拴(contact plug)，例如源极接点及串行选择线，基于相似于上述的理由，更不可能同时在一个步骤做好存储装置所需要的所有接触插拴。相对地，本发明内容的实施例中，多个接触结构120的第一导电柱121的上表面121a为同平面，接着可在一次工艺中形成多个第二导电柱127(接触插拴，例如是钨插拴)，因此，存储装置的工艺的步骤、时间以及成本均可有效降低。

以下是提出实施例的一种半导体结构的制造方法，然该多个步骤仅为举例说明之用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。请参照图3至图23C。图3至图23C绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

首先，请参照图3至图7C，形成多个叠层结构110，其中包括形成多个导电条111与多个绝缘条113，导电条111与绝缘条113交错设置(interlaced)。并且，于叠层结构110的一端形成具有阶梯状结构的接触区BLP。并且，形成多个导电块150于多个叠层结构110相对于接触区BLP端的另一端，且导电块150电性连接于叠层结构110。

形成叠层结构110、接触区BLP及导电块150的制造方法例如包括以下步骤。

如图3及图4A至图4B所示(图4A绘示沿图3的剖面线3A-3A’的剖面示意图，图4B绘示沿图3的剖面线3B-3B’的剖面示意图)，形成多个导电层111a与多个绝缘层113a，导电层111a与绝缘层113a交错设置(interlaced)，并且形成多个导电块150于由导电层111a与绝缘层113a所构成的复合层中。接着，于选定的接触区BLP中移除部分导电层111a与部分绝缘层113a以形成如图4B所示的阶梯结构，例如是利用硬式掩模(hard mask)HM1以掩模刻蚀方式移除部分导电层111a与部分绝缘层113a。

如图5A至图5B所示(图5A绘示沿图3的剖面线3A-3A’的剖面示意图，图5B绘示沿图3的剖面线3B-3B’的剖面示意图)，移除硬式掩模HM1后，形成势垒材料层160a于导电层111a、绝缘层113a及导电块150上，势垒材料层160a可以作为后续工艺中的刻蚀阻挡层。接着设置硬式掩模HM2覆盖势垒材料层160a，再设置图案化光刻胶层PR1于硬式掩模HM2上。

如图6至图7C所示(图7A绘示沿图6的剖面线6A-6A’的剖面示意图，图7B绘示沿图6的剖面线6B-6B’的剖面示意图，图7C绘示沿图6的剖面线6C-6C’的剖面示意图)，例如以掩模刻蚀方式，根据图案化光刻胶层PR1刻蚀导电层111a与绝缘层113a，以形成多个叠层结构110。同时，刻蚀工艺之后，势垒材料层160a亦被刻蚀而形成势垒层160于叠层结构110、导电块150及接触区BLP上。

接着，请参照图8A至图23C，形成多个接触结构120，各接触结构120分别电性连接于各叠层结构110，例如是电性连接于各叠层结构110的第一端110a。接触结构120亦可形成于导电块150和170上。形成一个接触结构120的制造方法包括：形成第一导电柱121；形成介电材料层123，介电材料层123环绕第一导电柱121的侧面；形成金属硅化物层125于第一导电柱121的上表面121a上；以及形成第二导电柱127于金属硅化物层125上，其中多个第二导电柱127的高度127H为相同。

形成多个第一导电柱121及对应的多个介电材料层123的制造方法例如包括以下步骤。

如图8A至图8C所示(图8A绘示沿图6的剖面线6A-6A’的剖面示意图，图8B绘示沿图6的剖面线6B-6B’的剖面示意图，图8C绘示沿图6的剖面线6C-6C’的剖面示意图)，形成绝缘材料层140a于整个结构的表面上。绝缘材料层140a覆盖叠层结构110、导电块150及接触区BLP。实施例中，绝缘材料层140a例如是金属氧化物。

如图9至图10C所示(图10A绘示沿图9的剖面线9A-9A’的剖面示意图，图10B绘示沿图9的剖面线9B-9B’的剖面示意图，图10C绘示沿图9的剖面线9C-9C’的剖面示意图)，形成多个凹孔(hole)121h于绝缘材料层140a中，且此些凹孔121h是位于叠层结构110连接至接触区BLP的一端110a之上。如图9至图10C所示，亦形成多个凹孔150h和170h及多个凹槽(trench)130t和130t’于绝缘材料层140a中，凹槽130t和130t’的延伸方向D1是垂直于叠层结构110的延伸方向D2。实施例中，凹槽130t和130t’是与凹孔121h、150h和170h同时形成。实施例中，例如以刻蚀方式形成凹孔及凹槽，势垒层160可作为刻蚀阻挡层，使得叠层结构110之间的绝缘材料层140a完全被移除，而叠层结构110受到保护并未被刻蚀，并且，凹孔121h、150h和170h底部的势垒层160系薄化而并未被完全移除，使得凹孔121h、150h和170h下方的导电条111不会受到刻蚀破坏，并且也清楚定义出叠层结构110。

实施例中，以半导体结构100为一三维存储装置，此些凹孔与凹槽是分别用来定义后续形成的字线、接地选择线、串行选择线、源极接点及位线衬垫的接触插拴的形状、位置及范围。因此，本发明内容实施例中，可以在一次工艺中一起定义出多个元件的接触插拴的位置，具有简化存储装置的工艺步骤、以及减少工艺时间及成本的优点。

如图11A至图11C所示(图11A绘示沿图9的剖面线9A-9A’的剖面示意图，图11B绘示沿图9的剖面线9B-9B’的剖面示意图，图11C绘示沿图9的剖面线9C-9C’的剖面示意图)，形成介电材料涂布层123a于叠层结构110上及凹孔121h内。实施例中，介电材料涂布层123a完全覆盖势垒层160、叠层结构110、凹槽130t和130t’、以及凹孔121h、150h和170h。

如图12A至图12C所示(图12A绘示沿图9的剖面线9A-9A’的剖面示意图，图12B绘示沿图9的剖面线9B-9B’的剖面示意图，图12C绘示沿图9的剖面线9C-9C’的剖面示意图)，刻蚀介电材料涂布层123a及势垒层160，凹孔121h曝露出各叠层结构110的一部份，例如是各叠层结构110的第一端110a(位于接触区BLP内的一端的导电条111)，而形成介电材料层123于凹孔121h的侧壁上。实施例中，介电材料层123亦形成于凹孔150h和170h的侧壁上、凹槽130t和130t’的侧壁上及叠层结构110之间，凹孔150h曝露出各导电块150。实施例中，例如是以非等向性(anisotropic)刻蚀方式进行全面性的刻蚀。

如图13A至图13C所示(图13A绘示沿图9的剖面线9A-9A’的剖面示意图，图13B绘示沿图9的剖面线9B-9B’的剖面示意图，图13C绘示沿图9的剖面线9C-9C’的剖面示意图)，填入导电材料于凹孔121h中并形成导电材料层1320。实施例中，导电材料亦填入于凹孔150h和170h中、凹槽130t和130t’中及叠层结构110之间。实施例中，填入导电材料于凹槽130t和130t’中与填入导电材料于凹孔121h、150h和170h中例如是同时进行。实施例中，导电材料层1320完全覆盖叠层结构110及接触区BLP。导电材料层1320例如是未掺杂多晶硅(undoped polysilicon)。

如图14至图15C所示(图15A绘示沿图14的剖面线14A-14A’的剖面示意图，图15B绘示沿图14的剖面线14B-14B’的剖面示意图，图15C绘示沿图14的剖面线14C-14C’的剖面示意图)，移除部分导电材料层1320以曝露出绝缘材料层140a的上表面140a1，至此形成多个第一导电柱121。实施例中，多个第一导电柱121例如是形成于接触区BLP的阶梯结构上方以及导电块150之上。实施例中，例如是以化学机械抛光(CMP)的方式移除部分导电材料层1320以形成多个第一导电柱121。实施例中，平坦化后形成的第一导电柱121的上表面121a实质上与绝缘材料层140a的上表面140a1位于同一平面。

实施例中，移除部分导电材料层1320以曝露出绝缘材料层140a的上表面140a1亦形成多个条状导电结构130及130’于凹槽130t及130t’中，条状导电结构130及130’的延伸方向D1是垂直于叠层结构110的延伸方向D2。实施例中，形成条状导电结构130及130与形成第一导电柱121例如是同时进行。实施例中，移除部分导电材料层1320以曝露出绝缘材料层140a的上表面140a1亦形成多个导电块170于凹孔170h中。

一实施例中，以半导体结构100为一三维存储装置为例，条状导电结构130例如是字线，位于条状导电结构130两侧的条状导电结构130’例如是接地选择线，导电块150上的第一导电柱121例如是源极接点的接触插拴，导电块170例如是串行选择线，导电块170经由导电条111电性连接于接触结构120。实施例中，条状导电结构130形成于间隔开的凹槽130t中，因此条状导电结构130之间具有良好的绝缘性。也就是说，各个条状导电结构130独立地镶嵌于间隔开的凹槽130t中并彼此间隔开，如此一来，各个条状导电结构130之间不会有残留的导电材料，而能够具有良好的绝缘性，进而提高后续完成的存储装置的可靠性。

形成金属硅化物层125的制造方法例如包括以下步骤。然而并不限于此，亦可直接于选定区域上沉积金属硅化物层125。

如图16A至图16C所示(图16A绘示沿图14的剖面线14A-14A’的剖面示意图，图16B绘示沿图14的剖面线14B-14B’的剖面示意图，图16C绘示沿图14的剖面线14C-14C’的剖面示意图)，形成金属层1620于第一导电柱121上。金属层1620直接接触第一导电柱121的上表面121a。金属层1620例如是钴或镍。实施例中，金属层1620实质上形成于整个结构的表面上，覆盖叠层结构110、条状导电结构130和130’及接触区BLP，并且，金属层1620直接接触条状导电结构130和130’的上表面。

如图17至图18C所示(图18A绘示沿图17的剖面线17A-17A’的剖面示意图，图18B绘示沿图17的剖面线17B-17B’的剖面示意图，图18C绘示沿图17的剖面线17C-17C’的剖面示意图)，第一导电柱121和条状导电结构130和130’例如是含硅材料，对金属层1620进行热处理后，金属硅化物层125便形成于第一导电柱121及条状导电结构130和130’的上表面上。形成的金属硅化物层125例如是硅化镍或硅化钴。

形成第二导电柱127于金属硅化物层125上的制造方法例如包括以下步骤。

如图19A至图19C所示(图19A绘示沿图17的剖面线17A-17A’的剖面示意图，图19B绘示沿图17的剖面线17B-17B’的剖面示意图，图19C绘示沿图17的剖面线17C-17C’的剖面示意图)，形成绝缘材料层140b于整个结构的表面上，换句话说，绝缘材料层140b覆盖叠层结构110及接触区BLP。实施例中，绝缘材料层140b覆盖所有金属硅化物层125。实施例中，绝缘材料层140b包括金属氧化物，例如是层间介电层(interlayerdielectric)。

如图20A至图20B所示(图20A绘示沿图17的剖面线17A-17A’的剖面示意图，图20B绘示沿图17的剖面线17B-17B’的剖面示意图)，设置硬式掩模HM3覆盖绝缘材料层140b，再设置图案化光刻胶层PR2于硬式掩模HM3上。实施例中，图案化光刻胶层PR2的图案系对应预定形成的多个第二导电柱127。

如图21A至图21C所示(图21A绘示沿图17的剖面线17A-17A’的剖面示意图，图21B绘示沿图17的剖面线17B-17B’的剖面示意图，图21C绘示沿图17的剖面线17C-17C’的剖面示意图)，形成多个凹孔127h于绝缘材料层140b中，且此些凹孔127h是曝露出第一导电柱121上的金属硅化物层125。实施例中，亦形成多个凹孔150h’于导电块150上方的绝缘材料层140b中，以及形成多个凹孔于导电块170上方的绝缘材料层140b中，且曝露出位于导电块150和170上方的金属硅化物层125。实施例中，例如以掩模刻蚀方式，根据图案化光刻胶层PR2刻蚀绝缘材料层140b，以形成凹孔。

如图22至图23C所示(图23A绘示沿图22的剖面线22A-22A’的剖面示意图，图23B绘示沿图22的剖面线22B-22B’的剖面示意图，图23C绘示沿图22的剖面线22C-22C’的剖面示意图)，填入导电材料于凹孔127h中以形成第二导电柱127。实施例中，第二导电柱127亦形成于导电块150和170上方的凹孔中。实施例中，更可平坦化绝缘材料层140b及多个第二导电柱127的表面，多个第二导电柱127的高度为相同。至此，形成半导体结构100。

如图22至图23C所示，绝缘材料层140a和140b形成绝缘结构140，绝缘结构140位于接触结构120之间，且接触结构120是以绝缘结构140彼此分隔开。此外，条状导电结构130和130’之间是以绝缘结构140(绝缘材料层140a)彼此分隔开。

一实施例中，以半导体结构100为一三维存储装置为例，导电块150上方的接触结构120例如是源极接点的接触插拴，导电块170上方的接触结构例如是串行选择线的接触插拴，接触区BLP上方的接触结构120例如是位线衬垫，通过接触区BLP中阶梯状排列的多个接触结构120而能够电性连接至并选取叠层结构110中不同层的导电条111。

一般制作多个元件的接触插拴的作法，先刻蚀阶梯结构上方的氧化层而形成多个接触孔，多个接触孔的刻蚀深度根据钨插拴的高度而定，接着填入钨金属而形成多个具有不同高度的钨插拴。然而，当刻蚀深度越深，则越不易将钨金属致密地填入刻蚀孔中，若是钨插拴的内部因填不满而有空隙，则很可能会发生接触不良的问题。并且，为了刻蚀出很深的刻蚀孔，也会发生后续抛光不易的问题，而提高工艺的难度。相对地，本发明内容的实施例中，以两段式的方式形成接触结构，也就是说，一个接触插拴分成两个步骤刻蚀及填入导电材料，如此一来，可以确保形成的接触结构具有高致密性，接触结构内部不易产生空隙，并且可以在同一个工艺中制作多个具有不同高度的接触结构，因此具有简化工艺步骤、以及减少工艺时间及成本的效果。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

多个叠层结构，其中各该叠层结构包括多个导电条与多个绝缘条，该多个导电条与该多个绝缘条交错设置(interlaced)；以及

多个接触结构，各该接触结构分别电性连接于各该叠层结构，各该接触结构包括：

一第一导电柱(conductive pillar)；

一介电材料层，环绕该第一导电柱的侧面；

一金属硅化物层，形成于该第一导电柱的上表面上；及

一第二导电柱，形成于该金属硅化物层上；

其中，该多个第一导电柱的上表面为同平面。

2.根据权利要求1所述的半导体结构，其中该多个第二导电柱的高度为相同。

3.根据权利要求1所述的半导体结构，其中该多个第一导电柱至少其中之一的高度是与该多个第一导电柱的其余者的高度为不同。

4.根据权利要求1所述的半导体结构，其中该多个第一导电柱的材料与该多个第二导电柱的材料为不同。

5.根据权利要求1所述的半导体结构，其中各该接触结构是经由各该第一导电柱分别电性连接于各该叠层结构的该多个导电条其中之一。

6.一种半导体结构的制造方法，包括：

形成多个叠层结构，其中包括形成多个导电条与多个绝缘条，该多个导电条与该多个绝缘条交错设置(interlaced)；以及

形成多个接触结构，各该接触结构分别电性连接于各该叠层结构，其中形成各该接触结构包括：

形成一第一导电柱(conductive pillar)；

形成一介电材料层，环绕该第一导电柱的侧面；

形成一金属硅化物层于该第一导电柱的上表面上；及

形成一第二导电柱于该金属硅化物层上；

其中该多个第二导电柱的高度为相同。

7.根据权利要求6所述的半导体结构的制造方法，其中形成该多个第一导电柱及该多个介电材料层的步骤包括：

形成一绝缘材料层；

形成多个凹孔(hole)于该绝缘材料层中，该多个凹孔是曝露出各叠层结构的一部分；

形成该多个介电材料层于该多个凹孔的侧壁上；以及

填入一导电材料于该多个凹孔中以形成该多个第一导电柱。

8.根据权利要求6所述的半导体结构的制造方法，更包括：

形成多个条状导电结构于该多个叠层结构上及该多个叠层结构之间，其中该多个条状导电结构的延伸方向是垂直于该多个叠层结构的延伸方向。

9.根据权利要求8所述的半导体结构的制造方法，其中形成该多个条状导电结构与形成该多个第一导电柱是同时进行。

10.根据权利要求6所述的半导体结构的制造方法，更包括：

形成一绝缘结构于该多个条状导电结构之间。

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