JP2020518136A - ３ｄ ｎａｎｄに適用するための低誘電率酸化物および低抵抗のｏｐスタック - Google Patents

３ｄ ｎａｎｄに適用するための低誘電率酸化物および低抵抗のｏｐスタック Download PDF

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Abstract

本明細書で説明する実施形態は、一般に、ＮＡＮＤデバイスなどのメモリデバイスの３Ｄメモリセルの酸化物／ポリシリコン（ＯＰ）スタックを製造する方法に関する。一般に、この方法は、酸化物の誘電率を下げ、ポリシリコンの抵抗率を下げるために、ＰＥＣＶＤプロセス中に酸化物および／またはポリシリコン材料を前駆体で処理することを含む。一実施形態では、酸化物材料は、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）前駆体で処理される。別の実施形態では、ゲルマン（ＧｅＨ４）がＰＥＣＶＤプロセスに導入され、ドーパントを含むＳｉｘＧｅ（１−ｘ）膜を形成する。さらに別の実施形態では、プラズマ処理プロセスを使用して、ＯＰスタックの層間の界面を窒化する。前駆体とプラズマ処理を単独または任意の組み合わせで使用して、低誘電率の酸化物と低抵抗率のポリシリコンを有するＯＰスタックを作製することができる。【選択図】図１

Description

［０００１］本開示の実施形態は、一般に、メモリ製造プロセスに関し、より具体的には、低誘電率および低抵抗率を有する３Ｄメモリセルを製造する方法に関する。
［０００２］増大する需要により、より低いコストでより小さな形状寸法の大容量で高性能なコンピュータメモリデバイスの必要性が高まり続けている。この目的のために、メモリセルの構成要素が、互いに積み重ねられ、縦型ゲート３Ｄメモリセルなどの３次元（３Ｄ）メモリセルが作られる。そのような技術の１つが、ＮＡＮＤフラッシュメモリであり、これは一般に、メモリカード、ＵＳＢフラッシュドライブ、ソリッドステートドライブ、およびデータの保存と転送のための他の同様のデバイスに見出される。ＮＡＮＤフラッシュメモリでは、トランジスタで作られたメモリセルが、直列に接続され、垂直層に積み重ねられて、高密度に詰め込まれた大容量メモリデバイスが作られる。一般に、フラッシュドライブは、可動部品を含まないので、通常のハードドライブよりも消費電力が少なく、耐久性がある。そのため、サイズとコストを低減させながら、フラッシュドライブの容量を増やすことに大きな関心が寄せられている。
［０００３］フラッシュ技術が進歩して来た間、大容量のデバイスを小型に作製する方法には制約が存在し続けていた。例えば、微視的スケールで結合された異なる材料が、フラッシュメモリデバイスの不均一性をもたらす異なる物理的特性を持っている。多くの縦型３Ｄメモリセルは、酸化物／ポリシリコン（ＯＰ）スタックおよび／または酸化物／窒化物（ＯＮ）スタックを、それらの統合特性のために含む。しかし、問題なことに、酸化物材料は、一般に、高い誘電率と抵抗容量（ＲＣ）遅延を有し、ポリシリコン材料は、高い抵抗率を有する。
［０００４］したがって、低誘電率および低抵抗率を有する、３Ｄメモリセルなどのメモリ構造を製造する改善された方法が必要である。
［０００５］本明細書で説明する実施形態は、一般に、ＮＡＮＤデバイスなどのメモリデバイスの３Ｄメモリセルの酸化物／ポリシリコン（ＯＰ）スタックを製造する方法に関する。一般に、この方法は、酸化物の誘電率を下げ、ポリシリコンの抵抗率を下げるために、ＰＥＣＶＤプロセス中に酸化物および／またはポリシリコン材料を前駆体で処理することを含む。一実施形態では、酸化物材料は、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）前駆体で処理される。別の実施形態では、ゲルマン（ＧｅＨ４）がＰＥＣＶＤプロセスに導入され、ドープされたＳｉｘＧｅ（１−ｘ）膜を形成する。さらに別の実施形態では、プラズマ処理プロセスを使用して、ＯＰスタックの層間の界面を窒化する。前駆体とプラズマ処理を単独または任意の組み合わせで使用して、低誘電率の酸化物と低抵抗率のポリシリコンを有するＯＰスタックを作製することができる。
［０００６］一実施形態で、メモリセル製造方法が説明される。この方法は、基板をＰＥＣＶＤチャンバ内に配置することと、オクタメチルシクロテトラシロキサン前駆体をＰＥＣＶＤチャンバに導入して、基板の上に酸化ケイ素層を堆積することと、酸化ケイ素層の上にポリシリコン層を堆積することと、を含む。
［０００７］別の実施形態で、メモリセル製造方法が説明される。この方法は、基板をＰＥＣＶＤチャンバ内に配置することと、基板の上に酸化ケイ素層を堆積することと、ケイ素前駆体とゲルマンをＰＥＣＶＤチャンバに導入して、酸化ケイ素層の上にＳｉｘＧｅ（１−ｘ）膜を形成することと、を含む。
［０００８］さらに別の実施形態で、メモリデバイスが説明される。メモリデバイスは、基板、基板の上に配置された、約２．５〜約３．２の誘電率を有する酸化ケイ素層、および酸化ケイ素層の上に配置されたポリシリコン層を含む。
［０００９］本開示の上記の特徴を詳細に理解することができるように、上記で手短に要約された本開示のより詳細な説明が、実施形態を参照することによって得られ、実施形態のいくつかが、添付の図面に示されている。ただし、添付の図面は、本開示の典型的な実施形態のみを示しており、したがって、本開示は他の同等に有効な実施形態を認め得るので、範囲を限定するものと見なされるべきではないことに、留意されたい。
本開示の実施形態によるメモリデバイスの断面図である。 本開示の実施形態による方法を要約する流れ図である。 本開示の実施形態による方法を要約する流れ図である。
［００１３］理解を容易にするために、可能な場合には、図面に共通の同一の要素を示すために、同一の参照番号が使用されている。さらに、一実施形態の要素は、本明細書に記載の他の実施形態で利用するために、有利に適合させることができる。
［００１４］本明細書で説明する実施形態は、一般に、ＮＡＮＤデバイスなどのメモリデバイスの３Ｄメモリセルの酸化物／ポリシリコン（ＯＰ）スタックを製造する方法に関する。一般に、この方法は、酸化物の誘電率を下げ、ポリシリコンの抵抗率を下げるために、ＰＥＣＶＤプロセス中に酸化物および／またはポリシリコン材料を前駆体で処理することを含む。一実施形態では、酸化物材料は、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）前駆体で処理される。別の実施形態では、ゲルマン（ＧｅＨ４）がＰＥＣＶＤプロセスに導入され、ドープされたＳｉｘＧｅ（１−ｘ）膜を形成する。さらに別の実施形態では、プラズマ処理プロセスを使用して、ＯＰスタックの層間の界面を窒化する。前駆体とプラズマ処理を単独または任意の組み合わせで使用して、低誘電率の酸化物と低抵抗率のポリシリコンを有するＯＰスタックを作製することができる。本開示は、一例としてＯＰスタックメモリデバイスを想定している。ただし、他のメモリスタックも、本明細書で説明する方法の恩恵を受ける。
［００１５］図１は、本開示の実施形態によるメモリデバイス１００である。メモリデバイス１００は、その上に複数の第１の材料層１０４および複数の第２の材料層１０６を備えた基板１０２を含む。複数の第１の材料層１０４および複数の第２の材料層１０６は、メモリスタック１０８を構成する。ＯＰスタックメモリデバイスの実施形態では、第１の材料層１０４のそれぞれが、一般に酸化ケイ素層（Ｏ層）であり、第２の材料層１０６のそれぞれが、一般にアモルファスシリコン層であり、これは、アニーリングプロセス後にポリシリコン層（Ｐ層）になる。図１は、第１の材料層１０４の上に堆積された第２の材料層１０６を示すが、第１の材料層１０４（Ｏ層）が第２の材料層１０６（Ｐ層）の上に堆積されるように、堆積順序を逆にしてもよい。
［００１６］メモリデバイス１００は、図示のように、３つの第１の材料層１０４と３つの第２の材料層１０６を含むが、第１の材料層１０４と第２の材料層１０６の数は、製造されるメモリデバイスに応じて、一般に任意の適切な層数である。例えば、メモリデバイスは、多くの場合、８ｘ、１６ｘ、２４ｘ、およびさらに高いスタック数を含む。
［００１７］メモリデバイス１００がＮＡＮＤフラッシュメモリセルである実施形態では、メモリデバイス１００は、基板１０２の第１の表面の両端に配置されたソースおよびドレインを、さらに含む。フラッシュメモリとして使用するため、通常、複数のＮＡＮＤフラッシュセルは、ソースまたはドレインを共有する隣接セルと直列に接続されており、各セルが、ビットラインとワードラインに接続されている。動作中、各セルは、「０」または「１」などのデータを保存することができる。
［００１８］一般に、メモリデバイス１００などのメモリデバイスを製造する以下の方法は、比較的低温でケイ素膜を形成するために使用することができるプラズマ化学気相堆積（ＰＥＣＶＤ）プロセスの一部である。この方法は、カリフォルニア州サンタクララのアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）から入手可能なＰＥＣＶＤチャンバなどの、任意の適切なＰＥＣＶＤチャンバで実行することができる。
［００１９］図２は、メモリデバイス１００などのメモリデバイスを製造する方法２００を要約する流れ図を示す。方法２００は、基板１０２をＰＥＣＶＤチャンバ内に配置することにより、工程２１０で開始する。工程２２０で、ＯＭＣＴＳ前駆体をＰＥＣＶＤチャンバに導入することにより、第１の材料層１０４、すなわち酸化ケイ素層が、基板１０２の上に堆積される。ＯＭＣＴＳ前駆体の化学構造を、構造１として以下に示す。一実施形態では、第１の材料層１０４は、基板１０２の上に接触して堆積される。
Figure 2020518136
［００２０］構造１に示すように、ＯＭＣＴＳ分子は、メチル（ＣＨ３）基に加えて、酸化ケイ素（Ｓｉ−Ｏ）環状結合を有する化学構造である。従来の堆積された酸化ケイ素層は、約３．９の誘電率を有する。本開示の実施形態によれば、上述のＯＭＣＴＳ前駆体の導入による炭素（Ｃ）は、一般に、酸化ケイ素層の誘電率を現在の約３．９の値から約２．５〜約３．２に、例えば約２．８〜約３．０に低下させる。加えて、堆積された酸化ケイ素層は、Ｓｉ−Ｏ環状構造によって酸化物品質が向上している。
［００２１］ＰＥＣＶＤプロセスの処理条件を調整することにより、ＯＭＣＴＳ前駆体のＣ−Ｈ結合が切断される。例えば、ＰＥＣＶＤチャンバへのＯＭＣＴＳ前駆体の導入中にプラズマ密度を約２５．５６メガヘルツ（ＭＨｚ）から約２７ＭＨｚに増加させると、前駆体のＣ−Ｈ結合が切断される。追加的または代替的に、方法３００は、約３００ｋＨｚ〜約４００ｋＨｚの、例えば約３５０ｋＨｚの高周波数（ＲＦ周波数）で酸化ケイ素層をボンバードして、ＯＭＣＴＳ前駆体のＣ−Ｈ結合を切断することを、さらに含む。
［００２２］工程２３０で、第２の材料層１０６、すなわちポリシリコン層が、第１の材料層１０４、すなわち酸化ケイ素層の上に堆積される。第２の材料層１０６は、任意の適切な堆積手段によって堆積させることができる。一般に、アモルファスシリコンが、シラン（ＳｉＨ４）、アルゴン（Ａｒ）、およびヘリウム（Ｈｅ）を含むがこれらに限定されない前駆体、ならびにホスフィン（ＰＨ３）およびジボラン（Ｂ２Ｈ６）を含むがこれらに限定されないドーパント前駆体の導入によって堆積される。アモルファスシリコンは、熱アニールなどのアニーリングプロセス後にポリシリコンになる。一実施形態では、第２の材料層１０６は、第１の材料層１０４の上に接触して堆積される。
［００２３］工程２２０および２３０は、任意選択で繰り返されて、任意の数の第１の材料層１０４および任意の数の第２の材料層１０６を有するＯＰスタックを形成する。
［００２４］図３は、メモリデバイス１００を製造する方法３００を要約する流れ図を示す。方法３００は、基板１０２をＰＥＣＶＤチャンバ内に配置することにより、工程３１０で開始する。工程３２０で、第１の材料層１０４、すなわち酸化ケイ素層が、基板１０２の上に堆積される。酸化ケイ素層は、一般に、方法２００の工程２２０で説明されたプロセスなどの、任意の適切な堆積プロセスによって堆積される。一実施形態では、第１の材料層１０４は、基板１０２の上に接触して堆積される。
［００２５］工程３３０で、第２の材料層１０６、すなわちポリシリコン層が、第１の材料層１０４の上に堆積される。より具体的には、ポリシリコン層は、シラン（ＳｉＨ４）を含むがこれに限定されない少なくとも１つのケイ素前駆体およびゲルマン（ＧｅＨ４）前駆体を導入して、高移動度と低抵抗率を有する、ドーパントを含むＳｉｘＧｅ（１−ｘ）膜を形成することにより、堆積される。適切なドーパントの例は、ホスフィン（ＰＨ３）である。ＧｅＨ４前駆体は、ＰＥＣＶＤプロセス中の任意の適切な時間に導入されてもよい。一実施形態では、プラズマがＰＥＣＶＤチャンバ内で生成される前に、ＧｅＨ４が導入される。
［００２６］堆積されたポリシリコンは、同じまたは実質的に同様のキャリア濃度で高い移動度と低い抵抗率を有する。従来の堆積されたｎ型ポリシリコン（リン（Ｐ）がドーピングされている）は、約１×１０−３Ω・ｃｍの抵抗率を有し、従来の堆積されたｐ型ポリシリコンは、約３×１０−３Ω・ｃｍの抵抗率を有する。ＧｅＨ４前駆体の導入により、ｎ型ポリシリコン膜の抵抗率は、約０．５×１０−３Ω・ｃｍに低下し、ｐ型ポリシリコン膜の抵抗率は、約１．５×１０−３Ω・ｃｍに低下する。
［００２７］工程３２０および３３０は、任意選択で繰り返されて、任意の数の第１の材料層１０４および任意の数の第２の材料層１０６を有するＯＰスタックを形成する。
［００２８］追加的または代替的に、本明細書に記載の方法は、第１の材料層１０４、すなわち酸化ケイ素層と、第２の材料層１０６、すなわちポリシリコン層との間の界面でのプラズマ処理を含んでもよい。より具体的には、酸化ケイ素層のそれぞれとポリシリコン層のそれぞれとの間の界面が、窒化してＯＰスタックの層間の密着性を改善するために、プラズマ処理を受けてもよい。例えば、アンモニア（ＮＨ３）／窒素ガス（Ｎ２）プラズマが、ＰＥＣＶＤチャンバ内で生成されて、酸化ケイ素層とポリシリコン層の間の界面を窒化して、密着性を改善することができる。
［００２９］方法２００および方法３００の工程は、任意の組み合わせで使用することができる。さらなる一実施形態では、第１の材料層１０４、すなわち酸化ケイ素層は、ＯＭＣＴＳ前駆体を導入することにより、基板１０２の上に堆積され、第２の材料層１０６は、ＳｉＨ４を含むがこれに限定されない少なくとも１つのケイ素前駆体、およびゲルマン（ＧｅＨ４）前駆体を導入して、ドーパントを含むＳｉｘＧｅ（１−ｘ）膜を形成することにより、堆積される。これらの工程が繰り返されて、任意の適切な数の層を有するメモリデバイスが形成される。
［００３０］本明細書に記載の方法は、低誘電率の酸化物および低抵抗率のポリシリコンを有する、薄い厚さの改善されたメモリデバイスを提供し、全体的なメモリデバイス形状寸法の継続的な縮小を維持しながら、全体的なデバイス拡張性を改善する。
［００３１］上記は、本開示の実施形態に向けられているが、本開示の基本的な範囲から逸脱することなく、本開示の他のさらなる実施形態を考え出すこともでき、本開示の範囲は、以下の特許請求の範囲によって決定される。

Claims (15)

  1. メモリデバイススタックを製造する方法であって、
    基板をＰＥＣＶＤチャンバ内に配置することと、
    オクタメチルシクロテトラシロキサン前駆体を前記ＰＥＣＶＤチャンバに導入して、前記基板の上に酸化ケイ素層を堆積させることと、
    前記酸化ケイ素層の上にポリシリコン層を堆積させることと、
    を含む方法。
  2. 前記酸化ケイ素層の上にポリシリコン層を堆積させることが、
    シランとゲルマンを前記ＰＥＣＶＤチャンバに導入して、前記ポリシリコン層を堆積させることを含む、請求項１に記載の方法。
  3. オクタメチルシクロテトラシロキサン前駆体を前記ＰＥＣＶＤチャンバに導入して、前記基板の上に前記酸化ケイ素層を堆積させることが、約２７メガヘルツのプラズマ密度で行われる、請求項１に記載の方法。
  4. 約３００ｋＨｚから約４００ｋＨｚの間のＲＦ周波数で前記酸化ケイ素層をボンバードすることを、さらに含む、請求項１に記載の方法。
  5. 前記方法が、前記酸化ケイ素層と前記ポリシリコン層との間の界面をプラズマ処理することを、さらに含み、前記プラズマ処理が、ＮＨ３／Ｎ２を前記ＰＥＣＶＤチャンバに導入することを含む、請求項１に記載の方法。
  6. 前記酸化ケイ素層の上に前記ポリシリコン層を堆積させることが、
    シラン、アルゴン、およびヘリウムからなる群から選択された１つ以上の前駆体、ならびにホスフィンおよびジボランからなる群から選択された１つ以上のドーパント前駆体を、前記ＰＥＣＶＤチャンバに導入して、前記酸化ケイ素層の上にアモルファスシリコン層を堆積させることと、
    前記アモルファスシリコン層をアニーリングして、前記ポリシリコン層を形成することと、
    を含む、請求項１に記載の方法。
  7. 前記酸化ケイ素層の上に前記ポリシリコン層を堆積させることが、
    シランからなる群から選択された少なくとも１つのケイ素前駆体およびゲルマンを、前記ＰＥＣＶＤチャンバに導入して、ＳｉｘＧｅ（１−ｘ）膜を形成することを含む、請求項１に記載の方法。
  8. メモリデバイススタックを製造する方法であって、
    基板をＰＥＣＶＤチャンバ内に配置することと、
    前記基板の上に酸化ケイ素層を堆積させることと、
    ケイ素前駆体とゲルマンを前記ＰＥＣＶＤチャンバに導入して、前記酸化ケイ素層の上にポリシリコン層を堆積させることと、
    を含む方法。
  9. 前記基板の上に酸化ケイ素層を堆積させることが、
    ＯＭＣＴＳ前駆体を前記ＰＥＣＶＤチャンバに導入して、前記酸化ケイ素層を堆積させることを含む、請求項８に記載の方法。
  10. 前記方法が、前記酸化ケイ素層と前記ポリシリコン層との間の界面をプラズマ処理することを、さらに含み、前記プラズマ処理が、ＮＨ３／Ｎ２を前記ＰＥＣＶＤチャンバに導入することを含む、請求項８に記載の方法。
  11. 基板と、
    前記基板の上に配置された酸化ケイ素層であって、約２．５から約３．２の間の誘電率を有する酸化ケイ素層と、
    前記酸化ケイ素層の上に配置されたポリシリコン層と、
    を備えるメモリデバイス。
  12. 前記酸化ケイ素層の前記誘電率が、約２．８から約３．０の間である、請求項１１に記載のメモリデバイス。
  13. 前記酸化ケイ素層が、前記基板の上に前記基板と接触して堆積されており、前記ポリシリコン層が、前記酸化ケイ素層の上に前記酸化ケイ素層と接触して堆積されている、請求項１１に記載のメモリデバイス。
  14. 前記ポリシリコン層が、ｎ型ポリシリコン層であり、前記ｎ型ポリシリコン層が、約０．５×１０−３Ω・ｃｍ未満の抵抗率を有する、請求項１１に記載のメモリデバイス。
  15. 前記ポリシリコン層が、ｐ型ポリシリコン層であり、前記ｐ型ポリシリコン層が、約１．５×１０−３Ω・ｃｍ未満の抵抗率を有する、請求項１１に記載のメモリデバイス。
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