JP2010504648A - 低k誘電膜の二層キャッピング - Google Patents

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Abstract

【課題】 基板表面を処理する方法を提供する。
【解決手段】 第一有機シリコン化合物と、第一酸化ガスと、一つ以上の炭化水素化合物とを含む第一ガス混合物を基板表面上に第一低誘電率膜を堆積させるのに充分な堆積条件でチャンバ内へ分配させる。第二有機シリコン化合物と第二酸化ガスとを有する第二ガス混合物を、第一低誘電率膜上に第二低誘電率膜を堆積させるのに充分な堆積条件でチャンバ内に分配させる。第二酸化ガスのチャンバ内への流量を増加させ、第二有機シリコン化合物のチャンバ内への流量を減少させて、第二低誘電率膜上に酸化物を多く含むキャップを堆積させる。
【選択図】 図1

Description

発明の背景
発明の分野
[0001]本発明の実施形態は、一般的には、集積回路の製造に関する。より詳細には、実施形態は、基板上に誘電体層を堆積させる方法及び誘電体層を含む構造に関する。
関連技術の説明
[0002]半導体デバイスの幾何学的形状は、数十年前に始めてこのようなデバイスが紹介されてから、劇的にサイズが減少してきた。それ以来、集積回路は、たいてい、2年間で半分のサイズになるという規則(しばしばムーアの法則と呼ばれる)が続き、これはチップ上に適合するデバイスの数が2年毎に2倍になることを意味する。今日の製造プラントは、通常0.13μm、0.1μmもの特徴部サイズをもつデバイスを生産しており、将来の工場はすぐに更に小さな形状を持つデバイスを生産するであろう。
[0003]集積回路上のデバイスのサイズを更に縮小するために、抵抗率が低い導電材料を用いるとともに低誘電率の絶縁体を用いて隣接の金属線間の容量結合を減少させることが必要になってきた。このような一つの低k材料は、ドープされていないシリコンガラス(USG)又フッ素ドープされたシリコンガラス(FSG)のようなスピンオンガラスであり、これらは半導体製造プロセスにおいてギャップ充填層として堆積させることができる。しかしながら、デバイス形状の縮小を続けることにより、更に低k値を持つ膜の需要が生じてきた。
[0004]最近の低誘電率の開発は、堆積された膜の中にシリコン原子と、炭素原子と、酸素原子とを組み込むことに集中してきた。この領域における一つの課題は、低k値を有するが望ましい熱特性と機械特性を示すSi、C、O含有膜を開発することであった。ほとんどの場合、誘電率が2.5より低いSi、C、O網目構造からできた膜は、機械的強度が低く、エッチング化学、その後プラズマにさらすことによって損傷することがあり得るので、集積回路の故障の原因となる。
[0005]それ故、集積回路上のデバイスの速度や性能を改善するだけでなく、集積回路の耐久性や機械的完全性も改善された低誘電率材料を製造する方法が求められている。
[0006]本発明の実施形態は、一般的には、低誘電率膜を堆積させる方法を提供する。一実施形態において、基板表面を処理する方法であって、第一有機シリコン化合物と、第一酸化ガスと、一つ以上の炭化水素化合物とを有する第一ガス混合物を基板表面上に第一低誘電率膜を堆積させるのに充分な堆積条件でチャンバ内へ分配することによる、上記方法を提供する。次に、第二有機シリコン化合物と第二酸化ガスを有する第二ガス混合物を、第一低誘電率膜上に第二低誘電率膜を堆積させるのに充分な堆積条件でチャンバ内へ分配する。第二酸化ガスのチャンバへの流量を増加させ、第二有機シリコン化合物のチャンバへの流量を減少させて、第二低誘電率膜上に酸化物を多く含むキャップを堆積させる。
[0007]実施形態において、更に、基板表面を処理する方法は、第一有機シリコン化合物と、酸化ガスと、少なくとも一つの環状基を有する一つ以上の炭化水素化合物とを含むガス混合物をチャンバ内へ分配するステップと、RF電力の存在下に基板表面上に第一低誘電率膜を堆積させるステップとを含む。第一低誘電率膜が堆積された後にRF電力を止め、第一低誘電率膜を硬化する。第二有機シリコン化合物と第二酸化ガスを有するガス混合物をチャンバ内へ分配して、RF電力の存在下に第一低誘電率膜上に第二低誘電率膜を堆積させる。第二低誘電率膜が堆積された後にRF電力を止める。第二酸化ガスのチャンバ内への流量を増加させ、第二有機シリコン化合物のチャンバ内への流量を減少させて、第二低誘電率膜上に酸化物を多く含むキャップを堆積させる。
[0008]実施形態において、更に、誘電率が約2.5以下の誘電率膜に二層状キャップをかぶせることにより強度が改善された低誘電率膜が得られる。二層状キャップは、誘電率が約2.5〜約3.5の範囲にある第二低誘電率膜と酸化物を多く含むキャップを持つ。
[0009]本発明の上記特徴が詳細に理解され得るように、上で簡単にまとめた、本発明のより具体的な説明を実施形態によって参照することができ、その一部が添付の図面に示されている。しかしながら、添付の図面は本発明の典型的な実施形態だけが示されているので、本発明の範囲を制限するものとみなされるべきではなく、他の等しく有効な実施形態を許容することができる。
図1は、本発明の実施形態による二層キャップをかぶせた低誘電率膜を形成する方法を示すプロセス流れ図である。 図2Aは、本発明の実施形態に従って形成された二層キャップと低誘電率膜を含む構造の断面図である。 図2Bは、本発明の実施形態に従って形成された研磨されたキャップと低誘電率膜を含む構造の断面図である。
詳細な説明
[0013]図1は、本発明の実施形態による低誘電体膜と酸化物を多く含むキャップの二層がかぶせられた低誘電率膜を持つ構造を形成する方法を示すプロセス流れ図である。ステップ101において、第一有機シリコン化合物と、少なくとも一つの環状基を有する一つ以上の炭化水素化合物と、酸化ガスとが、チャンバ内へ流される。ステップ103において、RF電力の存在下に有機シリコン化合物と一つ以上の炭化水素化合物を含む混合物からチャンバ内で基板上に少なくとも一つの環状基を含む膜が堆積される。ステップ105において、チャンバ内のRF電力を止める。ステップ107において、少なくとも一つの環状基を含む膜を硬化して、少なくとも一つの環状基を除去するとともに第一低誘電率膜を得る。第一低誘電率膜の低誘電率は、約2.5以下であるのがよい。
[0014]ステップ109において、第二有機シリコン化合物と第二酸化ガスとがチャンバ内へ流される。ステップ111において、低周波RF電力(LFRF)を含むRF電力の存在下に第二有機シリコン化合物と第二酸化ガスを含む混合物から第一低誘電率膜上にシリコンと、炭素と、酸素とを含む第二低誘電率膜が堆積される。RF電力は、また、高周波RF電力を含んでもよい。選択的なステップ113において、チャンバ内の低周波RF電力と高周波RF電力を止めてもよい。
[0015]ステップ115において、第二酸化ガスのチャンバへの流量を増加させる。ステップ117において、第二有機シリコン化合物のチャンバへの流量を減少させる。ステップ119において、酸化物を多く含むキャップは、第二低誘電率膜上に堆積される。酸化物を多く含むキャップは、第二低誘電率膜を堆積させるために用いられる高周波RF電力と低周波RF電力の存在下に堆積されてもよい。図1にまとめた本発明の実施形態を以下でより詳細に記載する。
[0016]図2Aは、本発明の実施形態によって形成された層を含む構造を示す概略断面図である。構造200は、本発明の実施形態による基板202上に堆積される第一低誘電率膜204を含む。基板202は、導電層、半導電層、又は絶縁層である。第一低誘電率膜204は、約100nm〜1000nm、好ましくは約300nm〜約700nmの厚さまで堆積させることができる。第一低誘電率膜204の誘電率は、約2.5以下、好ましくは約2.2以下であるのがよい。二層キャッピング膜205は、第一低誘電率膜204上に堆積される。二層キャッピング膜205は、第一低誘電率膜上に堆積された第二低誘電率膜206と第二低誘電率膜206上に堆積された酸化物を多く含むキャップ208からなってもよい。第二低誘電率膜206は、約50nm〜500nm、好ましくは約100nm〜約200nmの厚さまで堆積されてもよい。第二低誘電率膜206の誘電率は、約2.5〜約3.5であってもよい。一実施形態において、第二低誘電率膜の誘電率は、約3であってもよい。酸化物を多く含むキャップ208は、第二低誘電率膜206と酸化物を多く含むキャップ208が隣接するように、即ち、第二低誘電率膜206と酸化物を多く含むキャップ208が互いに接触するように、第二低誘電率膜206上に堆積されていてもよい。酸化物を多く含むキャップ208は、約50nm〜500nm、好ましくは約100nm〜約200nmの厚さまで堆積されてもよい。図2Bにおいて、酸化物を多く含むキャップ208と第二低誘電率膜206は平坦化され、酸化物を多く含むキャップが除去され、第二低誘電率膜206厚さが減少されている。
[0017]本明細書に用いられる用語“有機シリコン化合物”は、有機基に炭素原子を含有する化合物を意味するものであり、環状又は線状であり得る。有機基には、アルキル基、アルケニル基、シクロヘキセニル基、及びアリール基(他のもの)が、これらの官能性誘導体に加えて含まれるのがよい。好ましくは、有機シリコン化合物には、シリコン原子に結合した一つ以上の炭素原子が含まれ、それによって炭素原子は適切な処理条件で酸化によって容易に除去されない。有機シリコン化合物には、好ましくは一つ以上の酸素原子が含まれてもよい。
[0018]適切な環状有機シリコン化合物には、三つ以上のシリコン原子を有する環構造が含まれ、必要により一つ以上の酸素原子を有してもよい。市販の環状有機シリコン化合物には、一つ又は二つのアルキル基がシリコン原子に結合されたシリコン原子と酸素原子が交互の環が含まれている。幾つかの例示的環状有機シリコン化合物としては、以下のものが挙げられる:
1,3,5-トリシラノ-2,4,6-トリメチレン -(-SiHCH-)-(環状)
1,3,5,7-テトラメチルシクロテトラシロキサン(TMCTS) -(-SiHCH-O-)-(環状)
オクタメチルシクロテトラシロキサン(OMCTS) -(-Si(CH)-O-)-(環状)
1,3,5,7,9-ペンタメチルシクロペンタシロキサン -(-SiHCH-O-)-(環状)
1,3,5,7-テトラシラノ-2,6-ジオキシ-4,8-ジメチレン -(-SiH-CH-SiH-O-)-(環状)
ヘキサメチルシクロトリシロキサン -(-Si(CH)-O-)-(環状)
[0019]適切な線状有機シリコン化合物は、一つ以上のシリコン原子と一つ以上の炭素原子を有する直鎖又は分枝鎖構造を持つ脂肪族有機シリコン化合物を含む。有機シリコン化合物は、更に、一つ以上の酸素原子を含んでもよい。幾つかの例示的直鎖有機シリコン化合物としては以下のものが挙げられる:
メチルシラン CH-SiH
ジメチルシラン (CH)-SiH
トリメチルシラン(TMS) (CH)-SiH
エチルシラン CH-CH-SiH
ジシラノメタン SiH-CH-SiH
ビス(メチルシラノ)メタン CH-SiH-CH-SiH-CH
1,2,-ジシラノエタン SiH-CH-CH-SiH
1,2,-ビス(メチルシラノ)エタン CH-SiH-CH-CH-SiH-CH
2,2-ジシラノプロパン SiH-C(CH)-SiH
ジエトキシメチルシラン(DEMS) CH-SiH-(O-CH-CH)
1,3-ジメチルジシロキサン CH-SiH-O-SiH-CH
1,1,3,3-テトラメチルジシロキサン (CH)-SiH-O-SiH-(CH)
ヘキサメチルジシロキサン(HMDS) (CH)-Si-O-Si-(CH)
1,3-ビス(シラノメチレン)ジシロキサン (SiH-CH-SiH-)-O
ビス(1-メチルジシロキサニル)メタン (CH-SiH-O-SiH-)-CH
2,2-ビス(1-メチルジシロキサニル)プロパン (CH-SiH-O-SiH-)-C(CH)
ヘキサメトキシジシロキサン(HMDOS) (CHO)-Si-O-Si-(OCH)
ジメチルジメトキシシラン(DMDMOS) (CHO)-Si-(CH)
ジメトキシメチルビニルシラン(DMMVS) (CHO)-Si-(CH)-CH=CH
[0020]本明細書に用いられる用語“環状基”は、環構造を意味するものである。環構造は、わずか三つの原子を含んでもよい。これらの原子には、例えば、炭素、シリコン、窒素、酸素、フッ素、又はこれらの組み合わせが含まれてもよい。環状基には、一つ以上の単結合、二重結合、三重結合、又はこれらいかなる組み合わせが含まれてもよい。例えば、環状基には、一つ以上の芳香族、アリール、フェニル、シクロヘキサン、シクロヘキサジエン、シクロヘプタジエン、又はこれらの組み合わせが含まれてもよい。環状基は、二環式又は三環式であってもよい。更に、環状基は、好ましくは、直鎖又は分枝鎖官能基に結合している。直鎖又は分枝鎖官能基は、好ましくは、アルキル基又はビニルアルキル基を含んでもよく、1〜12個の炭素原子を有する。直鎖又は分枝鎖官能基には、ケトン、エーテル、エステルのような酸素原子を含んでもよい。少なくとも一つの環状基を有する幾つかの例示的化合物としては、アルファ-テルピネン(ATP)、ノルボルナジエン、ビニルシクロヘキサン(VCH)、及びフェニルアセテートが挙げられる。
[0021]適切な酸化ガスとしては、酸素(O)、オゾン(O)、亜酸化窒素(NO)、一酸化炭素(CO)、二酸化炭素(CO)、水(HO)、2,3-ブタンジオン又はこれらの組み合わせが挙げられる。オゾンを酸化ガスとして用いる場合、オゾン発生器は、原料ガス中6%〜20%、典型的には約15%質量の酸素をオゾンに変換し、残りは典型的には酸素である。しかしながら、オゾン濃度は、所望されるオゾンの量や用いられるオゾン発生器の種類に基づいて増加或いは減少させることができる。酸素又は酸素含有化合物の解離は、堆積チャンバに入る前にマイクロ波チャンバ内で行われ、シリコン含有化合物の過度の解離を抑えることができる。好ましくは、高周波数(RF)電力を反応域に印加して、解離を増加させることができる。
[0022]有機シリコン化合物と酸化ガスに加えて一つ以上のキャリヤガスをチャンバ内へ導入してもよい。用いることができるキャリヤガスとしては、不活性ガス、例えば、アルゴン、ヘリウム、又はこれらの組み合わせが挙げられる。
[0023]図3は、本発明の実施形態によって層を堆積させるための化学気相堆積(CVD)チャンバ300の断面概略図である。このようなチャンバの一例は、カリフォルニア州サンタクララのAppliedMaterials社から入手できるPRODUCER(登録商標)システムのデュアルチャンバ又はツインチャンバである。ツインチャンバは、各領域に流れる流量が全体のチャンバへの流量のほぼ1/2であるように二つの分離した処理領域(二つの基板を処理するための領域、一つの処理領域に対して一つの基板)を持つ。以下の例に記載され明細書全体に記載される流量は、300mmの基板に対する流量である。二つの分離した処理領域を持つチャンバは、更に、米国特許第5,855,681号にも記載され、この開示内容は本明細書に援用されている。用いることができるチャンバの他の例は、CENTURA(登録商標)システムのDxZ(登録商標)チャンバであり、いずれもAppliedMaterials社から入手できる。
[0024]CVDチャンバ300は、別々の処理領域318、320を画成するチャンバ本体302を持つ。各処理領域318、320は、CVDチャンバ300内に基板(図示せず)を支持するためのペデスタル328を持つ。各ペデスタル328には、典型的には、加熱素子(図示せず)が含まれる。好ましくは、各ペデスタル328は、駆動システム303に接続されるチャンバ本体の下部を通って伸びるステムによって処理領域318、320の一つに可動的に配置される。
[0025]処理領域318、320のそれぞれには、また、好ましくは、処理領域318、320へガスを分配するチャンバリッド304を通って配置されるガス分配アセンブリ308が含まれる。各処理領域のガス分配アセンブリには、通常、シャワーヘッドアセンブリとしても知られるガスフローコントローラ319からガス分配マニホールド342へガスを分配するためのガス注入通路340が含まれる。ガスフローコントローラ319は、典型的には、異なるプロセスガスの流量をチャンバへ制御し調節するために用いられる。他の流量制御要素には、液体の前駆物質が用いられる場合には液体の流れ噴射バルブや液体のフローコントローラ(図示せず)が含まれてもよい。ガス分配マニホールド342は、環状ベースプレート348と、フェースプレート346と、ベースプレート348とフェースプレート346の間のブロッカープレート344とを備える。ガス分配マニホールド342には、ガス状混合物が処理中に噴射される複数のノズル(図示せず)が含まれる。RF(高周波数)電源325は、ガス分配マニホールド342にバイアス電位を供給して、シャワーヘッドアセンブリとペデスタル328の間にプラズマの生成を促進させる。プラズマ増強型化学気相堆積プロセス中、ペデスタル328は、チャンバ本体内でRFバイアスを生成するための陰極として使用することができる。陰極は電極電源に電気的に結合されて、CVDチャンバ300内に容量性電場を発生させる。典型的には、RF電圧を陰極に印加し、チャンバ本体302は電気的に接地される。ペデスタル328に印加される電力は、基板の上面上に負電圧の形で基板バイアスを生じる。この負電圧を用いて、CVDチャンバ300内で形成されたプラズマから基板の上面にイオンが引き付けられる。
[0026]処理中、プロセスガスは基板表面全体に放射状に一様に分配される。電力源の電極として作用する、RF電源325からガス分配マニホールド342にRFエネルギーを加えることによって、一つ以上のプロセスガス又はガス混合物からプラズマが形成される。膜の堆積は、基板がプラズマにさらされ、反応性ガスがその中に供給されたときに行われる。チャンバ壁312は、典型的には、接地される。RF電源325は、単一又は混合周波数のRF信号をガス分配マニホールド342に供給して、処理領域318、320へ導入されるいかなるガスの分解も促進させることができる。
[0027]システムコントローラ334は、各種の要素、例えば、RF電源325、駆動システム303、リフト機構305、ガスフローコントローラ319、他の関連したチャンバ及び/又は処理機能の機能を制御する。システムコントローラ334は、好ましい実施形態においてはハードディスクドライブであるメモリ338に保存されるシステム制御ソフトを実行し、アナログとデジタルの入力/出力ボード、インタフェースボード、ステッパモータコントローラボードが含まれ得る。通常は、光センサ及び/又は磁気センサを用いて、可動メカアセンブリの位置を移動させ決定する。
[0028]上記のCVDシステムの説明は、主に説明のためであり、本発明の実施形態を実施するために他のプラズマ処理チャンバを使うこともできる。
[0029]300mm基板上に堆積中、制御されたプラズマは、典型的には、図3に示されるRF電源325を用いてRFエネルギーがシャワーヘッドに印加された基板に隣接したチャンバ内に形成される。代わりに、RF電力は基板支持体に供給することもできる。プラズマは、高周波RF(HFRF)電力、また、低周波RF(LFRF)電力(例えば、二重周波RF)、コンスタントRF、パルスRF、又は他の知られている又はいままでに発見されているプラズマ形成技術を用いて生成させてもよい。RF電源325は、約5MHz〜約300MHzの単周波RFを供給することができる。更に、RF電源325は、約300Hz〜1,000kHzの単周波LFRFを供給し、混合周波数を供給して、プロセスチャンバに導入されるプロセスガスの反応性化学種の分解を促進させることができる。RF電力を循環或いはパルスさせて、基板の加熱を低下させるとともに堆積された層における多孔性をより促進させることができる。適切なRF電力は、約10W〜約5,000Wの範囲の電力、好ましくは約200W〜約1,000Wの範囲の電力であるのがよい。適切なLFRF電力は、約0W〜約5,000Wの範囲の電力、好ましくは約0W〜約200Wの範囲の電力であるのがよい。
[0030]堆積中、基板は、約-20℃〜約500℃の温度、好ましくは約100℃〜約450℃の温度に維持される。基板とマニホールドの空間は、約200ミル〜約1200ミルであってもよい。堆積圧は、典型的には、約1トール〜約20トール、好ましくは約4トール〜約10トールである。堆積速度は、典型的には、約2,000オングストローム/分〜約20,000オングストローム/分である。
[0031]図2A及び図2Bに示される基板202上に第一低誘電率膜204を堆積させる方法は、Zhengらに発行された“Methodfor formingultra lowk filmsusing electronbeam”と題する共同譲渡された米国特許第7,060,330号に記載され、この開示内容は本明細書に援用されている。
[0032]ステップ101に戻ると、第一有機シリコン化合物は、約50mg/分〜約5,000mg/分の範囲、好ましくは約300mg/分〜約3,000mg/分の範囲の流量でチャンバへ導入されてもよい。一つ以上の炭化水素は、約10mg/分〜約5,000mg/分の範囲、好ましくは約1,000mg/分〜約4,000mg/分の範囲の流量でチャンバへ導入されてもよい。酸化ガス流は、約1,000sccm〜約2,000sccmの範囲で添加されてもよい。
[0033]一実施形態において、第一有機シリコン化合物は、ジエトキシメチルシラン(DEMS)を約600mg/分〜約800mg/分の範囲の流量で含んでもよく、一つ以上の炭化水素は、アルファ-テルピネン(ATP)を約3,000mg/分〜約45,000mg/分の範囲の流量で含んでもよく、酸化ガスは、約1,000sccm〜約2,000sccmの範囲の流量で二酸化炭素を含んでもよい。
[0034]他の実施形態において、第一有機シリコン化合物は、DEMSを約600mg/分〜約800mg/分の範囲で、オクタメチルシクロテトラシロキサン(OMCTS)を約200mg/分の流量で含んでもよい。
[0035]他の実施形態において、第一有機シリコン化合物は、DEMSを約600mg/分〜約800mg/分の範囲の流量で、トリメチルシラン(TMS)を約500mg/分〜約1,000mg/分の範囲の流量で含んでもよい。
[0036]他の実施形態において、第一有機シリコン化合物は、DEMSを約600mg/分〜約800mg/分の範囲の流量で、OMCTSを約200mg/分の流量で、TMSを約500mg/分〜約1,000mg/分の範囲の流量で含んでもよい。
[0037]他の実施形態において、二酸化炭素に加えて、第一酸化ガスは、約100sccm〜約200sccmの範囲の流量で流される酸素を含んでもよい。
[0038]ステップ107に戻ると、ステップ103の堆積された膜を硬化するステップは、幾つかの方法、例えば、熱又はプラズマ増強型アニールプロセス、電子ビームプロセス、又は紫外線硬化プロセスで行われてもよい。一実施形態において、膜は、約200℃〜約400℃の温度で約2秒〜約1時間、好ましくは約30分間アニールされる。ヘリウム、水素、窒素、又はこれらの混合物のような非反応性ガスは、約100〜約10,000sccmの流量で導入される。チャンバ圧は、約2トール〜約10トールに維持される。アニール中のRF電力は、約13.56MHzの周波数において約200W〜約1,000Wであり、好ましい基板間隔は、約300ミル〜約800ミルである。膜を堆積した後に約200℃〜約400℃の基板温度での膜をアニールすると、膜中の有機基の少なくとも一部が揮発し、膜の中にボイドを形成する。揮発されてもよい有機基は、本明細書に記載されるガス混合物の有機物成分、例えば、一つの環と環内に一つ又は二つの炭素-炭素二重結合を含む一つ以上の酸素を含まない炭化水素化合物の環に由来する。
[0039]他の実施形態において、膜は電子ビーム処理で後処理される。e-ビーム処理は,典型的には、約1〜約20キロ電子ボルト(keV)において、約50〜約2,000マイクロクーロン/平方センチメートル(μc/cm)の線量を持つ。e-ビーム処理は、典型的には、ほぼ室温〜約450℃の温度で約1分〜約15分間、例えば、約2分間作動させる。好ましくは、e-ビーム処理は、約400℃で約2分間行われる。一態様において、e-ビーム処理の条件は、400℃において、4.5kV、1.5mA、150μc/cmが含まれる。いかなるe-ビームデバイスが用いられてもよいが、例示的な一デバイスは、AppliedMaterials社から入手できるEBKチャンバである。
[0040]e-ビーム硬化プロセスは、堆積された膜の網目構造の機械的強度を改善し、更にk値を下げる。励起されたe-ビームは、堆積された膜の分子網目構造における化学結合を変化させ、分子群の少なくとも一部、例えば、一つの環と環内に一つ又は二つの炭素-炭素二重結合を含む一つ以上の酸素を含まない炭化水素化合物の環からの有機成分を膜から除去する。分子群の除去は、膜内にボイド又は細孔を形成し、k値を下げる。e-ビーム処理もまた、FTIR分光法から推測されるように、Si-O-Si又はSi-C-Si鎖を架橋結合することによって膜の網目構造を強化する。
[0041]他の実施形態において、膜は紫外線硬化プロセスによって硬化される。紫外線硬化プロセスによって硬化された低誘電率膜は、バリヤ層の特性の改善を示し、レジストの毒性の減少や最低を示した。紫外線硬化プロセスは、同じ処理チャンバ又はシステム、例えば、一つのチャンバから他のチャンバへ真空を破壊せず移されたシステム内のその場で行うことができる。
[0042]基板は、堆積チャンバを含んでもよいチャンバへ導入され、低誘電率膜は、約0.01ミリワット/cm〜約1ワット/cm、例えば、約0.1ミリワット/cm〜約10ミリワット/cmの紫外線にさらされる。紫外線は、紫外線波長の範囲を含み、同時に一つ以上の波長を含んでもよい。適切な紫外線波長には、約1nm〜約400nmが含まれ、更に、約600又は780nmまでの可視光が含まれてもよい。約1nm〜約400nmの紫外線波長は、約11.48(eV)〜約3.5(eV)の光子エネルギー(電子ボルト)を供給することができる。好ましい紫外線波長は、約100nm〜約350nmを含む。
[0043]更に、紫外線は、多波長、調節可能な波長放射や調節可能な電力放射、又は所望される複数の波長間の調節で適用されてもよく、一つのUVランプから放射されてもよく又は紫外線ランプのアレイから適用されてもよい。適切なUVランプの例としては、約172nmの波長で紫外線を放射するXe充填ZeridexTMUVランプ又はUshioExcimer UVランプ、又は波動で紫外線を放射するHgArc Lampを含む。堆積された炭化シリコン層は、約10秒〜約600秒間紫外線にさらされる。
[0044]処理中、処理チャンバの温度は、約0℃〜約450℃の、例えば、約20℃〜約400℃(摂氏温度)、例えば、約25℃に、チャンバ圧、例えば、1ミリトール未満からほぼ大気圧、即ち、760トールまで、例えば、約100トールに維持されてもよい。紫外線源は、基板表面から約100ミル〜約600ミルであってもよい。必要により、処理ガスは、紫外線効果プロセス中に導入されてもよい。適切な処理ガスとしては、酸素(O)、窒素(N)、水素(H)、ヘリウム(He)、アルゴン(Ar)、水蒸気(HO)、一酸化炭素、二酸化炭素、炭化水素ガス、フッ化炭素ガス、及びフッ素化炭化水素ガス、又はこれらの組み合わせが挙げられる。炭化水素化合物は、式C、C、C、又はこれらの組み合わせを有してもよく、ここで、xは1〜6の整数であり、yは4〜14の整数であり、zは1〜3の整数である。
[0045]図2Aに示される第二低誘電率膜206と酸化物を多く含むキャップ208を堆積させる方法は、2005年6月3日出願の共同譲渡された米国特許出願第11/145,432号に記載され、この開示内容は本明細書に援用されている。
[0046]ステップ109に戻ると、第二有機シリコン化合物は、約50sccm〜約1000sccm、例えば、102sccmの流量でチャンバに導入され、第二低誘電率膜の堆積中はその流量で維持される。第二酸化ガスは、約50sccm〜約2000sccmの流量でチャンバに導入され、低誘電率膜の堆積(ステップ111)中はその流量で維持される。必要により、キャリヤガスは、ステップ109とステップ111中は約500sccm〜約5000sccmの流量でチャンバ内に流される。
[0047]一実施形態において、第二有機シリコン化合物は、OMCTSであってもよく、第二酸化ガスは、酸素であってもよく、キャリヤガスは、ヘリウムでもよい。
[0048]第二低誘電率膜は、低周波RF電力(LFRF)を含むRF電力の存在下に堆積されてもよい。RF電力は、チャンバ内のガス分配マニホールド又はシャワーヘッドに印加されてもよく、ここで、シャワーヘッドは、電力源の電極として作用する。代わりに又は更に、RF電力はチャンバ内の基板支持体に供給することができ、基板支持体は陰極として使用する。チャンバへのRF電力を循環するか又はパルスして、基板の加熱を下げるとともに堆積された層内により大きい孔を促進させてもよい。低周波RF(LFRF)電力は、約200kHz〜約2MHzの周波数を持ち、300mm基板に対して約50W〜約1000Wの電力レベルを持ってもよい。RF電力は、また、約500kHz〜約13.56MHzの周波数を持つ高周波RF電力を含んでもよい。高周波RF電力の電力レベルは300mm基板に対して約50W〜約3000Wであってもよい。
[0049]第二低誘電率膜が堆積された後、チャンバ内のRF電力は、選択的ステップ113に示されるように、必要により止めてもよい。代わりに、低誘電率膜の堆積後にプラズマ状態がチャンバ内に維持されるように、RF電力がチャンバ内に維持されてもよい。
[0050]第二低誘電率膜が堆積された後、第二酸化ガスのチャンバへの流量を増加させ、第二有機シリコン化合物のチャンバへの流量は減少させる。低周波RF電力の終了、第二酸化ガスの流量増加、第二有機シリコン化合物の流量減少は連続ステップ113、115、117として示され、好ましくは、低周波RF電力の終了、第二酸化ガスの流量増加、第二有機シリコン化合物の流量減少は、好ましくは、同時に又はほとんど同時に行われる。しかしながら、ステップ113、115、117の別の順序が用いられてもよい。
[0051]第二酸化ガスの流量は、低誘電率膜の堆積中の約50sccm〜約2000sccmの流量から約400sccm〜約5,000sccmの流量に増加させてもよい。第二有機シリコン化合物の流量は、第二低誘電率膜の堆積中の約50sccm〜約1000sccmの流量から約5sccm〜約100sccmの流量に減少させてもよい。
[0052]一実施形態において、第二酸化ガス流量と第二有機シリコン化合物流量は、変更され、第二有機シリコン化合物と第二酸化ガスの流量比が、第二低誘電率膜の堆積中の約1:1〜約3:1から酸化物を多く含むキャップが第二有機シリコン化合物と第二酸化ガスの流量比約1:75〜約1:10で堆積されるような約1:75〜約1:10に変更される。
[0053]キャリヤガスの流量は、第二低誘電率膜の堆積中の約500sccm〜約5000sccmから第二低誘電率膜の堆積後の約1000sccm〜約10000sccmに増加されてもよい。
[0054]第二酸化ガス、第二有機シリコン化合物、必要によりキャリヤガスの流量が変更された後、第二酸化ガス、第二シリコン有機化合物、必要によりキャリヤガスの流量は、ステップ111に示されるように第二低誘電率膜上に酸化物を多く含むキャップを堆積させるのに充分な時間維持される。時間は、約2秒〜約200秒間であってもよい。酸化物を多く含むキャップの厚さは、約10nm〜約300nmであってもよい。好ましくは、酸化物を多く含むキャップの堆積中の基板温度、チャンバ圧、基板とマニホールドの間隔、高周波RF電力は、第二低誘電率膜の堆積中に用いられるレベルで維持される。
[0055]本明細書に記載される本発明の実施形態は、二層状キャップがその上に堆積された第一低誘電率膜を堆積させる方法を提供する。二層状キャップは、その上に酸化物を多く含むキャップを持った第二低誘電率膜を有する。第二有機シリコン化合物と第二酸化ガスを含む混合物から第二低誘電率膜を堆積させ、次に、酸化ガスの流れを増加させ且つ第二有機シリコン化合物の流れを減少させることによって、炭素含量が第二低誘電率膜より少ない酸化物を多く含むキャップが得られる。二層状キャップは、その後の処理ステップ、例えば、化学機械的研磨(CMP)中に下に横たわる低誘電率膜の保護層又は犠牲層として機能することができる。CMPプロセスは、二層の酸化物層を除去し、第二低誘電率層を部分的に除去し、下の第一低誘電率膜を損傷させずに平坦化し、得られた二つの低誘電率層の誘電値は、残りのキャッピング膜が低誘電率膜であることから、キャッピング層として単一の酸化物層を用いた場合とは反対にほとんど増加しないことになる。二層キャップは、また、レジストの毒性を除去し、アッシュ保護層として働き、アッシュプロセス中の第一低誘電率膜に対する損傷を防止する。化学機械的研磨は、従来のCMP技術を用いて行うことができる。
[0056]上記は、本発明の実施形態に関するが、本発明の基本的な範囲から逸脱することなく本発明の他の多くの実施形態が構成されてもよく、本発明の範囲は以下の特許請求の範囲によって決定される。
200…構造、202…基板、204…第一低誘電率膜、205…二層キャッピング膜、206…第二低誘電率膜、208…酸化物を多く含むキャップ、300…CVDチャンバ、302…チャンバ本体、303…駆動システム、308…ガス分配アセンブリ、312…チャンバ壁、318…処理領域、319…ガスフローコントローラ、320…処理領域、325…RF電源、326…ステム、328…ペデスタル、334…システムコントローラ、338…メモリ、340…ガス注入通路、342…ガス分配マニホールド、344…ブロッカープレート、346…フェースプレート、348…環状ベースプレート。

Claims (20)

  1. 基板を処理をする方法であって:
    第一有機シリコン化合物と、第一酸化ガスと、一つ以上の炭化水素化合物とを含む第一ガス混合物を、該基板上に第一低誘電率膜を堆積させるのに充分な堆積条件でチャンバ内へ分配するステップと;
    第二有機シリコン化合物と第二酸化ガスを含む第二ガス混合物を、該第一低誘電率膜上に第二低誘電率膜を堆積させるのに充分な堆積条件で該チャンバ内へ分配するステップと;
    該第二酸化ガスの該チャンバ内への流量を増加させるステップと;
    第二有機シリコン化合物の該チャンバ内への流量を減少させるステップと;
    該第二低誘電率膜上に酸化物を多く含むキャップを堆積させるステップと;
    を含む。前記方法。
  2. 該酸化物を多く含むキャップと該第二低誘電率膜を平坦化するステップを更に含む、請求項1に記載の方法。
  3. 該第一有機シリコン化合物が、1,3,5-トリシラノ-2,4,6-トリメチレン、1,3,5,7-テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン、1,3,5,7,9-ペンタメチルシクロペンタシロキサン、1,3,5,7-テトラシラノ-2,6-ジオキシ-4,8-ジメチレン、ヘキサメチルシクロトリシロキサン、ジエトキシメチルシラン、ジメチル,ジメトキシシラン、ジメトキシメチルビニルシラン、トリメチルシラン、これらの誘導体、及びこれらの混合物からなる群より選ばれる、請求項1に記載の方法。
  4. 該第一有機シリコン化合物が、ジエトキシメチルシランである、請求項1に記載の方法。
  5. 該第二有機シリコン化合物が、オクタメチルシクロテトラシロキサン又はトリメチルシランを含む、請求項1に記載の方法。
  6. 該一つ以上の炭化水素化合物が、炭素原子5個又は6個の少なくとも一つの環を含む、請求項1に記載の方法。
  7. 該一つ以上の炭化水素化合物が、アルファ-テルピネン、ビニルシクロヘキサン、ノルボルナジエン、フェニルアセテート、及びこれらの組み合わせからなる群より選ばれる、請求項1に記載の方法
  8. 該第二有機シリコン化合物がオクタメチルシクロテトラシロキサンであり、該一つ以上の炭化水素化合物がアルファ-テルピネン又はノルボルナジエンである、請求項4に記載の方法。
  9. 該第一酸化ガス及び第二酸化ガスが、酸素、オゾン、二酸化炭素、一酸化炭素、水、亜酸化窒素、及び2,3-ブタンジオンからなる群より選ばれる、請求項1に記載の方法。
  10. 該第二酸化ガスが、酸素を含む、請求項9に記載の方法。
  11. 該第一低誘電率膜の誘電率が、約2.5以下であり、該第二低誘電率膜の誘電率が、約2.5〜約3.5の範囲にある、請求項1に記載の方法。
  12. 基板を処理する方法であって:
    第一有機シリコン化合物と、酸化ガスと、少なくとも一つの環状基を有する一つ以上の炭化水素化合物とを含むガス混合物をチャンバ内へ分配するステップと;
    RF電力の存在下に該基板上に第一低誘電率膜を堆積させるステップと;
    該第一低誘電率膜が堆積された後に該RF電力を止めるステップと;
    該第一低誘電率膜を硬化するステップと;
    第二有機シリコン化合物と第二酸化ガスを含むガス混合物を該チャンバ内へ分配するステップと;
    RF電力の存在下に該第一低誘電率膜上に第二低誘電率膜を堆積させるステップと;
    該第二低誘電率膜が堆積された後に該RF電力を止めるステップと;
    該第二酸化ガスの該チャンバ内への流量を増加させるステップと;
    該第二有機シリコン化合物の該チャンバ内への流量を減少させるステップと;
    該第二低誘電率膜上に酸化物を多く含むキャップを堆積させるステップと;
    を含む、前記方法。
  13. 該第一低誘電率膜の誘電率が約2.5以下であり、該第二低誘電率膜の誘電率が約2.5〜約3.5の範囲にある、請求項12に記載の方法。
  14. 該酸化物を多く含むキャップと該第二低誘電率膜を硬化し平坦化するステップを更に含む、請求項12に記載の方法。
  15. 該第一有機シリコン化合物が、1,3,5-トリシラノ-2,4,6-トリメチレン、1,3,5,7-テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン、1,3,5,7,9-ペンタメチルシクロペンタシロキサン、1,3,5,7-テトラシラノ-2,6-ジオキシ-4,8-ジメチレン、ヘキサメチルシクロトリシロキサン、ジエトキシメチルシラン、ジメチル,ジメトキシシラン、ジメトキシメチルビニルシラン、トリメチルシラン、これらの誘導体、及びこれらの混合物からなる群より選ばれる、請求項12に記載の方法。
  16. 該第一有機シリコン化合物が、ジエトキシメチルシランである、請求項12に記載の方法。
  17. 該第二有機シリコン化合物が、オクタメチルシクロテトラシロキサン又はトリメチルシランを含む、請求項12に記載の方法。
  18. 少なくとも一つの環状基を有する該一つ以上の炭化水素化合物が、アルファ-テルピネン、ビニルシクロヘキサン、ノルボルナジエン、フェニルアセテート、及びこれらの組み合わせからなる群より選ばれる、請求項12に記載の方法
  19. 該第二有機シリコン化合物がオクタメチルシクロテトラシロキサンであり、該一つ以上の炭化水素化合物がアルファ-テルピネン又はノルボルナジエンである、請求項16に記載の方法。
  20. 該第一酸化ガス及び第二酸化ガスが、酸素、オゾン、二酸化炭素、一酸化炭素、水、亜酸化窒素、及び2,3-ブタンジオンからなる群より選ばれる、請求項12に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011109086A (ja) * 2009-11-12 2011-06-02 Novellus Systems Inc 膜の少なくとも一部を酸化シリコンに変換し、および/または、蒸気内紫外線硬化を利用して膜の品質を改善し、および、アンモニア内紫外線硬化を利用して膜を高密度化するシステムおよび方法
JP2011528508A (ja) * 2008-07-15 2011-11-17 アプライド マテリアルズ インコーポレイテッド 障壁層と多様な液体前駆体から堆積される多孔質低k膜との間の付着を促進するための方法
JP2020518136A (ja) * 2017-04-27 2020-06-18 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 3d nandに適用するための低誘電率酸化物および低抵抗のopスタック

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913992B2 (en) 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
US20070134435A1 (en) * 2005-12-13 2007-06-14 Ahn Sang H Method to improve the ashing/wet etch damage resistance and integration stability of low dielectric constant films
US9087877B2 (en) * 2006-10-24 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k interconnect structures with reduced RC delay
US20080188074A1 (en) * 2007-02-06 2008-08-07 I-I Chen Peeling-free porous capping material
US20120121823A1 (en) * 2010-11-12 2012-05-17 Applied Materials, Inc. Process for lowering adhesion layer thickness and improving damage resistance for thin ultra low-k dielectric film
CN110085512B (zh) * 2019-05-08 2021-08-03 上海华力集成电路制造有限公司 一种超低k介质层及其制备方法
CN116190209B (zh) * 2023-02-27 2024-03-22 粤芯半导体技术股份有限公司 低介电常数介质层及金属互连结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183766A (ja) * 2003-12-22 2005-07-07 Hitachi Ltd 半導体装置及びその製造方法
WO2005098085A2 (en) * 2004-03-31 2005-10-20 Applied Materials, Inc. Multi-stage curing of low k nano-porous films
JP2005327836A (ja) * 2004-05-13 2005-11-24 Ulvac Japan Ltd 成膜方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5906042A (en) 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6448655B1 (en) 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6597703B1 (en) * 1999-11-29 2003-07-22 Nortel Networks Limited System, device, and method for reducing multicast forwarding states in a multicast communication system
US6614181B1 (en) 2000-08-23 2003-09-02 Applied Materials, Inc. UV radiation source for densification of CVD carbon-doped silicon oxide films
US6566278B1 (en) 2000-08-24 2003-05-20 Applied Materials Inc. Method for densification of CVD carbon-doped silicon oxide films through UV irradiation
US6504379B1 (en) 2000-11-16 2003-01-07 Fluke Networks, Inc. Cable assembly
US6537733B2 (en) 2001-02-23 2003-03-25 Applied Materials, Inc. Method of depositing low dielectric constant silicon carbide layers
US6597003B2 (en) 2001-07-12 2003-07-22 Axcelis Technologies, Inc. Tunable radiation source providing a VUV wavelength planar illumination pattern for processing semiconductor wafers
US20030054115A1 (en) 2001-09-14 2003-03-20 Ralph Albano Ultraviolet curing process for porous low-K materials
US20040058090A1 (en) 2001-09-14 2004-03-25 Carlo Waldfried Low temperature UV pretreating of porous low-k materials
US6756085B2 (en) 2001-09-14 2004-06-29 Axcelis Technologies, Inc. Ultraviolet curing processes for advanced low-k materials
US6759327B2 (en) 2001-10-09 2004-07-06 Applied Materials Inc. Method of depositing low k barrier layers
US6838393B2 (en) 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
US7060330B2 (en) * 2002-05-08 2006-06-13 Applied Materials, Inc. Method for forming ultra low k films using electron beam
US6936551B2 (en) * 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US7404990B2 (en) 2002-11-14 2008-07-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
US20040099283A1 (en) 2002-11-26 2004-05-27 Axcelis Technologies, Inc. Drying process for low-k dielectric films
US20040150096A1 (en) 2003-02-03 2004-08-05 International Business Machines Corporation Capping coating for 3D integration applications
US7098149B2 (en) 2003-03-04 2006-08-29 Air Products And Chemicals, Inc. Mechanical enhancement of dense and porous organosilicate materials by UV exposure
US6913992B2 (en) 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
US20040192058A1 (en) 2003-03-28 2004-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-etching plasma treatment to form dual damascene with improved profile
US6893985B2 (en) 2003-03-31 2005-05-17 Intel Corporation UV-activated dielectric layer
US20050037153A1 (en) 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films
US7622399B2 (en) 2003-09-23 2009-11-24 Silecs Oy Method of forming low-k dielectrics using a rapid curing process
US20050250346A1 (en) 2004-05-06 2005-11-10 Applied Materials, Inc. Process and apparatus for post deposition treatment of low k dielectric materials
US7112541B2 (en) 2004-05-06 2006-09-26 Applied Materials, Inc. In-situ oxide capping after CVD low k deposition
US7094442B2 (en) 2004-07-13 2006-08-22 Applied Materials, Inc. Methods for the reduction and elimination of particulate contamination with CVD of amorphous carbon
US7563727B2 (en) 2004-11-08 2009-07-21 Intel Corporation Low-k dielectric layer formed from aluminosilicate precursors
US7259111B2 (en) 2005-01-19 2007-08-21 Applied Materials, Inc. Interface engineering to improve adhesion between low k stacks
US7273823B2 (en) 2005-06-03 2007-09-25 Applied Materials, Inc. Situ oxide cap layer development
US7297376B1 (en) * 2006-07-07 2007-11-20 Applied Materials, Inc. Method to reduce gas-phase reactions in a PECVD process with silicon and organic precursors to deposit defect-free initial layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183766A (ja) * 2003-12-22 2005-07-07 Hitachi Ltd 半導体装置及びその製造方法
WO2005098085A2 (en) * 2004-03-31 2005-10-20 Applied Materials, Inc. Multi-stage curing of low k nano-porous films
JP2005327836A (ja) * 2004-05-13 2005-11-24 Ulvac Japan Ltd 成膜方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011528508A (ja) * 2008-07-15 2011-11-17 アプライド マテリアルズ インコーポレイテッド 障壁層と多様な液体前駆体から堆積される多孔質低k膜との間の付着を促進するための方法
JP2011109086A (ja) * 2009-11-12 2011-06-02 Novellus Systems Inc 膜の少なくとも一部を酸化シリコンに変換し、および/または、蒸気内紫外線硬化を利用して膜の品質を改善し、および、アンモニア内紫外線硬化を利用して膜を高密度化するシステムおよび方法
JP2020518136A (ja) * 2017-04-27 2020-06-18 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 3d nandに適用するための低誘電率酸化物および低抵抗のopスタック
JP7211969B2 (ja) 2017-04-27 2023-01-24 アプライド マテリアルズ インコーポレイテッド 3d nandに適用するための低誘電率酸化物および低抵抗のopスタック

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