JP2000150677A - 強誘電体ゲートメモリおよびその製造方法 - Google Patents
強誘電体ゲートメモリおよびその製造方法Info
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Abstract
(57)【要約】
【課題】ゲート絶縁膜として強誘電体薄膜とバッファ絶
縁膜との積層膜を用いたＭＦＩＳ型の不揮発性強誘電体
ゲートメモリにおいて、低電圧で自発分極が得られるよ
うにする。 【解決手段】強誘電体薄膜として、ペロブスカイド型の
Ａ2 Ｂ2 Ｏ7 （Ａ：Ｌａ、Ｎｄ、Ｂ：Ｔｉ、Ａ：Ｃａ、
Ｓｒ、Ｂ：Ｎｂ、Ｔａ）化合物を用いる。強誘電体薄膜
の成膜方法としては、Ａ、Ｂ金属を含んだ化合物の前駆
体溶液をスピン塗布し、大気中で焼成する。
縁膜との積層膜を用いたＭＦＩＳ型の不揮発性強誘電体
ゲートメモリにおいて、低電圧で自発分極が得られるよ
うにする。 【解決手段】強誘電体薄膜として、ペロブスカイド型の
Ａ2 Ｂ2 Ｏ7 （Ａ：Ｌａ、Ｎｄ、Ｂ：Ｔｉ、Ａ：Ｃａ、
Ｓｒ、Ｂ：Ｎｂ、Ｔａ）化合物を用いる。強誘電体薄膜
の成膜方法としては、Ａ、Ｂ金属を含んだ化合物の前駆
体溶液をスピン塗布し、大気中で焼成する。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体薄膜を
ゲート絶縁膜とした不揮発性の半導体メモリである強誘
電体ゲートメモリに関する。
ゲート絶縁膜とした不揮発性の半導体メモリである強誘
電体ゲートメモリに関する。
【０００２】
【従来の技術】強誘電体を電界効果トランジスタ（以下
ＦＥＴと記す）のゲート絶縁膜として用いた強誘電体ゲ
ートメモリは、不揮発性の半導体メモリとして注目され
ている。この強誘電体ゲートメモリは、強誘電体の自発
分極によってチャネル領域の半導体基板表面に電荷を誘
起させてドレイン電流を制御するものである。図６
（ａ）〜（ｃ）は、強誘電体ゲートメモリの３つのタイ
プの構造を示す断面図である。以下それぞれの構造の特
徴を説明する。
ＦＥＴと記す）のゲート絶縁膜として用いた強誘電体ゲ
ートメモリは、不揮発性の半導体メモリとして注目され
ている。この強誘電体ゲートメモリは、強誘電体の自発
分極によってチャネル領域の半導体基板表面に電荷を誘
起させてドレイン電流を制御するものである。図６
（ａ）〜（ｃ）は、強誘電体ゲートメモリの３つのタイ
プの構造を示す断面図である。以下それぞれの構造の特
徴を説明する。
【０００３】図６（ａ）は、ゲート構造を、強誘電体薄
膜２とその上面に設けられる金属電極３とを以って構成
した二層構造とし、この二層構造のゲートを用いたＭＦ
Ｓ（Metal-Ferroelectric-Semiconductor）ＦＥＴであ
る。１は半導体基板である。このＭＦＳ−ＦＥＴでは、
半導体基板１の上面に強誘電体薄膜２を直接形成するた
め、その形成の際に、半導体基板１と強誘電体薄膜２と
の間の界面に自然酸化膜（けい素基板の場合は二酸化け
い素膜、以下ＳｉＯ2 膜と記す）が形成されることが多
い。この自然酸化膜は低温で成長した不安定で膜質の不
良な膜であるため、これに起因して動作電圧の増大やト
ラップ準位の発生による分極の打ち消し等が生じてしま
い、特性がやや不安定という問題があった。
膜２とその上面に設けられる金属電極３とを以って構成
した二層構造とし、この二層構造のゲートを用いたＭＦ
Ｓ（Metal-Ferroelectric-Semiconductor）ＦＥＴであ
る。１は半導体基板である。このＭＦＳ−ＦＥＴでは、
半導体基板１の上面に強誘電体薄膜２を直接形成するた
め、その形成の際に、半導体基板１と強誘電体薄膜２と
の間の界面に自然酸化膜（けい素基板の場合は二酸化け
い素膜、以下ＳｉＯ2 膜と記す）が形成されることが多
い。この自然酸化膜は低温で成長した不安定で膜質の不
良な膜であるため、これに起因して動作電圧の増大やト
ラップ準位の発生による分極の打ち消し等が生じてしま
い、特性がやや不安定という問題があった。
【０００４】図６（ｂ）は、ＭＦＳ−ＦＥＴの強誘電体
薄膜２および半導体基板１間に例えば熱酸化により形成
したＳｉＯ2 膜のバッファ膜４を挿入したタイプの三層
構造のゲートをもつＭＦＩＳ（Metal-Ferroelectric-In
sulator-Semiconductor）−ＦＥＴである。このタイプ
のＦＥＴでは、積極的に良質で安定なＳｉＯ2 膜を半導
体基板１上に形成することによって、図６（ａ）のＭＦ
Ｓ−ＦＥＴにおける前述の問題を解決している。
薄膜２および半導体基板１間に例えば熱酸化により形成
したＳｉＯ2 膜のバッファ膜４を挿入したタイプの三層
構造のゲートをもつＭＦＩＳ（Metal-Ferroelectric-In
sulator-Semiconductor）−ＦＥＴである。このタイプ
のＦＥＴでは、積極的に良質で安定なＳｉＯ2 膜を半導
体基板１上に形成することによって、図６（ａ）のＭＦ
Ｓ−ＦＥＴにおける前述の問題を解決している。
【０００５】また、図６（ｃ）は、バッファ膜４上に中
間金属膜５を設け、その中間金属膜５上に強誘電体薄膜
２の形成を行ったタイプのＭＦＭＩＳ（Metal-Ferroele
ctric-Metal-Insulator-Semiconductor）−ＦＥＴであ
る。このＭＦＭＩＳ−ＦＥＴでは、金属膜５上に強誘電
体薄膜２を形成するので、特性の良好な強誘電体薄膜２
が容易に得られる利点がある。
間金属膜５を設け、その中間金属膜５上に強誘電体薄膜
２の形成を行ったタイプのＭＦＭＩＳ（Metal-Ferroele
ctric-Metal-Insulator-Semiconductor）−ＦＥＴであ
る。このＭＦＭＩＳ−ＦＥＴでは、金属膜５上に強誘電
体薄膜２を形成するので、特性の良好な強誘電体薄膜２
が容易に得られる利点がある。
【０００６】強誘電体としては、例えば、ジルコニウム
チタン酸鉛（ＰｂＺｒx Ｔｉ1-x Ｏ 3 以下ＰＺＴと記
す）やＢｉ層状化合物であるＹ１等か知られている。Ｐ
ＺＴ、Ｙ１の比誘電率と自発分極は、それぞれ約１００
０、３９μＣ／ｃｍ2 、１２０、１３μＣ／ｃｍ2 であ
る。
チタン酸鉛（ＰｂＺｒx Ｔｉ1-x Ｏ 3 以下ＰＺＴと記
す）やＢｉ層状化合物であるＹ１等か知られている。Ｐ
ＺＴ、Ｙ１の比誘電率と自発分極は、それぞれ約１００
０、３９μＣ／ｃｍ2 、１２０、１３μＣ／ｃｍ2 であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴのゲート構
造は回路上、バッファ膜４の容量と、強誘電体薄膜２の
容量とが直列に接続された構成となっている。今、強誘
電体薄膜の電荷をＱf 、電気容量をＣf 、電圧をＶf 、
バッファ膜の電荷をＱi 、電気容量をＣi 、電圧をＶi
とすると、次式が成り立つ。
ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴのゲート構
造は回路上、バッファ膜４の容量と、強誘電体薄膜２の
容量とが直列に接続された構成となっている。今、強誘
電体薄膜の電荷をＱf 、電気容量をＣf 、電圧をＶf 、
バッファ膜の電荷をＱi 、電気容量をＣi 、電圧をＶi
とすると、次式が成り立つ。
【０００８】Ｑf ＝Ｃf ・Ｖf Ｑi ＝Ｃi ・Ｖi 強誘電体薄膜とバッファ膜とは直列であるため、 Ｑf ＝Ｑi である。よって、 Ｃf ・Ｖf ＝Ｃi ・Ｖi (1) となる。
【０００９】単位面積当たりの電気容量Ｃは、膜厚ｔと
比誘電率εにより、 Ｃf ＝εf ／ｔf Ｃi ＝εi ／ｔi となり、(1)式に代入すると、 εf ・Ｖf ／ｔf ＝εi ・Ｖi ／ｔi (2) となる。
比誘電率εにより、 Ｃf ＝εf ／ｔf Ｃi ＝εi ／ｔi となり、(1)式に代入すると、 εf ・Ｖf ／ｔf ＝εi ・Ｖi ／ｔi (2) となる。
【００１０】バッファ膜として酸化けい素膜（以下Ｓｉ
Ｏ2 膜と記す）を用いると比誘電率εi は３．８であ
り、強誘電体薄膜の比誘電率εf が仮に１０００である
とすると、 Ｖf ／Ｖi ＝ｔf ／２６３ｔi となる。
Ｏ2 膜と記す）を用いると比誘電率εi は３．８であ
り、強誘電体薄膜の比誘電率εf が仮に１０００である
とすると、 Ｖf ／Ｖi ＝ｔf ／２６３ｔi となる。
【００１１】よって、この強誘電体薄膜２として、従来
から通常用いられてきた強誘電体を用いたのでは、その
比誘電率が大きいために、ゲート電極３に印加される電
圧の大部分がバッファ膜４に印加されてしまい強誘電体
薄膜２に印加される電圧の割合が小さくなってしまう。
から通常用いられてきた強誘電体を用いたのでは、その
比誘電率が大きいために、ゲート電極３に印加される電
圧の大部分がバッファ膜４に印加されてしまい強誘電体
薄膜２に印加される電圧の割合が小さくなってしまう。
【００１２】そのため、強誘電体薄膜２中に形成される
自発分極は飽和に至らないことが多い。また、ゲート電
極３に印加する電圧をゼロにしたときには、残留分極が
小さく、データの有無を識別できる程度の大きさの分極
を保持することができず、メモリとして有効に機能しな
いといった問題があった。更に、大きな電圧をゲート電
極に印加した場合には、ゲート絶縁膜４が絶縁破壊を起
こすおそれがあった。
自発分極は飽和に至らないことが多い。また、ゲート電
極３に印加する電圧をゼロにしたときには、残留分極が
小さく、データの有無を識別できる程度の大きさの分極
を保持することができず、メモリとして有効に機能しな
いといった問題があった。更に、大きな電圧をゲート電
極に印加した場合には、ゲート絶縁膜４が絶縁破壊を起
こすおそれがあった。
【００１３】このような状況に鑑み本発明の目的は、適
当な大きさのゲート電圧で強誘電体薄膜が十分に自発分
極し、かつ残留分極も大きい強誘電体ゲートメモリおよ
びその製造方法を提供することにある。
当な大きさのゲート電圧で強誘電体薄膜が十分に自発分
極し、かつ残留分極も大きい強誘電体ゲートメモリおよ
びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一導電型半導体基板の表面層に形成された第
二導電型ソース領域、ドレイン領域と、それぞれに接触
するソース電極、ドレイン電極と、第二導電型ソース領
域、ドレイン領域間の半導体基板の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲートメモリにおいて、強誘電体薄膜とし
てＡ2 Ｂ2 Ｏ7 （但しＡがＬａ、Ｎｄのいずれかとする
とき、ＢはＴｉ、Ｈｆ、Ｓｎのいずれか、またはＡがＣ
ａ、Ｓｒのいずれかとするとき、ＢはＮｂ、Ｔａのいず
れかとする）を用いるものとする。
発明は、第一導電型半導体基板の表面層に形成された第
二導電型ソース領域、ドレイン領域と、それぞれに接触
するソース電極、ドレイン電極と、第二導電型ソース領
域、ドレイン領域間の半導体基板の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲートメモリにおいて、強誘電体薄膜とし
てＡ2 Ｂ2 Ｏ7 （但しＡがＬａ、Ｎｄのいずれかとする
とき、ＢはＴｉ、Ｈｆ、Ｓｎのいずれか、またはＡがＣ
ａ、Ｓｒのいずれかとするとき、ＢはＮｂ、Ｔａのいず
れかとする）を用いるものとする。
【００１５】そのような強誘電体は比誘電率が１００以
下と低いため、比誘電率の小さいバッファ膜と積層した
際にも、強誘電体薄膜に印加される電圧が大きく、十分
な大きさの自発分極が得られるので、不揮発性のメモリ
となる。また、比誘電率の小さいバッファ膜に過大な電
圧が印加されて絶縁破壊することが無い。特に、バッフ
ァ膜がＳｉＯ2 膜であるものとする。
下と低いため、比誘電率の小さいバッファ膜と積層した
際にも、強誘電体薄膜に印加される電圧が大きく、十分
な大きさの自発分極が得られるので、不揮発性のメモリ
となる。また、比誘電率の小さいバッファ膜に過大な電
圧が印加されて絶縁破壊することが無い。特に、バッフ
ァ膜がＳｉＯ2 膜であるものとする。
【００１６】けい素結晶を用いた半導体では、熱酸化に
より容易に安定なＳｉＯ2 膜が形成できるので、それを
バッファ膜として使用することができる。上記のような
強誘電体ゲートメモリの製造方法としては、熱酸化によ
るＳｉＯ 2 膜を形成する工程と、その上に金属を含む前
駆体溶液を直接塗布する工程と、さらに熱処理を施して
膜の結晶化を行う工程とをおこなうものとする。そのよ
うな方法で、容易に安定な特性の強誘電体が得られる。
特に、前駆体溶液をスピン塗布すれば、容易に均一な膜
厚の強誘電体が得られる。
より容易に安定なＳｉＯ2 膜が形成できるので、それを
バッファ膜として使用することができる。上記のような
強誘電体ゲートメモリの製造方法としては、熱酸化によ
るＳｉＯ 2 膜を形成する工程と、その上に金属を含む前
駆体溶液を直接塗布する工程と、さらに熱処理を施して
膜の結晶化を行う工程とをおこなうものとする。そのよ
うな方法で、容易に安定な特性の強誘電体が得られる。
特に、前駆体溶液をスピン塗布すれば、容易に均一な膜
厚の強誘電体が得られる。
【００１７】
【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態について説明する。なお、図は、この発明
が理解できる程度に形状、大きさおよび配置関係を概略
的に示した。また、この実施の形態の数値等に限定され
るものではない。
明の実施形態について説明する。なお、図は、この発明
が理解できる程度に形状、大きさおよび配置関係を概略
的に示した。また、この実施の形態の数値等に限定され
るものではない。
【００１８】［実施例１］図１は、本発明の実施例１の
強誘電体ゲートメモリの断面図である。Ｓｉ基板１の上
面に、ＳｉＯ2 膜からなるバッファ膜４を介して強誘電
体薄膜２としてＬａ2 Ｔｉ2 Ｏ7 膜が形成されている。
更にその強誘電体薄膜２上に白金（以下Ｐｔと記す）か
らなるゲート電極３が設けられている。ゲート電極３の
下方のＳｉ基板１の表面層には、互いに分離されたソー
ス・ドレイン領域６、７が形成され、それぞれソース電
極８、ドレイン電極９が設けられている。すなわち、強
誘電体薄膜材料としてＬａ2 Ｔｉ2 Ｏ7 を用いたＭＦＩ
Ｓ−ＦＥＴが構成されている。バッファ膜４の膜厚は２
５ｎｍ、Ｌａ2 Ｔｉ2 Ｏ7 強誘電体の膜厚は６００ｎｍ
とした。
強誘電体ゲートメモリの断面図である。Ｓｉ基板１の上
面に、ＳｉＯ2 膜からなるバッファ膜４を介して強誘電
体薄膜２としてＬａ2 Ｔｉ2 Ｏ7 膜が形成されている。
更にその強誘電体薄膜２上に白金（以下Ｐｔと記す）か
らなるゲート電極３が設けられている。ゲート電極３の
下方のＳｉ基板１の表面層には、互いに分離されたソー
ス・ドレイン領域６、７が形成され、それぞれソース電
極８、ドレイン電極９が設けられている。すなわち、強
誘電体薄膜材料としてＬａ2 Ｔｉ2 Ｏ7 を用いたＭＦＩ
Ｓ−ＦＥＴが構成されている。バッファ膜４の膜厚は２
５ｎｍ、Ｌａ2 Ｔｉ2 Ｏ7 強誘電体の膜厚は６００ｎｍ
とした。
【００１９】図２は、図１のＬａ2 Ｔｉ2 Ｏ7 強誘電体
薄膜の分極−印加電圧のヒステリシス曲線である。横軸
は印加電圧、縦軸は分極である。１．６Ｖの印加電圧で
十分分極し、自発分極は０．２〜０．３μＣ／ｃｍ2 で
あった。インピーダンスアナライザーを用いて測定した
ところ、比誘電率は約６０であった。
薄膜の分極−印加電圧のヒステリシス曲線である。横軸
は印加電圧、縦軸は分極である。１．６Ｖの印加電圧で
十分分極し、自発分極は０．２〜０．３μＣ／ｃｍ2 で
あった。インピーダンスアナライザーを用いて測定した
ところ、比誘電率は約６０であった。
【００２０】これらの測定結果は、従来より強誘電体薄
膜として用いられてきたＰＺＴの比誘電率１０００や、
Ｙ１の比誘電率１２０と比べると、十分小さな値であ
る。図１のＭＦＩＳ−ＦＥＴは、ゲート電極３と半導体
基板１との間に電圧を印加し、電圧を除去した後もドレ
イン電流が流れ、メモリとして有効に機能した。
膜として用いられてきたＰＺＴの比誘電率１０００や、
Ｙ１の比誘電率１２０と比べると、十分小さな値であ
る。図１のＭＦＩＳ−ＦＥＴは、ゲート電極３と半導体
基板１との間に電圧を印加し、電圧を除去した後もドレ
イン電流が流れ、メモリとして有効に機能した。
【００２１】バッファ膜４は熱酸化によるＳｉＯ2 膜で
ありその比誘電率は３．８、膜厚は２５ｎｍであり、ま
た、Ｌａ2 Ｔｉ2 Ｏ7 強誘電体の膜厚は６００ｎｍで、
比誘電率は実験結果から約６０である。これらの値を、
先の(2)式に代入すると、 Ｖf ＝１．５２Ｖi となる。よって、電圧Ｖ（＝Ｖi ＋Ｖf ）の約６０％の
電圧が強誘電体薄膜に印加されたことになり、前述の課
題が解決された。
ありその比誘電率は３．８、膜厚は２５ｎｍであり、ま
た、Ｌａ2 Ｔｉ2 Ｏ7 強誘電体の膜厚は６００ｎｍで、
比誘電率は実験結果から約６０である。これらの値を、
先の(2)式に代入すると、 Ｖf ＝１．５２Ｖi となる。よって、電圧Ｖ（＝Ｖi ＋Ｖf ）の約６０％の
電圧が強誘電体薄膜に印加されたことになり、前述の課
題が解決された。
【００２２】図３（ａ）〜（ｃ）は、図１のＭＦＩＳ−
ＦＥＴの製造方法を説明するための工程順の断面図であ
る。以下この図に従い製造工程を説明する。先ず、イオ
ン注入および熱処理によりソース・ドレイン領域６、７
を形成した、Ｓｉ基板１全面に熱酸化によって、バッフ
ァ膜４となる膜厚２５ｎｍのＳｉＯ 2 膜を形成する［図
３（ａ）］。
ＦＥＴの製造方法を説明するための工程順の断面図であ
る。以下この図に従い製造工程を説明する。先ず、イオ
ン注入および熱処理によりソース・ドレイン領域６、７
を形成した、Ｓｉ基板１全面に熱酸化によって、バッフ
ァ膜４となる膜厚２５ｎｍのＳｉＯ 2 膜を形成する［図
３（ａ）］。
【００２３】次に、スピン塗布法を用い、強誘電体膜２
となるＬａ2 Ｔｉ2 Ｏ7 膜を成膜し、熱処理によって結
晶化させて強誘電体薄膜を形成する［同図（ｂ）］。こ
の成膜工程の詳細は以下のようなものである。
となるＬａ2 Ｔｉ2 Ｏ7 膜を成膜し、熱処理によって結
晶化させて強誘電体薄膜を形成する［同図（ｂ）］。こ
の成膜工程の詳細は以下のようなものである。
【００２４】最初に、スピン塗布法によって成膜するた
めのＬａ2 Ｔｉ2 Ｏ7 前駆体溶液を準備する。このＬａ
2 Ｔｉ2 Ｏ7 前駆体溶液は、ランタンアセチルアセテー
ト水和物［Ｌａ（Ａｃａｃ）3 ・ｘＨ2 Ｏ］とチタンイ
ソプロポキサイド［Ｔｉ（ＯＰｒ）4 ］とをＬａおよび
Ｔｉのモル比が１：１に混合した有機溶剤溶液である。
溶媒としては２−メトキシエタノールを用いている。
めのＬａ2 Ｔｉ2 Ｏ7 前駆体溶液を準備する。このＬａ
2 Ｔｉ2 Ｏ7 前駆体溶液は、ランタンアセチルアセテー
ト水和物［Ｌａ（Ａｃａｃ）3 ・ｘＨ2 Ｏ］とチタンイ
ソプロポキサイド［Ｔｉ（ＯＰｒ）4 ］とをＬａおよび
Ｔｉのモル比が１：１に混合した有機溶剤溶液である。
溶媒としては２−メトキシエタノールを用いている。
【００２５】このＬａ2 Ｔｉ2 Ｏ7 前駆体溶液を、基板
面に垂直な軸に関して回転しているＳｉ基板１のゲート
絶縁膜４上に塗布する。はじめに、回転速度５００ｒｐ
ｍで５秒間回転させながら塗布を行い、次に、３０００
ｒｐｍで２５秒間回転させながら塗布を行う。このよう
に、はじめの緩い回転によって、Ｓｉ基板１の上面に前
駆体溶液をなじませて、続く高速回転によって余分な溶
液を吹き飛ばしながら塗布して均一な塗布膜を形成す
る。
面に垂直な軸に関して回転しているＳｉ基板１のゲート
絶縁膜４上に塗布する。はじめに、回転速度５００ｒｐ
ｍで５秒間回転させながら塗布を行い、次に、３０００
ｒｐｍで２５秒間回転させながら塗布を行う。このよう
に、はじめの緩い回転によって、Ｓｉ基板１の上面に前
駆体溶液をなじませて、続く高速回転によって余分な溶
液を吹き飛ばしながら塗布して均一な塗布膜を形成す
る。
【００２６】次に、１５０℃のオーブン中で前駆体溶液
を乾燥させる。この乾燥工程は15分間行って、塗布膜中
の溶媒および水分等を蒸発させる。次に、５００℃の焼
成炉中で１分間の仮焼成を行う。この仮焼成工程によっ
て、塗布膜中に残存している有機官能基を燃焼させて予
備強誘電体薄膜を形成する。仮焼成は大気雰囲気中で行
ったが、窒素またはアルゴン雰囲気中で行ってもよい。
を乾燥させる。この乾燥工程は15分間行って、塗布膜中
の溶媒および水分等を蒸発させる。次に、５００℃の焼
成炉中で１分間の仮焼成を行う。この仮焼成工程によっ
て、塗布膜中に残存している有機官能基を燃焼させて予
備強誘電体薄膜を形成する。仮焼成は大気雰囲気中で行
ったが、窒素またはアルゴン雰囲気中で行ってもよい。
【００２７】スピン塗布工程から仮焼成工程までの各工
程を、５〜２０回繰り返して行う。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。最後に、８００℃の大気雰囲気中で１時間
の本焼成を行う。この本焼成工程によって、予備強誘電
体薄膜を結晶化してＬａ2 Ｔｉ2 Ｏ7 強誘電体薄膜とす
る。
程を、５〜２０回繰り返して行う。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。最後に、８００℃の大気雰囲気中で１時間
の本焼成を行う。この本焼成工程によって、予備強誘電
体薄膜を結晶化してＬａ2 Ｔｉ2 Ｏ7 強誘電体薄膜とす
る。
【００２８】Ｘ線回折によって、良好な層状ペロブスカ
イト構造のＬａ2 Ｔｉ2 Ｏ7 強誘電体薄膜が形成されて
いることが確認された。尚、以上説明した各温度設定値
および処理時間等は熱分解データに基づいて設定され
た。このようにして、膜厚２００〜６００ｎｍの良好な
結晶構造のＬａ2 Ｔｉ2 Ｏ 7 の強誘電体薄膜２をバッフ
ァ膜４の上に実質的に均一な膜厚で形成することができ
る。
イト構造のＬａ2 Ｔｉ2 Ｏ7 強誘電体薄膜が形成されて
いることが確認された。尚、以上説明した各温度設定値
および処理時間等は熱分解データに基づいて設定され
た。このようにして、膜厚２００〜６００ｎｍの良好な
結晶構造のＬａ2 Ｔｉ2 Ｏ 7 の強誘電体薄膜２をバッフ
ァ膜４の上に実質的に均一な膜厚で形成することができ
る。
【００２９】次に、この強誘電体薄膜２上に例えばスパ
ッタリングによってゲート電極３となる膜厚２００ｎｍ
のＰｔ膜を堆積した後、フォトリソグラフィによりパタ
ーニングする［同図（ｃ）］。最後に、例えばＡｌ合金
膜を被着、パターニングしてソース、ドレイン電極８、
９を設ける。このようにして、特に困難な工程もなく、
容易に図１に示したＭＦＩＳ−ＦＥＴを完成することが
できる。
ッタリングによってゲート電極３となる膜厚２００ｎｍ
のＰｔ膜を堆積した後、フォトリソグラフィによりパタ
ーニングする［同図（ｃ）］。最後に、例えばＡｌ合金
膜を被着、パターニングしてソース、ドレイン電極８、
９を設ける。このようにして、特に困難な工程もなく、
容易に図１に示したＭＦＩＳ−ＦＥＴを完成することが
できる。
【００３０】以上説明した通り、上述の薄膜形成方法
は、作成する目的の膜の構成物質を含む溶液（前駆体溶
液）を基板の絶縁膜上に直接的に塗布する工程と、さら
に熱処理を施して膜の結晶化を行う工程とをおこなう塗
布熱分解法によって、Ｌａ2 Ｔｉ2 Ｏ7 の強誘電体薄膜
を適当な上面に成膜して、良好な結晶構造を有するＬａ
2 Ｔｉ2 Ｏ7 強誘電体薄膜を形成することができた。特
に、前駆体溶液の塗布工程をスピン塗布法によっておこ
なうことにより、容易に均一な膜厚のＬａ2 Ｔｉ 2 Ｏ7
薄膜を形成することができた。
は、作成する目的の膜の構成物質を含む溶液（前駆体溶
液）を基板の絶縁膜上に直接的に塗布する工程と、さら
に熱処理を施して膜の結晶化を行う工程とをおこなう塗
布熱分解法によって、Ｌａ2 Ｔｉ2 Ｏ7 の強誘電体薄膜
を適当な上面に成膜して、良好な結晶構造を有するＬａ
2 Ｔｉ2 Ｏ7 強誘電体薄膜を形成することができた。特
に、前駆体溶液の塗布工程をスピン塗布法によっておこ
なうことにより、容易に均一な膜厚のＬａ2 Ｔｉ 2 Ｏ7
薄膜を形成することができた。
【００３１】実際に、Ｌａ2 Ｔｉ2 Ｏ7 薄膜を用いたＭ
ＦＩＳ−ＦＥＴを試作したところ、不揮発性メモリ動作
を示した。このＬａ2 Ｔｉ2 Ｏ7 薄膜の比誘電率は、従
来の強誘電体材料のものに比べて小さいので、強誘電体
薄膜に印加される電圧を従来より大きくすることができ
る。従って、Ｌａ2 Ｔｉ2 Ｏ7 薄膜中に形成される自発
分極も飽和し易くなり、残留分極も大きくなる。その結
果、ＭＦＩＳ−ＦＥＴの動作電圧を低くすることが可能
になるのである。また、バッファ膜に印加される電圧の
割合を従来より低くすることができるので、バッファ膜
が絶縁破壊する恐れがないという利点もある。
ＦＩＳ−ＦＥＴを試作したところ、不揮発性メモリ動作
を示した。このＬａ2 Ｔｉ2 Ｏ7 薄膜の比誘電率は、従
来の強誘電体材料のものに比べて小さいので、強誘電体
薄膜に印加される電圧を従来より大きくすることができ
る。従って、Ｌａ2 Ｔｉ2 Ｏ7 薄膜中に形成される自発
分極も飽和し易くなり、残留分極も大きくなる。その結
果、ＭＦＩＳ−ＦＥＴの動作電圧を低くすることが可能
になるのである。また、バッファ膜に印加される電圧の
割合を従来より低くすることができるので、バッファ膜
が絶縁破壊する恐れがないという利点もある。
【００３２】製造工程については、バッファ膜４、強誘
電体薄膜２の形成とパターニングを先におこなった後、
それをマスクにして不純物のイオン注入をおこなってソ
ース領域、ドレイン領域６、７を形成する方法をとるこ
ともできる。 ［実施例２］図４は、同様にして形成したＬａ2 Ｓｎ2
Ｏ7 強誘電体薄膜の分極−印加電圧のヒステリシス曲線
である。横軸は印加電圧、縦軸は分極である。約１．０
Ｖの印加電圧で十分分極し、自発分極は２μＣ／ｃｍ2
であった。インピーダンスアナライザーを用いて測定し
たところ、比誘電率は約５０であった。
電体薄膜２の形成とパターニングを先におこなった後、
それをマスクにして不純物のイオン注入をおこなってソ
ース領域、ドレイン領域６、７を形成する方法をとるこ
ともできる。 ［実施例２］図４は、同様にして形成したＬａ2 Ｓｎ2
Ｏ7 強誘電体薄膜の分極−印加電圧のヒステリシス曲線
である。横軸は印加電圧、縦軸は分極である。約１．０
Ｖの印加電圧で十分分極し、自発分極は２μＣ／ｃｍ2
であった。インピーダンスアナライザーを用いて測定し
たところ、比誘電率は約５０であった。
【００３３】このＬａ2 Ｓｎ2 Ｏ7 薄膜を用いたＭＦＩ
Ｓ−ＦＥＴを試作したところ、不揮発性メモリ動作を示
した。これは、Ｌａ2 Ｓｎ2 Ｏ7 薄膜の比誘電率が、従
来の強誘電体材料のものに比べて小さいので、強誘電体
薄膜に印加される電圧を従来より大きく、自発分極も飽
和し易くなり、残留分極も大きくなったためと考えられ
る。
Ｓ−ＦＥＴを試作したところ、不揮発性メモリ動作を示
した。これは、Ｌａ2 Ｓｎ2 Ｏ7 薄膜の比誘電率が、従
来の強誘電体材料のものに比べて小さいので、強誘電体
薄膜に印加される電圧を従来より大きく、自発分極も飽
和し易くなり、残留分極も大きくなったためと考えられ
る。
【００３４】［実施例３］図５は、同様にして形成した
Ｎｄ2 Ｈｆ2 Ｏ7 強誘電体薄膜の分極−印加電圧のヒス
テリシス曲線である。横軸は印加電圧、縦軸は分極であ
る。約３．０Ｖの印加電圧で十分分極し、自発分極は
０．２μＣ／ｃｍ2 であった。インピーダンスアナライ
ザーを用いて測定したところ、比誘電率は約４０であっ
た。このＮｄ2 Ｈｆ2 Ｏ7 薄膜を用いたＭＦＩＳ−ＦＥ
Ｔを試作したところ、不揮発性メモリ動作を示した。
Ｎｄ2 Ｈｆ2 Ｏ7 強誘電体薄膜の分極−印加電圧のヒス
テリシス曲線である。横軸は印加電圧、縦軸は分極であ
る。約３．０Ｖの印加電圧で十分分極し、自発分極は
０．２μＣ／ｃｍ2 であった。インピーダンスアナライ
ザーを用いて測定したところ、比誘電率は約４０であっ
た。このＮｄ2 Ｈｆ2 Ｏ7 薄膜を用いたＭＦＩＳ−ＦＥ
Ｔを試作したところ、不揮発性メモリ動作を示した。
【００３５】［実施例４、５、６、７］同様にして形成
したＣａ2 Ｎｂ2 Ｏ7 薄膜、Ｓｒ2 Ｎｂ2 Ｏ7 薄膜、Ｃ
ａ2 Ｔａ2 Ｏ7 薄膜、Ｓｒ2 Ｎｂ2 Ｏ7 薄膜を用いたＭ
ＦＩＳ−ＦＥＴを試作したところ、いずれも不揮発性メ
モリ動作を示した。この場合も強誘電体薄膜の比誘電率
が、従来の強誘電体材料のものに比べて小さいので、強
誘電体薄膜に印加される電圧を従来より大きくなったた
めと考えられる。
したＣａ2 Ｎｂ2 Ｏ7 薄膜、Ｓｒ2 Ｎｂ2 Ｏ7 薄膜、Ｃ
ａ2 Ｔａ2 Ｏ7 薄膜、Ｓｒ2 Ｎｂ2 Ｏ7 薄膜を用いたＭ
ＦＩＳ−ＦＥＴを試作したところ、いずれも不揮発性メ
モリ動作を示した。この場合も強誘電体薄膜の比誘電率
が、従来の強誘電体材料のものに比べて小さいので、強
誘電体薄膜に印加される電圧を従来より大きくなったた
めと考えられる。
【００３６】以上の実施例においては、塗布方法として
スピン塗布法を採用した例を示したが、他の方法、例え
ば、ディップ法でもよい。さらには、ＭＯＣＶＤ法、蒸
着法、スパッタリング法、ＰＬＤ法などの方法でもよい
と考えられる。また、ＦＥＴ構造としてＭＦＩＳ−ＦＥ
Ｔを採用したが、ＭＦＭＩＳ−ＦＥＴでも良い。この場
合には、例えばＳｉＯ2 膜とＬａ2 Ｔｉ2 Ｏ7 膜との間
にフローティング電極としてＰｔ膜を設け、その上に、
強誘電体薄膜を形成すると良い。
スピン塗布法を採用した例を示したが、他の方法、例え
ば、ディップ法でもよい。さらには、ＭＯＣＶＤ法、蒸
着法、スパッタリング法、ＰＬＤ法などの方法でもよい
と考えられる。また、ＦＥＴ構造としてＭＦＩＳ−ＦＥ
Ｔを採用したが、ＭＦＭＩＳ−ＦＥＴでも良い。この場
合には、例えばＳｉＯ2 膜とＬａ2 Ｔｉ2 Ｏ7 膜との間
にフローティング電極としてＰｔ膜を設け、その上に、
強誘電体薄膜を形成すると良い。
【００３７】
【発明の効果】以上説明したように本発明は、強誘電体
薄膜材料として比誘電率が１００以下のＬａ2 Ｔｉ2 Ｏ
7 等を用いることによって、ゲート電極に印加される電
圧のうち、強誘電体薄膜に印加される電圧を、バッファ
膜に印加される電圧に比べて高くすることを可能にし、
強誘電体薄膜の自発分極を可能にした。これにより、デ
ータの保持が容易に可能になり、従来に比べて動作電圧
の低い不揮発性メモリとすることができた。 従って、
本発明は、不揮発性メモリの発展および普及に大きな貢
献をなすものである。
薄膜材料として比誘電率が１００以下のＬａ2 Ｔｉ2 Ｏ
7 等を用いることによって、ゲート電極に印加される電
圧のうち、強誘電体薄膜に印加される電圧を、バッファ
膜に印加される電圧に比べて高くすることを可能にし、
強誘電体薄膜の自発分極を可能にした。これにより、デ
ータの保持が容易に可能になり、従来に比べて動作電圧
の低い不揮発性メモリとすることができた。 従って、
本発明は、不揮発性メモリの発展および普及に大きな貢
献をなすものである。
【図１】本発明実施例１のＬａ2 Ｔｉ2 Ｏ7 膜を用いた
ＭＦＩＳ−ＦＥＴの断面図
ＭＦＩＳ−ＦＥＴの断面図
【図２】本発明実施例１のＦＥＴに用いたＬａ2 Ｔｉ2
Ｏ7 膜の分極特性図
Ｏ7 膜の分極特性図
【図３】（ａ）〜（ｃ）は実施例１のＭＦＩＳ−ＦＥＴ
製造工程順の断面図
製造工程順の断面図
【図４】本発明実施例２のＦＥＴに用いたＬａ2 Ｓｎ2
Ｏ7 膜の分極特性図
Ｏ7 膜の分極特性図
【図５】本発明実施例３のＦＥＴに用いたＮｄ2 Ｈｆ2
Ｏ7 膜の分極特性図
Ｏ7 膜の分極特性図
【図６】（ａ）、（ｂ）、（ｃ）は、それぞれＭＦＳ−
ＦＥＴ、ＭＦＩＳ−ＦＥＴ、ＭＦＭＩＳ−ＦＥＴの断面
図
ＦＥＴ、ＭＦＩＳ−ＦＥＴ、ＭＦＭＩＳ−ＦＥＴの断面
図
１ 半導体基板またはＳｉ基板 ２ 強誘電体薄膜またはＬａ2 Ｔｉ2 Ｏ7 膜 ３ ゲート電極 ４ バッファ膜 ５ 中間金属膜 ６ ソース領域 ７ ドレイン領域 ８ ソース電極 ９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 21/8242
Claims (4)
- 【請求項１】第一導電型半導体基板の表面層に形成され
た第二導電型ソース領域、ドレイン領域と、それぞれに
接触するソース電極、ドレイン電極と、第二導電型ソー
ス領域、ドレイン領域間の半導体基板の表面にバッファ
膜および強誘電体薄膜を介して設けられたゲート電極と
を具える強誘電体ゲートメモリにおいて、強誘電体薄膜
としてＡ2 Ｂ2 Ｏ7 （但しＡがＬａ、Ｎｄのいずれかと
するとき、ＢはＴｉ、Ｈｆ、Ｓｎのいずれか、またはＡ
がＣａ、Ｓｒのいずれかとするとき、ＢはＮｂ、Ｔａの
いずれかとする）を用いることを特徴とする強誘電体ゲ
ートメモリ。 - 【請求項２】バッファ膜が二酸化けい素（ＳｉＯ2 ）膜
であることを特徴とする請求項１に記載の強誘電体ゲー
トメモリ。 - 【請求項３】第一導電型半導体基板の表面層に形成され
た第二導電型ソース領域、ドレイン領域と、それぞれに
接触するソース電極、ドレイン電極と、第二導電型ソー
ス領域、ドレイン領域間の半導体基板の表面にバッファ
膜およびＡ2Ｂ2 Ｏ7 （但しＡがＬａ、Ｎｄのいずれか
とするとき、ＢはＴｉ、Ｈｆ、Ｓｎのいずれか、または
ＡがＣａ、Ｓｒのいずれかとするとき、ＢはＮｂ、Ｔａ
のいずれかとする）なる強誘電体薄膜を介して設けられ
たゲート電極とを具える強誘電体ゲートメモリの製造方
法において、熱酸化による二酸化けい素（ＳｉＯ2 ）膜
を形成する工程と、その上に金属を含む前駆体溶液を直
接塗布する工程と、さらに熱処理を施して膜の結晶化を
行う工程とをおこなうことを特徴とする強誘電体ゲート
メモリの製造方法。 - 【請求項４】前駆体溶液をスピン塗布することを特徴と
する請求項３に記載の強誘電体ゲートメモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10317164A JP2000150677A (ja) | 1998-11-09 | 1998-11-09 | 強誘電体ゲートメモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10317164A JP2000150677A (ja) | 1998-11-09 | 1998-11-09 | 強誘電体ゲートメモリおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150677A true JP2000150677A (ja) | 2000-05-30 |
Family
ID=18085182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10317164A Pending JP2000150677A (ja) | 1998-11-09 | 1998-11-09 | 強誘電体ゲートメモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150677A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019753A (ko) * | 2000-09-07 | 2002-03-13 | 이희영 | 비휘발성 메모리소자용 스트론튬 니오비움 탄탈레이트화합물 및 란타늄 티타네이트 화합물 강유전 박막 제조를위한 전구체 용액 합성방법 |
| KR100682913B1 (ko) | 2005-01-06 | 2007-02-15 | 삼성전자주식회사 | 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법 |
| CN101864305A (zh) * | 2010-06-23 | 2010-10-20 | 东华大学 | 一种La2Ti2O7:Eu3+，Sm3+荧光粉及其制备方法 |
-
1998
- 1998-11-09 JP JP10317164A patent/JP2000150677A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019753A (ko) * | 2000-09-07 | 2002-03-13 | 이희영 | 비휘발성 메모리소자용 스트론튬 니오비움 탄탈레이트화합물 및 란타늄 티타네이트 화합물 강유전 박막 제조를위한 전구체 용액 합성방법 |
| KR100682913B1 (ko) | 2005-01-06 | 2007-02-15 | 삼성전자주식회사 | 하이브리드 멀티비트 비휘발성 메모리 소자 및 그 동작 방법 |
| CN101864305A (zh) * | 2010-06-23 | 2010-10-20 | 东华大学 | 一种La2Ti2O7:Eu3+，Sm3+荧光粉及其制备方法 |
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