KR19990029298A - 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 강유전성 재료(ferroelectric material)의 분극화(polarization)를 사용하여 정보를 저장하는 새로운 유형의 단일 트랜지스터 메모리 소자(single-transistor memory device)를 제안한다. 또한, 이 소자는 부동 게이트(floating gate) 전계 효과 트랜지스터(Field Effect Transistor : FET)로서, 게이트와 부동 게이트 사이에 위치하는 강유전성 재료 및 바람직하게는 부동 게이트와 트랜지스터 채널 사이에 얇은 SiO2유전체의 형태로 존재하는 저항을 포함한다. 이전의 구성과는 달리, 본 발명의 소자에서, 부동 게이트는 트랜지스터 채널에 용량적 및 저항적으로 결합됨으로써, 그 소자의 판독 및 기록은 낮은 전압으로도 가능하게 된다. 이 소자는 낮은 전압 및 고속으로 동작할 수 있고, 또한 이 소자는 그의 내구성(durability)이 산화물의 항복(breakdown)이 아닌 강유전성의 내구성에 의해 한정되므로 1010회 이상 반복 사용될 수 있으며, 또한 이 소자는 기가비트(gigabit) 레벨로 집적될 수 있다.
Description
본 발명은 마이크로 전자 장치(microelectronics)에 관한 것으로서, 특히, 소스(source), 드레인(drain), 이들 사이의 채널(channel), 이 채널 위의 부동 게이트(floating gate), 이 부동 게이트 위의 강유전성 재료(ferroelectric material) 및 이 강유전성 재료 위의 게이트 전극(gate electrode)을 가지는 전계 효과 트랜지스터(Field Effect Transister : FET)에 관한 것이다. 이 새로운 FET는 고속 및 고밀도 컴퓨터 메모리에서 특히 이용된다.
FET는 마이크로 전자 장치 분야 전체에 걸쳐서 사용되고 있으나, 데이터를 저장하는 메모리 셀(memory cell)에 주로 사용된다. 표준 공업 관행에 따르면, 메모리 셀은 현재 FET 트랜지스터와 캐패시터의 조합에 의해서 실리콘과 같은 반도체 재료 내에 형성된다 ― 캐패시터는 예를 들어 FET 트랜지스터에 인접한 위치에서 실리콘 내로 깊게 에칭될 수도 있는 것으로서 이 캐패시터는 전기적 전하를 저장할 수 있는 것임 ―. 이러한 메모리 셀들을 조합하여 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)을 형성하는 경우 그들 메모리 셀이 컴퓨터 시스템의 고속 데이터 저장 장치를 지배함에도 불구하고, 그들 메모리 셀은 중요한 결점 즉 전력 공급의 중단 시에 그들 메모리가 정보를 소실하게 된다는 결점을 갖는다. 그 결과, 저 전력용의 비휘발성 메모리(nonvolatile memory)를 형성하는 것에 대한 관심이 매우 강하게 대두되고 있다. 잘 알려진 바와 같이, FET는 또한 EEPROM(Electrically Erasable Programmable Read Only Memory), 플래쉬 메모리(flash memory) 및 다른 비휘발성 메모리 용도로서도 사용된다.
강유전성 재료를 사용하는 단일 트랜지스터 메모리 셀은 1960년대에 최초로 제안된 후 1970년대 이후로도 계속 연구되고 있다. 이들 재료들은 비휘발성 정보의 저장을 위한 수단을 제공하는데, 그 이유는 그들 재료가 갖고 있는 두가지 강유전성 분극화(polarization states) 상태의 고유한 안정성 때문이다. 강유전성 재료의 분극 전하를 사용하여 반도체 재료의 표면 전도도(surface conductivity)를 변경할 수도 있다고 생각했다. 실제에 있어서, 이러한 강유전성 FET들은 메모리 셀에 대한 현재의 공업 표준에 따라 캐패시터 또는 부동 게이트 상의 과잉 전하(excess electron charge)를 사용하는 것이 아니라 분극 방향(polarization direction)을 사용하여 정보를 저장할 것이다. 강유전성 FET는 그의 비휘발성 및 고속 스위칭 속도(1ns) 때문에 차세대 DRAM의 유력한 후보로 여겨지고 있다. 최근, 강유전성 메모리 트랜지스터에 대한 여러 가지 구성이 제시되고 있는데, 이들 구성은 저 전압, 고속 및 고밀도 (즉, DRAM과 같은) 메모리 용도에 대한 그들의 유효성을 제한하는 중대한 결점을 갖고 있다.
도 1(종래 기술)은 강유전성 메모리 트랜지스터의 동작 원리를 설명하기 위한 것으로서, 소자(1)는 기본적으로 강유전성 재료편(2)이 소스(3s)와 드레인(3d) 사이에 있는 실리콘(Si) 채널 상의 어떤 위치에 배치된 MOSFET(Metal-Oxide Semiconductor Field Effect Transister)이다. 도 1a에 도시한 바와 같이, 강유전성 재료편을 소정의 방향(4)(도 1a에서는 하향으로 표시됨)으로 분극화시킨 경우, 게이트(5)에 인가된 판독 전압(read voltage)(Vgs)에 의해서 트랜지스터 채널에 반전 층(inversion layer)이 유도되는데, 이러한 상황에서, 전압이 소스-드레인 양단에 걸리면, 전류가 트랜지스터를 통해 흐를 것이다. 한편, 이와는 달리 도 1b에 도시한 바와 같이, 강유전성 재료편을 반대 방향(6)으로 분극화한 경우에는, 강유전성 재료편이 반대 방향으로 분극화되어 있으므로, 상기한 경우와 동일한 판독 전압(Vgs)을 게이트에 인가해도 트랜지스터 채널(3c)에 전도를 위한 반전 층이 유도되지 않게 되어 전류가 거의 흐르지 않는다. 따라서, 이로부터 알 수 있듯이, 트랜지스터의 임계 전압(threshold voltage)은 강유전성 재료편의 분극화 방향에 의해 제어된다. 이같은 유형의 소자는 정보가 강유전성 재료편의 분극화 상태로 저장되기 때문에 그 소자에 대한 전력 공급의 중단 시에도 정보가 그대로 유지된다는 특징을 갖는다.
이같은 원리를 실용화하려고 하는 구성으로서는 두가지가 있었다. 이들 구성 중의 하나에 있어서는, (Appl. Phys. Lett. 59(1991년)의 3654쪽에 실린 로스트(Rost)의 논문 및 J. Appl. Phys. 46(1975년)의 2877쪽에 실린 스구부찌(sugubuchi)의 논문에 개시되고 있는 바와 같이) 강유전성 재료를 실리콘 트랜지스터 채널 바로 위에 배치하거나 (Appl. Phys. Lett. 69(1996년)의 3275쪽에 실린 첸(Chen) 등의 논문, IEEE Electron Device Letters 18(1997년)의 160쪽에 실린 토쿠미쯔(Togkumitsu) 등의 논문, Appl. Phys. Lett. 70(1997년)의 490쪽에 실린 유(Yu) 등의 논문 및 Jpn. Appl. Phys. 33(1994년)의 5219쪽에 실린 히레이(Hiray) 등의 논문에 개시되고 있는 바와 같이) 채널을 덮는 유전체 층 상에 강유전성 재료를 배치한다. 이 소자의 기하학적 구조(geometry)에 의하면 상부 게이트와 채널이 강하게 정전 결합(electrrostatic coupling)된다. 이 소자 구성은 여러 가지 특징을 갖고 있기는 하나, 강유전성 재료가 실리콘 채널 내로 확산된다는 문제점 및 열 처리 동안 실리콘/강유전성 재료편 간의 경계면(interface)에 있어서 얇은 SiO2층의 형성을 제어할 수 없다는 문제점과 같은 상당한 제조 상의 어려움에 봉착한다. 이들 제조 과정에 의해 유발되는 문제로 인해, 이같은 유형의 소자는 느린 스위칭 속도를 나타내며(상기한 토쿠미쯔 등의 논문 및 수구부찌 등의 논문 참조), 높은 동작 전압을 나타내며(상기한 첸 등의 논문, 토쿠미쯔 등의 논문, 로스트 등의 논문 및 수구부찌 등의 논문 참조), 불량한 메모리 보유 특성을 나타냈다(유 등의 논문 및 히레이 등의 논문 참조).
도 2(종래 기술)는, 상기한 첸 등의 논문, IEDM(1995년)의 68쪽에 실린 나까무라(Nakamura) 등의 논문 및 1994년 11월 15일에 특허된 에치. 타카쯔의 미국 특허 제 5,365,094호에 개시되고 있는 바와 같이, 메모리 용도로 사용하기 위한 강유전성 FET의 제 2의(한층 더 유망한) 구성을 도시한다. 이 소자에 있어서는, 전기 전도성의 (예를 들어, 금속) 부동 게이트(7)가 강유전성 막(ferroelectric film)(2)과 전형적으로 SiO2의 하부 게이트 절연체(8) 사이에 삽입된다. 제조 관점에서 보면, 이 소자는 매우 바람직한데, 그 이유는 강유전성 막이 부동 게이트 및 SiO2층에 의해 실리콘 채널로부터 분리되기 때문이다. 강유전성 재료가 채널 내로 확산되는 것을 방지하는데 적절한 부동 게이트 재료(예, Pt(백금) 또는 Ir(이리듐))가 사용될 수 있다.
이같은 유형의 구조에서 가장 주요한 결점은 다음과 같다. 즉, 강유전성 재료의 분극화를 변경시키기 위해서는 높은 전압이 필요하다. 또한, SiO2와 부동 게이트 층을 게이트 스택(gate stack)에 추가함으로써, 실리콘 채널에 대한 강유전성 재료의 결합이 훨씬 더 약해진다. 또한, 소정의 전압을 게이트에 인가한 경우, 판독전압(Vgs)의 일부만이 강유전성의 양단간에 인가된다(따라서, 인가된 전압의 일부만이 셀에 정보를 기록하는데 이용된다). 또한, 강유전성 재료가 SiO2(약, 3.9)에 비해 큰 유전 상수(dielectric constants)(전형적으로 약 100 내지 500)를 갖는데, 이것이 의미하는 바는 강유전성 재료의 양단간의 전압을 합리적인 값으로 유지하기 위해서는 상당히 높은 전압을 게이트에 인가해야만 한다는 것이다. 또한, 일반적으로, 이 소자에 정보를 기록하는데 필요한 전압이 판독하는데 필요한 전압보다 훨씬 더 크다. 또한, 현재까지 구성된 이같은 유형의 모든 소자들은 5V를 초과하는 동작 전원을 사용하는데(전술한 첸 등의 논문 및 미국 특허 제5,365,094호 참조), 고 집적 메모리 용도에서는 최대 동작 전원이 3V 미만이어야 한다.
한가지 관심을 끄는 제안에서는, SiO2층(8) 대신에, 게이트 스택 내에 있는 두 절연체의 유전 상수들에 아주 근접한 고 유전 상수의 재료(예를 들어, 바륨 스트론튬 티타네이트(barium strontium titanate))를 사용한다(전술한 토쿠미쯔 등의 논문 및 미국 특허 제 5,365,094호 참조). 따라서, 메모리 소자가 낮은 전압에서 작동할 수 있게 되나, 제 1 유형의 강유전성 FET 구성에 관하여 전술한 것과 유사한 제조 상의 문제점이 야기된다. 이 제안의 구성은 상기한 두 절연체의 유전 상수들에 더욱 더 근접시킨 유전 상수의 재료를 사용한다고 할 지라도 메모리 셀에 정보를 기록하는데 전체 게이트 전압(Vgs)을 사용할 수 없다.
따라서, 본 발명은 반도체 재료 내에 형성된 소스 영역(source region) 및 드레인 영역(drain region), 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역(channel region), 상기 채널 영역 위에 배치된 전기적 절연 재료(electrically insulating material)의 절연 층, 상기 절연 층 위에 배치된 전기적 전도 재료(electrically conducting material)의 부동 게이트 층(floating gate layer), 상기 부동 게이트 층 위에 배치된 전기적 비전도 강유전성 재료(electrically nonconducting ferroelectric material)의 층, 상기 강유전성 재료 층의 위에 놓인 게이트 전극, 상기 부동 게이트 층을 상기 소스 영역, 드레인 영역 및 채널 영역들 중의 적어도 하나에 저항적으로 결합시키기 위한 전기적 저항을 포함하는 전계 효과 트랜지스터(FET)를 제공한다.
도 1a 및 도 1b는 종래 기술에 따른 강유전성 트랜지스터의 동작 원리를 도시한 도면,
도 2a는 부동 게이트를 가지는 종래 기술의 강유전성 FET 트랜지스터의 단면도이고, 도 2b는 그에 대응하는 개략적인 회로도,
도 3a는 본 발명에 따라 부동 게이트를 가지는 강유전성 FET 트랜지스터의 단면도이고, 도 3b는 그에 대응하는 개략적인 회로도,
도 4는 본 발명에 따라 FET 트랜지스터를 사용한 메모리 셀의 개략적인 회로도,
도 5는 본 발명에 따른 FET 트랜지스터의 강유전성의 양성 분극화 및 음성 분극화에 대해, 부동 게이트에 전압이 인가된 이후에 경과된 시간과 부동 게이트 전압 간의 관계를 도시한 그래프,
도 6은 본 발명에 따라 구성된 FET 트랜지스터에서 여러 두께의 SiO2저항 층들에 대한 전류 밀도와 게이트 전압 간의 관계를 도시하는 (Appl. Phys. Lett. 69(1996년)의 1104쪽에 실린 라나(Rana) 등의 논문에 입각한) 그래프.
도 7은 부동 게이트를 소스 및 드레인 영역에 연결하게 제조된 저항을 사용하는 본 발명의 제 2 실시예에 따라 구성된 FET 트랜지스터의 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 강유전성 재료 3s ; 소스
3d : 드레인 3c : 채널
5 : 게이트 7 : 부동 게이트
8 : 게이트 절연체
본 발명의 바람직한 일 실시예에 따르면, 상술한 전기적인 저항은 채널 영역과 부동 게이트 층 사이에 배치되는 상기한 절연 층을 포함하며, 전기적인 저항기로서의 역활을 할 수 있도록, 그 절연 층은 양자역학적 터널 장벽(quantum-mechanical tunnel barrier)으로서 작용하여 그 층을 통한 전자 터널링을 가능케 하는 전기적인 저항을 나타낼 수 있을 정도로 충분히 얇게 제조된다. 예를 들어, 반도체 재료는 실리콘일 수 있으며, 상기한 절연 재료는 바람직하게는 SiO2이다.
전압이 상기한 게이트 전극에 인가되는 때, 소스 영역과 드레인 영역은 초기의 제 1 전위 상태에 있으며, 상기한 부동 게이트 층은 초기의 제 2 전위 상태에 있게 된다. 저항성 결합 덕분에, 부동 게이트의 전위는 소스/드레인 영역의 전위에 접근해 갈 것이다. 부동 게이트 층의 전위가 상기한 제 2 초기 전위로부터 상기한 제 1 초기 전위와 상기한 제 2 초기 전위 간의 중간 값으로 변하는데 필요한 시간으로서 정의되는 특성 시간에 의해 측정되는 필요 시간의 크기는, 저항의 크기에 따라 달리 할 수 있으며, 원하는 용도에 따라 결정될 것이다. 예를 들어, FET를 EEPROM 소자로서 사용하는 경우에는 필요 시간의 크기를 약 1초 미만으로 해야만 한다.
플래쉬 메모리 소자들에 사용하고자 하는 경우에는 특성 시간을 대략 1㎳ 미만으로 하는 것이 바람직하다.
DRAM 소자들에 사용하고자 하는 경우에는 특성 시간을 대략 100ns 미만으로 하는 것이 바람직하며, 더욱 바람직하게는 10ns 미만으로 하는 것이 좋다.
DRAM 용도로 사용하고자 하는 경우에는 SiO2층의 두께를 40Å 심지어는 15Å 이하로 해서 상술한 직접적인 양자역학적인 전자 터널링이 가능하게 되도록 하는 것이 바람직하다.
다른 바람직한 실시예에 따르면, 상기한 트랜지스터는 상기한 소스 영역, 상기한 드레인 영역 및 상기한 채널 영역으로 이루어진 그룹의 적어도 한 부재에 결합되게 제조된 저항을 가질 수도 있다. 이 제조된 저항은 도핑된 폴리실리콘(doped polysilicon)으로 구성되며, 상기한 소스 영역, 상기한 드레인 영역 및 상기한 채널 영역으로 이루어진 그룹의 적어도 한 부재에 결합되는 것이 바람직하다.
강유전성 층은 예를 들어 LiNbO3, BaTiO3, PbTio3, Bi3Ti4O12, SrBi2TaO9, SrBi2TaxNb1-xO9및 PbZrxTi1-xO3중의 어떤 이용가능한 강유전성 재료로도 구성될 수 있다.
본 발명은 도면을 참조한 다음의 상세 설명으로부터 더욱 잘 이해될 것이다.
도 3은 본 발명에 따른 강유전성 FET 트랜지스터의 부분적인 개략도로서, 전술한 구성과는 대조적으로, 이 소자의 부동 게이트는 용량적으로 또한 저항적으로 실리콘(Si) 채널에 결합된다. 이를 실현하기 위한 다른 방법들에 대해서는 후술하겠다. 도시한 바와 같이, 이 트랜지스터는 고속 및 저 전압의 판독 및 기록을 가능케 한다.
Vgs이 이 소자의 게이트에 인가되는 때, Vgs는 초기에 강유전성 캐패시터와 산화물(oxide) 캐패시터 사이에서 분할되어 부동 게이트 전위(VFG)가 전체 인가된 전압의 부분 전압으로 증가되게 한다.
상기 수학식 1에서, CFE와 COX는 제각기 강유전성 캐패시터와 산화물 캐패시터의 캐패시턴스이며, Vgs는 부동 게이트에 인가된 전압이고, △P는 부동 게이트에 전압을 인가할 때 강유전성 분극화의 변화분(the change in ferroelectric polarization)이다. 강유전성 캐패시터의 양단 간에 걸리는 전압은 다음의 수학식 2와 같다.
(저항(ROX)으로 표시되는) 부동 게이트(7)와 채널(3c) 간의 결합 저항 때문에, 부동 게이트 전위는 일정하지 않다. 인가된 전압에 대한 응답으로, 저항을 통해 전하가 흐르게 됨으로써 부동 게이트의 전위가 소스/드레인의 전위로 된다. 어느 정도의 시간이 경과된 후, 강유전성 캐패시터(2)의 양단 간에 전체 전압(Vgs)이 걸림으로써 이 전체 전압에 의해 강유전성 캐패시터(2)의 분극화 상태가 반전될 수 있다. 즉, 이같은 본 발명에 따른 소자의 구성에서는, 전술한 종래 소자의 구성들과는 달리, 전체 게이트 진폭(amplitude)이 소자의 기록에 사용될 수 있다.
부동 게이트 전위가 변화하는데 걸리는 시간은 부동 게이트(7)와 채널, 소스 및 드레인, 강유전성 캐패시터의 캐패시턴스 및 강유전성 캐패시터(2)의 분극화 상태 모두 간의 결합 저항과 같은 진성 소자 특성에 따라 좌우된다. 설명을 위하여, 부동 게이트 전위의 변화에 걸리는 특성 시간(T)은 다음과 같이 정의된다. 즉, 전압(Vgs)이 게이트 전극(5)에 인가되는 때, 특성 시간(T)은 부동 게이트 전위가 그의 초기값(게이트에 전압이 인가된 직후의 전위값)으로부터 그의 초기값과 소스/드레인 전위(Vs/d) 간의 중간값으로 변하는데 걸리는 시간이다.
예를 들어, 정보는 다음과 같은 시나리오에 따라 소자에 기록될 수 있다. 먼저, 소스/드레인 전압(Vd/s)이 영(0)으로 설정되고 3V 전압이 게이트 전극에 부동 게이트 전압(Vgs)으로서 인가된다. Vgs의 인가 직후, 부동 게이트 전압(VFG)이 상기한 수학식 1에 의해 주어지는 최대값(0V 내지 3V)으로 증가한다. 시간이 경과함에 따라, 부동 게이트 전압(VFG)은 Vs/d= 0V로 되는 방향으로 감소한다. 특성 시간(T)은 부동 게이트 전위(VFG)가 중간값으로부터 소스/드레인 전위(Vs/d)로 감소되는데 걸리는 시간이다. 이해할 수 있는 바와 같이, 특성 시간(T)은 소자의 용도에 따라 달라진다. DRAM 용도의 경우에는, 특성 시간(T)을 바람직하게는 10ns 정도, 일반적으로는 100ns 미만으로 한다. 플래쉬 메모리의 경우에는, 특성 시간(T)을 100ns 정도, 일반적으로는 1㎳ 미만으로 할 수 있다. 반면에, EEPROM 소자의 경우에는 느려도 되므로 특성 시간(T)을 1초 미만으로 해도 여전히 유용하다.
본 발명의 셀에서 정보 판독은 다음과 같은 방법으로 수행될 수 있다. 즉, 판독 전압 펄스가 게이트(5)에 인가되는 때, 부동 게이트의 전위(VFG)는 초기에 상기한 수학식 1에 의해 주어진다. 수학식 1이 나타내는 바와 같이, 이 전위는 강유전성 캐패시터(2)의 초기 분극 상태에 따라(즉, 셀에 저장된 정보에 따라) 다르다. 도 4에 개략적으로 도시한 바와 같이, 트랜지스터의 소스와 드레인이 소자의 판독 이전에 적절하게 바이어스 되어 있는 경우, 트랜지스터에 전류(Id)가 흐르게 될 것이다. 트랜지스터를 통해 흐르는 전류(Id)의 크기는 주로 부동 게이트 전위(VFG)에 의해서 제어될 것이다. 상술한 바와 같이, 부동 게이트(7)와 소스/드레인/채널(3s/3d/3c) 사이의 저항성 결합 때문에 부동 게이트 전위(VFG)는 특성 시간(T)에 걸쳐서 변한다. 부동 게이트 전위(VFG)가 소스/드레인 전위(Vs/d)에 근접하는 경우, 트랜지스터는 턴 오프(turn-off)된다. 도 5는 판독 펄스 후 부동 게이트 전위의 강하를 도시한다. 도 5에 도시한 바와 같이, 부동 게이트 전위(VFG)가 강하하는데 걸리는 시간은 강유전성 캐패시터의 분극화 상태에 따라 다르다. 그러므로, 메모리 셀의 상태는 판독 펄스 동안 소자를 통해 얼마나 많은 전류가 흐르는 가를 측정하는 것에 의해 판독될 수 있다.
부동 게이트(7)는 제조된 저항 또는 매우 얇은 SiO2층에 의해 트랜지스터 채널에 저항적으로 결합된다. 40Å 미만의 두께를 가진 SiO2층의 경우, 전자들은 직접적인 양자역학적 터널링에 의해서 절연체를 통해 이동할 수 있다. 이같은 유형의 터널링 프로세스는 얇은 산화물을 열화(degrade)시키지 않으므로, 소자의 수명이 단축되지 않는다. 도 6은 얇은(약 35Å 미만) 산화물 층의 전류-전압 곡선을 전압의 함수로서 도시한 것이다(상기한 라나(Rana) 등의 논문 참조).
이들 곡선을 사용해서 단위 면적당 산화물 저항들을 추출함으로써, 15Å의 산화물에 대하여 200ns의 스위칭 속도 및 12.5Å의 산화물에 대하여 20ns 미만의 스위칭 속도를 계산할 수 있다. (이들 숫자들은 강유전성 캐패시터의 유전체 상수를 500으로 가정하고 또한 강유전성 캐패시터의 두께를 3000Å으로 가정해서 추정한 것이다). 이들 소자 스위칭 속도는 현존하는 비휘발성 메모리의 속도보다 훨씬 빠른 것으로서, 상기한 로스트 등의 미국 특허 제5,365,094호에 개시된 바와 같은 극히 얇은 산화물 및 적절한(낮은 유전 상수의) 강유전성 캐패시터를 사용하면 DRAM 속도에 접근할 수 있다.
게이트와 채널 간의 저항성 결합에 사용되는 매우 얇은 SiO2의 대안으로서, 트랜지스터는 도 7에 도시된 바와 같이 부동 게이트(7)와 소스(3s)(및/또는 드레인(3d)) 사이에 제조된 저항(9)을 포함할 수 있다. 이 기하학 구조가 제조 공정을 약간 복잡하게 할 지라도, 이 구조는 소자가 조금 더 두꺼운 SiO2층(따라서 내구성이 증가함)을 가질 수 있도록 할 것이다. 이 기하학 구조는 또한 부동 게이트 결합 저항에 대한 제어가 더욱 미세하게 될 수 있게 한다.
본 명세서에 설명된 강유전성 메모리 FET는 기타 다른 모든 제안된 강유전성 메모리 트랜지스터 구성을 비롯하여 현존하는 비휘발성 메모리 기술에 비해 상당한 장점을 제공한다. 부동 게이트가 트랜지스터 채널에 저항적으로 결합되기 때문에, 메모리의 판독 및 기록은 낮은 전압으로 또한 DRAM의 속도에 근접하는 속도로 수행될 수 있다. 메모리 셀은 오직 하나의 트랜지스터로 구성되기 때문에, 메모리는 매우 고밀도로 집적될 수 있다. 마지막으로, 이 소자는 또한 공정 측면에서도 바람직하다. 강유전성 재료는 평면의 금속 기판(metal substrate) 위에 부착되므로,스텝 커버리지(step coverage) 및 인터페이스(interface) 문제가 완화된다. 또한, 강유전성 재료의 두께는 중요한 소자 치수가 아니라는 것으로, 이것은 강유전성 막을 비교적 두껍게 하여 누설 전류(leakage current)를 감소시킬 수 있음을 의미한다.
본 발명을 비휘발성 메모리 용도로 사용하기 위한 FET 트랜지스터에 관하여 설명하였지만, 당업자라면 본 명세서에 개시된 본 발명의 개념을 다른 용도로 사용할 수 있음을 알 것이다. 따라서, 본 발명의 이러한 모든 용도를 특허청구범위에 의해 포괄하고자 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 부동 게이트와 트랜지스터 채널 간의 용량적 및 저항적 결합 덕분에, 소자의 판독 및 기록이 낮은 전압으로도 가능하게 된다. 또한, 본 발명의 소자는 낮은 전압 및 고속으로 동작할 수 있고, 또한 그의 내구성(durability)이 산화물의 항복(breakdown)이 아닌 강유전성의 내구성에 의해 한정되므로 1010회 이상 반복 사용될 수 있으며, 또한 기가비트(gigabit) 레벨로 집적될 수 있다.
Claims (11)
- 전계 효과 트랜지스터(field effect transistor)에 있어서,반도체 재료 내에 형성된 소스 영역(source region) 및 드레인 영역(drain region), 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역(channel region), 상기 채널 영역 위에 배치된 전기적 절연 재료(electrically insulating material)의 절연 층, 상기 절연 층 위에 배치된 전기적 전도 재료(electrically conducting material)의 부동 게이트 층(floating gate layer), 상기 부동 게이트 층 위에 배치된 전기적 비전도 강유전성 재료(electrically nonconducting ferroelectric material)의 층, 상기 강유전성 재료 층의 위에 놓인 게이트 전극, 상기 부동 게이트 층을 상기 소스 영역, 드레인 영역 및 채널 영역들 중의 적어도 하나에 저항적으로 결합시키기 위한 전기적 저항을 포함하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 전기적인 저항은 상기 절연 층을 포함하고, 상기 절연 층은 상기 채널 영역과 상기 부동 게이트 층 사이에 배치된 전기적 절연 재료로 구성되며, 상기 절연 층은 그를 통한 전자 터널링을 가능케 하는 전기적 저항을 나타낼 수 있을 정도로 충분히 얇은 전계 효과 트랜지스터.
- 제 2 항에 있어서,상기 반도체 재료는 실리콘이며, 상기 전기적 절연 재료는 SiO2인 전계 효과 트랜지스터.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서,상기 게이트 전극에 전압이 인가되는 때, 상기 소스 영역과 상기 드레인 영역은 초기의 제 1 전위(initial first potential)에 있고 상기 부동 게이트 층은 초기의 제 2 전위(initial second potential)에 있으며, 상기 부동 게이트 층의 전위가 상기 초기의 제 2 전위로부터 상기 초기의 제 1 전위와 상기 초기의 제 2 초기 전위 간의 중간값으로 변하는데 필요한 시간은 약 1초 미만인 전계 효과 트랜지스터.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서,상기 게이트 전극에 전압이 인가되는 때, 상기 소스 영역과 상기 드레인 영역은 초기의 제 1 전위에 있고 상기 부동 게이트 층은 초기의 제 2 전위에 있으며, 상기 부동 게이트 층의 전위가 상기 초기의 제 2 전위로부터 상기 초기의 제 1 전위와 상기 초기의 제 2 초기 전위 간의 중간값으로 변하는데 필요한 시간은 약 1㎳ 미만인 전계 효과 트랜지스터.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서,상기 게이트 전극에 전압이 인가되는 때, 상기 소스 영역과 상기 드레인 영역은 초기의 제 1 전위에 있고 상기 부동 게이트 층은 초기의 제 2 전위에 있으며, 상기 부동 게이트 층의 전위가 상기 초기의 제 2 전위로부터 상기 초기의 제 1 전위와 상기 초기의 제 2 초기 전위 간의 중간값으로 변하는데 필요한 시간은 약 100ns 미만인 전계 효과 트랜지스터.
- 제 3 항에 있어서,상기 SiO2의 절연 층은 40Å 이하의 두께를 가지는 전계 효과 트랜지스터.
- 제 3 항에 있어서,상기 SiO2의 절연 층은 15Å 이하의 두께를 가지는 전계 효과 트랜지스터.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서,상기 저항은 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역으로 이루어진 그룹의 적어도 한 부재에 결합되게 제조된 저항인 전계 효과 트랜지스터.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서,상기 저항은 도핑된 폴리실리콘(doped polysilicon)으로 구성되며 상기 소스 영역, 상기 드레인 영역 및 상기 채널 영역으로 이루어진 그룹의 적어도 한 부재에 결합되게 제조된 저항인 전계 효과 트랜지스터.
- 제 1 항 제 2 항 또는 제 3 항에 있어서,상기 강유전성 층은 LiNbO3, BaTiO3, PbTio3, Bi3Ti4O12, SrBi2TaO9,SrBi2TaxNb1-xO9및 PbZrxTi1-xO3중의 하나로 구성되는 전계 효과 트랜지스터.
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