JP2003197785A - フローティングゲート電界効果トランジスタ - Google Patents

フローティングゲート電界効果トランジスタ

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シュペヒト ミヒャエル
Martin Stadele
シュテーデレ マルティン
Wolfgang Rosner
レズナー ヴォルフガング
Franz Hoffmann
ホフマン フランツ
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Abstract

(57)【要約】 【課題】フローティングゲート電界効果トランジスタ
を、実質的に、少なくとも保持時間の長さが変わらない
状態で、従来技術と比較して短縮された書き込み/消去
時間の不揮発性データメモリとして提供すること。 【解決手段】好適には、メモリセルとして用いられるフ
ローティングゲート電界効果トランジスタ(400)
は、フローティングゲート領域(407)の上側または
下側に、第1の相対誘電率を有する下部層(409)、
第2の相対誘電率を有する中間層(410)および第3
の相対誘電率を有する上部層(411)を含む電気的絶
縁層のシーケンス(408)を備え、ここで、第2の相
対誘電率は、第1の相対誘電率よりも大きく、かつ第3
の相対誘電率よりも大きい。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、フローティングゲ
ート電界効果トランジスタに関する。
【0002】
【従来の技術】コンピューター技術の急速な発展に鑑み
て、益々小さい構成上で、益々短い書き込み/読み出し
/消去時間で、益々大きい記憶容量を提供する記憶媒体
の必要が生じている。通常、大量のデータはメモリセル
の構成内に記憶される。従来技術によるメモリセルの概
観は、例えば、非特許文献1によって与えられる。
【0003】特許文献1から、スマート電力(Smar
tpower)構成部品と称される電力構成部品が公知
である。この構成部品は、誘導電荷に対して、より確実
なスイッチングのために機能し、誘導電荷を通る電流を
検出する電流検出素子を備える。
【0004】性能の良いメモリセルとして、一方で、い
わゆるダイナミックメモリセル(DRA=dynami
c random access memory:記憶
保持動作が必要な随時書き込み読み出しメモリ)、他
方、不揮発性メモリセルが公知である。
【0005】ダイナミックメモリセルは、選択トランジ
スタおよびコンデンサを備える。この際、選択トランジ
スタは、チップ上のメモリ構成内で、構成の1部をなす
メモリコンデンサを選択するために利用される。メモリ
コンデンサの充電状態(Ladungszustan
d)、すなわち、充電しているか、充電していないかに
依存して、メモリコンデンサは、論理値「0」のメモリ
状態か、または論理値「1」のメモリ状態を有する。公
知のメモリセルにおけるコンデンサの電荷は、再結合電
流および漏れ電流のために、約1秒の期間のうちに軽減
されるので、その電荷が、繰返し補充されなければなら
ない。読み出し工程の後も、情報が再び書き込まれなけ
ればならない。この電荷の補充は、チップ上の集積回路
の支援により自動的に行なわれる。この特殊性はメモリ
にダイナミックメモリという名称を付与した。ダイナミ
ックメモリセルは、有利にも、10ナノ秒の規模の短い
書き込み/読み出し時間を有する。しかしながら、ダイ
ナミックメモリセルにエネルギーを永続的に供給しなけ
ればならないことは不利である。このことは、結果とし
て高い予熱、従ってメモリ構造の加熱をもたらす。さら
に、ダイナミックメモリセルはエネルギーを多く必要と
し、このことにより、ダイナミックメモリセルの動作に
おいてコストが増加する。これに加えて、ダイナミック
メモリセルは、電圧供給から分離する際に記憶された情
報が失われるという不利な点を有する。
【0006】不揮発性メモリ(NVM=non vol
atile memory)は、メモリセル内に記憶さ
れた情報が、供給電圧をスイッチオフした後でも、典型
的には、少なくとも10年の保持時間が確保されるとい
う点で特徴的である。最もよく用いられる不揮発半導体
メモリは、EEPROM(EEPROM=electr
ically erasable and progr
ammable read−only memory:
電気的消去可能なプログラマブル読み出し専用メモリ)
である。EEPROMは、オペレータが頻繁に繰返し可
能な読み出し、電気的消去およびプログラミングを行な
うことを可能にする。
【0007】EEPROMについての重要な例は、メモ
リセルとして形成される、フローティングゲートを有す
る電界効果トランジスタである。このメモリセルの場
合、フローティングゲート、すなわち、導電性材料から
なる、周辺から電気的に分離された層において電荷が蓄
積される。フローティングゲートの再荷電(Umlad
en)は、電界効果トランジスタとフローティングゲー
トとの間の電気的に絶縁する酸化物層を通ってトンネル
するトンネル電子により行なわれる。
【0008】フローティングゲートを有するメモリセル
において、DRAMのメモリコンデンサの代わりにメモ
リセルの電界効果トランジスタ自体が用いられる。プロ
グラミングの際に、選択されたメモリセルのワード線
に、CHEセル(CHE=channel hot e
lectron)の場合に典型的には、+10Vの正電
圧、およびFNセル(FN=Fowler−Nordh
eim)の場合に、+15V〜+20Vが印加される。
この電位の関係の場合に、選択されたフローティングゲ
ート電界効果トランジスタは導電性であり、化合物層の
下の、n型ドーピングされたソース/ドレイン領域、
または2つのソース/ドレイン領域間のチャンネル領域
が、十分に高いポテンシャルに上げられる。これによ
り、酸化物層における電界強度は、約10V/cmの
ブレークダウン電界強度に近づけられる。その結果、フ
ローティングゲートと、その下に位置するソース/ドレ
イン領域、またはチャンネル領域との間に電子がトンネ
ルする。これにより、フローティングゲートにおいて、
補償されない電荷が残留し、典型的には、10年の長い
保持時間の間ここに残る。このことは、フローティング
ゲート電界効果トランジスタに、電圧が存在しなくなっ
ても起こる。
【0009】EEPROMは、特に面積節約型の、不揮
発性メモリセルであり、このメモリセルについて、以下
に、2つの実施形態が簡単に記載される。CEHセルは
ドレイン領域の近傍で、いわゆる「ホット(heis
s)」電子、すなわち、十分高いエネルギーを得た電子
が酸化物層を通ってフローティングゲートへとトンネル
する。これに対して、FNセルの場合、電子は、酸化物
層における高い電界に基づいて、フローティングゲート
にトンネルする。十分に高い電界が存在するもとで、電
子がトンネル層を通ってトンネルするプロセスは、ファ
ウラーノルトハイム(Fowler−Nordhei
m)トンネルと呼ばれる。
【0010】既存のEEPROMメモリの書き込み/消
去時間は、約1ミリ秒〜約10ミリ秒である。従って、
EEPROMメモリの書き込み/消去時間は、DRAM
メモリの書き込み/消去時間と比較して、明らかに遅
い。これは、フローティングゲートと導電性チャンネル
との間のトンネル障壁に起因している。なぜなら、例え
ば二酸化ケイ素から製作されたトンネル障壁は、10年
というメモリセルの保持時間を保証するために、約10
ナノメータの最小厚さを有しなければならないからであ
る。このことは、典型的には10V、部分的には20V
までもの高い書き込み/消去電圧を必要とする。書き込
みまたは消去のための、このような高い電圧は不利であ
る。なぜなら集積回路における構成要素は、過度に高い
電圧により悪影響を受け、破壊され得るからである。
【0011】以下において、参考資料から公知の3つの
概念が記載される。これらの目的は、短い書き込み/消
去時間のメモリセルを提供することであり、このメモリ
セルは、10年の保持時間を有する。
【0012】図1を参照して、以下において、いわゆる
PLEDメモリセル100(PLED=planar
lacalized electron devic
e)の原理が記載される。これは非特許文献2から公知
である。
【0013】図1に図示されるPLEDメモリセル10
0は、基板101、この基板101の第1の表面領域に
ソース領域102、および基板101の第2の表面領域
にドレイン領域103を備える。ソース領域102とド
レイン領域103との間の領域にゲート酸化物の機能を
果たす、電気的絶縁領域104を用いて、ソース領域1
02およびドレイン領域103が導入された基板101
が、電荷メモリ領域105から分離される。電荷メモリ
領域105の上に、複数の二重層が配置され、二重層の
各々は、トンネル層106と、それ固有のシリコンから
なる半導体領域107を交互に有する。図示されたPL
EDメモリセル100は、それぞれ1つのトンネル層1
06と1つの半導体領域107からなる4つの二重層を
備える。二重層の構成の上に電極108が付与される。
二重層の側面端部において、この電極は、薄い酸化物層
により、側方のゲート電極109から分離される。この
薄い酸化物層は、電気的絶縁領域104の1部として形
成される。
【0014】PLEDメモリセル100は、データメモ
リとして用いられ得る。その際、場合によっては電荷メ
モリ領域105に導入される電荷キャリアが、ソース領
域102とドレイン領域103との間のチャンネルの導
電性の特性に影響を与えるという効果が利用される。電
荷メモリ領域105に電荷キャリアが導入されると、ソ
ース領域102とドレイン領域103との間のチャンネ
ルは第1の導電性を有する。ソース領域102とドレイ
ン領域103との間に印加された電圧は、その後、ソー
ス領域102とドレイン領域103との間の第1の電流
の強さの電流になる。これに対して、電荷メモリ領域1
05が電荷キャリアを有さない場合、ソース領域102
とドレイン領域103との間のチャンネルは、第1の導
電性とは明確に異なる第2の導電性を有する。さらに、
ソース領域102とドレイン領域103との間に印加さ
れた電圧は、第2の電流の強さの電流の流れを引き起こ
し、ここで、第2の電流の強さは、第1の電流の強さと
は明確に異なる。
【0015】側方のゲート電極109に電圧が印加され
ない場合、トンネル層106と半導体領域107とから
なる二重層は電気的に絶縁されるので、場合によって
は、電荷メモリ領域105に導入された電荷キャリア
は、ここで永続的に蓄積される。適切な電圧を側方のゲ
ート電極109に印加することにより、トンネル層10
6の左右の端部において、それぞれ1つの導電性領域が
形成される。この状態において、トンネル層106と半
導体領域107からなる二重層は良好に導電する。この
状態において、電極108にさらなる電圧が印加される
と、電極108により電荷キャリアが電荷メモリ領域1
05に流れるか、または電荷キャリアがこの領域から流
れ得る。側方のゲート電極109に印加された電圧をス
イッチオフした後、トンネル層106と半導体領域10
7からなる二重層は、再び電気的に絶縁されるので、場
合によっては、電荷メモリ領域105に蓄積された電荷
キャリアは、ここで永続的に残る。従って、PLEDメ
モリセル100により、多重であるトンネル障壁の側方
領域が、さらなる電圧を側方に印加することにより導電
性になることにより、高速の書き込みおよび消去が達成
される。
【0016】しかしながら、PLEDメモリセルの製作
も動作も技術的に複雑である(aufwendig)。
なぜなら、一方で、PLEDメモリセルは4つの電極を
用いてインプリメントされ得、他方、PLEDメモリセ
ルの4つの電極は、メモリ構成において対応する導体ト
ラックと電気的と接続されなければならないからであ
る。しかしながら、ここで、この4つの電極は単純なプ
レーナ技術では製作できない。従って、PLEDメモリ
セルは、技術的に複雑かつ高価である。
【0017】図2aおよび図2bを参照して、以下にお
いて、共鳴トンネルダイオード200の概念が記載され
る。この概念は、非特許文献3から公知であり、さらな
る実施形態においてトンネル誘電体として用いられ得
る。
【0018】図2aにおいて図示される共鳴トンネルダ
イオード200は、n型ドーピングされたシリコン基
板201、第1のトンネル障壁202、ポテンシャル井
戸層203、第2のトンネル障壁204、電気的絶縁層
205および電極206を備える。電極206は、図2
aに図示される共鳴トンネルダイオード200におい
て、アルミニウムおよび金を含む構造である。第1のト
ンネル障壁202は、二フッ化カルシウム(CaF
から製作され、ポテンシャル井戸層203は二フッ化カ
ドミウム(CdF)から製作され、第2のトンネル障
壁204はまた、二フッ化カルシウム(CaF)から
製作される。
【0019】図2bにおいて、共鳴トンネルダイオード
200(このダイオードの構造は垂直にプロットされ
る)に従う電位の関係(水平にプロットされるのは電位
V)が図示される。
【0020】特に、ポテンシャル井戸層203は、2つ
のエネルギーレベル203a、203bを有する。これ
らのエネルギーレベルは、n型ドーピングされたシリ
コン基板201と電極206との間に電圧が存在しない
状態で、電流の流れがポテンシャル井戸層203を通り
抜けることができないように提供される。これに対し
て、図2bに図示されるように、n型ドーピングされ
たシリコン基板201と電極206との間に適切な電圧
が印加された場合、ポテンシャル井戸層203の第1の
エネルギーレベル203aは、電流がn型ドーピング
されたシリコン基板201から、ポテンシャル井戸層2
03を通って電極206の中にまで流れることが可能に
される電位にある。これは、図2bにおいて矢印207
を用いて具体的に説明される。
【0021】共鳴トンネルダイオードは、確かに、トン
ネル誘電体として用いられる二酸化シリコン(Si
)を代用することを可能にするが、この共鳴トンネ
ルダイオードには、制御可能な電力構成部品が一体化さ
れないという不利な点を有する。
【0022】特許文献2から、いわゆる「クレスト障壁
(Crested−Barrier)」の概念が公知で
ある。この概念により、典型的には、ポテンシャル障壁
の異なったエネルギーの高さを有する3つのトンネル障
壁の直列の構成が、導電性チャンネルと、フローティン
グゲート電界効果トランジスタのフローティングゲート
との間で酸化物層の代わりに用いられる。上述の従来の
EEPROMメモリにおいて、導電性チャンネルとフロ
ーティングゲートとの間の酸化物層は、通常、均一な構
造を有する約10ナノメータの厚さの二酸化シリコン層
である。理論的考察は、矩形ではなく、少なくとも階段
形状に近い電位プロファイルであり、中央部に最大のポ
テンシャル障壁を有する同じ厚さの障壁が、保持時間が
変わらない状態で、高速化された書き込みまたは消去を
可能にすることを示す。これは、階段形状に近い電位プ
ロファイルを用いて、書き込みまたは消去のために必要
な電圧が、矩形の電位プロファイルの場合よりも明らか
に小さくなり得ることによる。
【0023】ここで、「クレスト障壁」概念の基本的な
考え方は、書き込み/消去電圧が印加された場合に、ト
ンネル層を通るトンネル電流の強さの、書き込み/消去
電圧が半分印加された場合のトンネル電流の強さに対す
る比率を、矩形の電位プロファイルを有するトンネル障
壁に関して、および階段形状の電位プロファイルを有す
るトンネル障壁に関して、中央部における最大のポテン
シャル障壁と比較するということである。階段形状のポ
テンシャル障壁と、中央部における最大ポテンシャル障
壁との、このトンネル電流比率は、矩形の障壁に関する
よりもはるかに大きいことがわかる。このトンネル電流
比率は、「クレスト障壁」概念に基づくメモリセルの、
保持時間と消去時間との比率、または保持時間とプログ
ラミング時間との比率の基準である。
【0024】中央部に最大のポテンシャル障壁を有する
階段形状の電位プロファイルは、特許文献2によれば、
3つの薄い層を用いて近似化され得、この際、中間層
は、両方の周縁層よりも高いポテンシャル障壁を有す
る。トンネル障壁300の矩形の電位プロファイル30
1は、図3aにおいて基底状態302であり、図3bに
おいて、電圧がかけられた状態303であり、トンネル
障壁の階段形状の電位プロファイル304は、図3cに
おいて、基底状態305であり、図3dにおいて、電圧
が印加された状態306が図示される。トンネル障壁3
00は、厚さDおよびトンネル障壁300のフェルミ準
位Eに対するポテンシャルの高さUを有する。3つの
薄い層を用いて実現された階段形状の電位プロファイル
304の場合、中間層は、厚さd、およびフェルミ準位
に対する高いポテンシャル障壁U’を有するが、両方の
外側の層は、それぞれ厚さd’、およびフェルミ準位E
に対する低いポテンシャル障壁U”を有する。この場
合、中間層の厚さdは、通常、3nmよりも大きく、ト
ンネル障壁の確実な絶縁作用を保証する。
【0025】トンネル障壁300の電位プロファイルが
基底状態302または305にある間、図において、ト
ンネル障壁300の左右に隣接する両方の層間では、電
荷キャリアの交換は起こらない。なぜなら、トンネル電
流およびトンネルの確率(Tunnelwahrsch
einlichkeit)は過度に小さいからである。
トンネル障壁300の電位プロファイルがトンネル障壁
300の右側に位置する層に存在する、外側の電位差V
に予め電圧がかけられる(vorgespannt)場
合、電位プロファイルがシフトされる。この際、トンネ
ル障壁300の右側に隣接する層のフェルミ準位E
は、エネルギー差eVだけ予め電圧がかけられたフェ
ルミ準位E’へと低減される。これにより、電子がト
ンネル障壁300を通ってトンネルすることが可能にな
る。従って、これは、結果として、トンネル障壁300
と隣接する層間で、電流jの形態で電荷キャリアを交換
する。この電流jは、エネルギー差eVが原因で、より
高いフェルミ準位Eを有するトンネル障壁300の側
方から、より低く、電圧がかけられたフェルミ準位
’へと流れる。
【0026】その際、中央部に最大のポテンシャル障壁
を有する、記載された階段形状の電位プロファイルの場
合、ファウラーノルトハイムトンネルの電流密度は、実
質的に、矩形の電位プロファイルの場合よりも、印加さ
れた電圧に、より敏感に依存することがわかる。
【0027】しかしながら、「クレスト障壁」概念から
の、中央部に最大のポテンシャル障壁を有する階段形状
の電位プロファイルは、トンネル障壁層の2つの端部間
に電位差が存在する場合、この層は、トンネル障壁の中
間層に接して電荷キャリアのくぼみ(Ladungst
raegersenke)307が形成されるように電
圧がかけられる。電荷キャリアのくぼみ307におい
て、電荷キャリアが蓄積されるという不利な点を有す
る。なぜなら、これらの電荷キャリアは、中間層の厚さ
が原因で、この中間層を通ってトンネルし得ないからで
ある。しかしながら、電荷キャリアのくぼみ307にお
ける、これらの電荷キャリアの蓄積は、「クレスト障
壁」電界効果トランジスタの電気的特性に望ましくない
変化をもたらし得る。特に、「クレスト障壁」概念は、
+10Vより小さい、低い電圧には制限付きでのみ適切
である。
【0028】本明細書中に、以下の刊行物が引用され
る:
【特許文献1】DE 198 23 768 A1公報
【特許文献2】WO 99/19913パンフレット
【非特許文献1】Widmann D.、Mader
H.、Friedrich H.:「Technolo
gie hochintegrierter Scha
ltungen」、Kapitel 8.4、Spri
nger Verlag、Berlin、IBSN 3
−540−59357−8(1996年)
【非特許文献2】Nakazato K.、Piotr
owicz P.J.A.、HaskoD.G.、Ah
med H.、Itoh K.:「PLED−Plan
arLocalixed Electron Devi
ces」in IEEE Proc.IEDM97 T
ech.Dig.、179〜182頁(1997年)
【非特許文献3】Watanabe M.、Fumay
ama T.、Teraji T.、Sakamaki
N.:「CaF/CdF Double−Bar
rierResonant Tunneling Di
ode with HighRoom−Tempera
ture Peak−to−Valley Rati
o」in Jpn.J.Appl.Phys.、Vo
l.39、L716〜L719頁(2000年)
【0029】
【発明が解決しようとする課題】従って、本発明は、フ
ローティングゲート電界効果トランジスタを、実質的
に、少なくとも保持時間の長さが変わらない状態で、従
来技術と比較して短縮された書き込み/消去時間の不揮
発性データメモリとして提供することを課題とする。
【0030】
【課題を解決するための手段】この課題は、独立請求項
の特徴を有するフローティングゲート電界効果トランジ
スタにより解決される。
【0031】フローティングゲート電界効果トランジス
タは、ソース領域、ドレイン領域およびチャンネル領
域、チャンネル領域の上に配置された第1の電気的絶縁
層、この第1の電気的絶縁層の上に配置されたフローテ
ィングゲート領域、このフローティングゲート領域の上
に配置された第2の電気的絶縁層、ならびにこの第2の
電気的絶縁層の上に配置されたゲート領域を備える。第
1の電気的絶縁層または第2の電気的絶縁層は、3つの
層を含む電気的絶縁層のシーケンスを有する。この電気
的絶縁層のシーケンスは、第1の相対的誘電率を有する
材料を含む下部層、第2の相対的誘電率を有する材料を
含む中間層、および第3の相対的誘電率を有する材料を
含む上部層を備える。この際、第2の相対的誘電率は、
第1の相対的誘電率よりも大きく、かつ第3の相対的誘
電率よりも大きい。
【0032】従って、明らかに、フローティングゲート
電界効果トランジスタの電気的絶縁層のシーケンスは、
3重のトンネル障壁とみなされ得る。
【0033】本発明の利点は、フローティングゲート電
界効果トランジスタが、フローティングゲート領域に、
トンネル障壁として、特定の、電気的絶縁層のシーケン
スを有する記憶素子であるということに見出され得る。
電気的絶縁層のシーケンスは、材料技術的に、トンネル
障壁内に、明らかに、階段形状の電位プロファイルを形
成し、この際、中間層は下部層よりも、かつ同時に上部
層よりも低いポテンシャル障壁を有するように提供され
る。この階段形状の電位プロファイルは、明らかに、ポ
テンシャル井戸としても見なされ得る。これは、電気的
絶縁層のシーケンスの個々の層についての適切な材料選
択、従って、それぞれの相対的誘電率の直接的な結果で
ある。
【0034】外側の電位差Vをフローティングゲートに
印加する場合、電気的絶縁層のシーケンスの階段形状の
電位プロファイルは、エネルギーeVだけ電圧がかけら
れる。この際、中間層のより低いポテンシャル障壁は、
フェルミ準位E未満になるように低減される。例え
ば、電気的絶縁層のシーケンスの上部層と接するフェル
ミ準位EがエネルギーeVだけ低減されて、電圧がか
けられたフェルミ準位E ’にまで低減されると、上部
層のポテンシャル障壁もフェルミ準位Eより小さくな
るように低減される。従って、下部層のポテンシャル障
壁のみがフェルミ準位Eより大きい状態で留まる。電
流の流れが、電気的絶縁層のシーケンスの下部のフェル
ミ準位Eから、電気的絶縁層のシーケンスより大き
い、電圧がかけられたフェルミ準位E’に到達するた
めに、電子は、フェルミ準位Eから下部層のポテンシ
ャル障壁を通ってのみトンネルしなければならない。従
って、電圧がかけられた状態で、電気的絶縁層のシーケ
ンスが有効にトンネルを通り抜け得る厚さが、矩形、す
なわち線形の電位プロファイルを有する、一貫して均一
の電気的絶縁層の厚さよりも小さいことが達成される。
これは、保持時間の長さが変わらない状態で、電気的絶
縁層のシーケンスにおいて電流密度が上昇され得、従っ
て、書き込み/消去時間が短縮され得るという結果をも
たらす。
【0035】電圧がかかっていない状態における、電気
的絶縁層のシーケンスの実効(effective w
irksam)厚(EOT=equivalent o
xide thickness)は、電気的絶縁層のシ
ーケンスにおいて用いられる材料の物理的厚さおよび相
対誘電率から算定され得、線形電位プロファイルを有す
る一貫して均一な電気的絶縁層のシーケンスの厚さと比
較するために用いられる。例えば、窒化ケイ素(Si
)を含む層については、3.8nmの物理的厚さ
d、窒化ケイ素(Si)に関して7.8の相対誘
電率ε1、およびシリコン酸化物(SiO)に関して
4の誘電率ε2を用いて、dEOT=ε2/ε1・dに
より、1.9nmの実効的な幅dEOTが算出されれ
る。従って、シリコン酸化物(SiO)を含む1nm
厚さの層、窒化ケイ素(Si)を含む3.8nm
厚さの層、およびシリコン酸化物(SiO)を含む1
nm厚さの層からなる電気的絶縁層のシーケンスは、
3.9nmの総実効厚を有する。
【0036】フローティングゲートのさらなる利点は、
中央部により低いポテンシャル障壁を有する、階段形状
の電位プロファイルを用いて、電荷キャリアのくぼみの
形成が「クレスト障壁」概念により回避されるというこ
とである。提示された材料選択に基づいて、電気的絶縁
層のシーケンスの下部層も上部層も、十分に薄く選択さ
れ得るので、電圧がかけられた状態で、電荷キャリア
は、さらに妨げられることなく下部層および上部層を通
ってトンネルし得る。従って、電圧がかけられた状態
で、電気的絶縁層のシーケンスを通ってトンネルする電
荷キャリアのいずれも蓄積されない。これは、さらに、
フローティングゲート電界効果トランジスタの電気的特
性が影響されない状態で留まるという結果をもたらす。
【0037】明らかに、フローティングゲート電界効果
トランジスタは、さらに、電気的絶縁層のシーケンスに
おいて電界が存在する場合、電荷キャリアの蓄積は行な
われないように調整される。
【0038】フローティングゲート電界効果トランジス
タの下部層および上部層は、好適には、中間層よりも
0.5eVと1.5eVとの間だけ高いポテンシャル障
壁を有する。
【0039】好適には、フローティングゲート電界効果
トランジスタにおいて、第1の相対的誘電率および第3
の相対的誘電率は、それぞれ1〜10の範囲の値を有
し、第2の相対誘電率は、好適には、10〜25の範囲
の値を有する。
【0040】フローティングゲート電界効果トランジス
タの好適な実施形態において、電気的絶縁層のシーケン
ス内に、同じ材料を含む下部層および上部層が製作され
る。
【0041】フローティングゲート電界効果トランジス
タの電気的絶縁層のシーケンスの下部層および上部層
は、好適には、それぞれ0.5nm〜2nmの範囲の厚
さを有する。フローティングゲート電界効果トランジス
タの電気的絶縁層のシーケンスの中間層は、好適には、
5nm〜10nmの範囲の厚さを有する。これにより、
フローティングゲート電界効果トランジスタのフローテ
ィングゲート領域のプログラミングおよび消去のために
必要な電圧は、8Vよりも小さくなるように低減され
る。フローティングゲート領域のプログラミングおよび
消去のために必要な書き込み時間も同様に、数マイクロ
秒から10ナノ秒未満に低減される。従って、特に、低
い電圧について、本発明による概念は「クレスト障壁」
概念と比較して、より有利である。
【0042】フローティングゲート電界効果トランジス
タの好適な実施形態において、電気的絶縁層のシーケン
スの下部層および上部層は、それぞれ二酸化ケイ素(S
iO )および1nmの厚さを有するが、電気的絶縁層
のシーケンスの中間層は、酸化ジルコニウム(Zr
)および6nmの厚さを有する。この場合、1nm
の厚さを有する層は、例えば、いわゆる原子層堆積(A
LD=atomic layer depositio
n)を用いて生成され得る。上部層および下部層に二酸
化ケイ素(SiO)を用いる代わりに、例えば、酸化
アルミニウム(Al )、酸化ランタン(La
)、酸化イットリウム(Y)または窒化ケイ素
(Si)も用いられ得る。中間層に酸化ジルコニ
ウム(ZrO )を用いる代わりに、例えば、酸化ハフ
ニウム(HfO)、窒化ケイ素(Si)また
は、いわゆるアルミナも用いられ得る。アルミナと称さ
れるのは、酸化アルミニウム(Al)と、高い相
対的誘電率を有する材料の他の酸化物との混合構造であ
る。
【0043】従って、本発明は、以下を提供する。
【0044】(1) フローティングゲート電界効果ト
ランジスタであって、ソース領域、ドレイン領域および
チャンネル領域と、上記チャンネル領域の上に配置され
た第1の電気的絶縁層と、上記第1の電気的絶縁層の上
に配置されたフローティングゲート領域と、上記フロー
ティングゲート領域の上に配置された第2の電気的絶縁
層と、上記第2の電気的絶縁層の上に配置されたゲート
領域とを備え、上記第1の電気的絶縁層または上記第2
の電気的絶縁層は、3つの層を含む電気的絶縁層のシー
ケンスを有し、上記電気的絶縁層のシーケンスは、第1
の相対的誘電率を有する材料を含む下部層と、第2の相
対的誘電率を有する材料を含む中間層と、第3の相対的
誘電率を有する材料を含む上部層とを含み、上記第2の
相対的誘電率は、上記第1の相対的誘電率よりも大き
く、かつ上記第3の相対的誘電率よりも大きい、フロー
ティングゲート電界効果トランジスタ。
【0045】(2) 上記電気的絶縁層のシーケンスに
おいて電界が存在する場合、電荷キャリアの蓄積が起こ
らないように調整される、項目1に記載のフローティン
グゲート電界効果トランジスタ。
【0046】(3) 上記下部層および上記上部層は、
中間層よりも0.5eVと1.5eVとの間だけ高いポ
テンシャル障壁を有する、項目1または2に記載のフロ
ーティングゲート電界効果トランジスタ。
【0047】(4) 上記第1の相対的誘電率および第
3の相対的誘電率は、それぞれ1〜10の範囲の値を有
し、上記第2の相対的誘電率は、10〜25の範囲の値
を有する、項目1〜3の1つに記載のフローティングゲ
ート電界効果トランジスタ。
【0048】(5) 上記電気的絶縁層のシーケンスに
おいて、上記下部層と上記上部層は、同じ材料で製作さ
れる、項目1〜4の1つに記載のフローティングゲート
電界効果トランジスタ。
【0049】(6) 上記電気的絶縁層のシーケンスの
上記下部層と上記上部層は、それぞれ0.5nm〜2n
mの範囲の厚さを有し、上記電気的絶縁層のシーケンス
の上記中間層は、5nm〜10nmの範囲の厚さを有す
る、項目1〜5の1つに記載のフローティングゲート電
界効果トランジスタ。
【0050】(7) 上記電気的絶縁層のシーケンスの
上記下部層と上記上部層は、それぞれ二酸化ケイ素、な
らびに1nmの厚さを有し、上記電気的絶縁層のシーケ
ンスの上記中間層は、酸化ジルコニウムおよび6nmの
厚さを有する、項目1〜6の1つに記載のフローティン
グゲート電界効果トランジスタ。
【0051】本発明の実施例は、図において示され、以
下において詳細に説明される。その際、同じ符号は同じ
構成要素を示す。
【0052】
【発明の実施の形態】図4は、本発明の第1の実施例に
よる、フローティングゲート電界効果トランジスタ40
0の模式的断面図を示す。
【0053】この実施例によるフローティングゲート電
界効果トランジスタ400は、シリコンを含む半導体基
板401を土台とする。この半導体基板401におい
て、基板の表面402にn型ドーピングされたソース
領域403およびn型ドーピングされたドレイン領域
404が配置され、これらの領域間に配置されたチャン
ネル領域405により、空間的に互いに分離される。基
板の表面402に、チャンネル領域405の上に第1の
電気的絶縁層406が付与される。第1の電気的絶縁層
406は、この実施例によれば、10nmの厚さを有す
る二酸化ケイ素(SiO)を含む。
【0054】第1の電気的絶縁層406の上に、任意の
導電性材料を含み得るフローティングゲート領域407
が配置される。フローティングゲート領域の上には、以
下の3つの部分層から構成される第2の電気的絶縁層4
08が配置される。すなわち、フローティングゲート領
域407の上に、まず、下部層409、この下部層の上
に中間層410、およびその上に上部層411が配置さ
れる。下部層409および上部層411は、この実施例
によれば、それぞれ1nmの厚さを有する二酸化ケイ素
(SiO)を含む。これらの両方の層は、この実施例
によれば、原子層堆積(ALD=atomic lay
er deposition)を用いて堆積される。中
間層410は、この実施例によれば、6nmの厚さを有
する酸化ジルコニウム(ZrO)を含む。従って、第
2の電気的絶縁層408は、8nmの物理的全厚さdを
有する。酸化ジルコニウム(ZrO)の相対的誘電率
の値は25に固定される。ここから、dEOT=ε2/
ε1・dであるために、第2の電気的絶縁層408につ
いて、約3.0nmの総実効厚が結果として得られる。
【0055】続いて、第2の電気的絶縁層408の上に
ゲート電極412が付与される。この電極は、本実施例
によれば、ポリシリコンを含む。フローティングゲート
407の記憶および消去は、本実施例によれば、ゲート
電極412から第2の電気的絶縁層408を通って行な
われる。同じ絶縁効果を有する、二酸化ケイ素(SiO
)を含む均一の絶縁層と比較して、第2の電気的絶縁
層408の厚さは小さいので、必要なプログラミング/
消去電圧は、8Vよりも小さくなるように低減され得、
必要とされる書き込み時間は、10nsよりも短くなる
ように低減され得る。
【0056】図5aにおいて、図4によるフローティン
グゲート電界効果トランジスタの第2の電気的絶縁層4
08が基底状態401にある、中央部により低いポテン
シャル障壁を有する階段形状の電位プロファイル400
が図示される。
【0057】フローティングゲート電界効果トランジス
タ400のフローティングゲート領域407およびゲー
ト電極412について、それぞれフェルミ準位Eがプ
ロットされる。第2の電気的絶縁層408は、図4に関
する記載ですでに説明されたように、8nmの全厚さD
を有し、下部層409、中間層410および上部層41
1から構成される。第2の絶縁層408の下部層409
および上部層408は、それぞれ1nmの厚さd’を有
し、フローティングゲート領域407およびゲート電極
412のフェルミ準位Eに関連してポテンシャル障壁
を有する。中間層410は、6nmの厚さdを有
し、フローティングゲート領域407およびゲート電極
412のフェルミ準位Eに関連して低いポテンシャル
障壁U**を有する。このポテンシャル障壁は、高いポ
テンシャル障壁Uよりも0.5eV〜1.5eV低
い。
【0058】図5bは、図4によるフローティング電界
効果トランジスタ400の第2の電気的絶縁層408が
電圧をかけられた状態502にある、中央部により低い
ポテンシャル障壁を有する階段形状の電位プロファイル
500を示す。
【0059】次に、フローティングゲート電界効果トラ
ンジスタ400の、フローティングゲート領域407と
ゲート電極412との間に電位差Vが存在する場合、ゲ
ート電極412のフェルミ準位Eから、エネルギー差
eVだけ低減された、電圧がかけられたフェルミ準位E
’が結果として得られる。これにより、電荷キャリア
は、電流jの形態で、フローティングゲート領域407
から第2の電気的絶縁層408を通ってゲート電極41
2へとトンネルし得る。
【0060】電荷キャリアをフローティングゲート領域
407に蓄積するために、フローティング領域407の
フェルミ準位Eから、エネルギー差eVだけ低減され
た、電圧がかけられたフェルミ準位E’が結果として
得られるように、フローティングゲート電界効果トラン
ジスタ400のフローティングゲート領域407とゲー
ト電極412との間に電位差Vが印加される。従って、
その後、電流jに対向する電流の流れが生じ、その結
果、電荷キャリアがゲート電極412からフローティン
グゲート領域407へとトンネルする。
【0061】第2の電気的絶縁層408における層のシ
ーケンスの構造に基づいて、特に、それぞれ、わずか1
nmの下部層409および上部層411の厚さd’が小
さいために、中間層410においては電荷キャリアの蓄
積には至らない。従って、第2の電気的絶縁層408の
層のシーケンスを通る電荷キャリアのトンネルは、フロ
ーティングゲート電界効果トランジスタ400の電子の
特性を変更しない。
【0062】図6において、本発明の第2の実施例によ
るフローティングゲート電界効果トランジスタ600の
模式的断面図が示される。
【0063】第2の実施例によるフローティングゲート
電界効果トランジスタ600は、第1の実施例による、
フローティングゲート電界効果トランジスタ400の代
替物である。第1の実施例による、フローティングゲー
ト電界効果トランジスタ400とは異なって、第2の実
施例によるフローティングゲート電界効果トランジスタ
600の場合、フローティングゲート領域407を上方
または下方に制限する2つの絶縁層が交換される。下部
層409、中間層410および上部層411からなる層
のシーケンスは、第2の実施例によれば、チャンネル領
域405上の基板表面402に、第1の電気的絶縁層6
01として、フローティングゲート領域407の下に付
与される。下部層409および上部層411は、本実施
例によれば、それぞれ1nmの厚さを有する二酸化ケイ
素(SiO)を含む。中間層410は、本実施例によ
れば、6nmの厚さを有する酸化ジルコニウム(ZrO
)を含む。
【0064】下部層409、中間層410および上部層
411からなる層シーケンスをチャンネル領域405と
フローティングゲート領域407との間の配置は、下部
層409が基板表面402の熱による酸化作用によって
生成され得、従って、チャンネル領域405と下部層4
09との間に理想的な界面が得られるという利点を有す
る。
【0065】上部層411は、本実施例により、原子層
堆積(ALD=atomic layer depos
ition)を用いて堆積される。この結果、第1の電
気的絶縁層601に、8nmの全厚さが生じ、これは二
酸化ケイ素(SiO)を含む等価な、均一な絶縁層よ
りも25%だけ薄い。フローティングゲート領域407
とゲート電極412との間の第2の電気的絶縁層602
は、本実施例によれば、10nmの厚さを有する二酸化
ケイ素(SiO)を含む。
【0066】フローティングゲート領域407の記憶お
よび消去は、本実施例によれば、チャンネル領域405
から第1の電気的絶縁層601を通って行なわれる。同
じ絶縁作用を有する二酸化ケイ素(SiO)を含む均
一の絶縁層と比較して、第1の電気的絶縁層601の厚
さがより小さいために、必要なプログラミング/消去電
圧は、8Vよりも小さくなるように、および必要とされ
る書き込み時間を10nsよりも短くなるように低減さ
れ得る。
【0067】図7は、フローティングゲート電界効果ト
ランジスタの3つの異なった種類の電気的絶縁層に関す
る電流密度電圧特性曲線701、702、703を含む
ダイアグラム700を示す。
【0068】ダイアグラム700において、メモリセル
として用いられる、3つの異なったフローティングゲー
ト電界効果トランジスタの、360Kの周囲温度に関す
る電流密度電圧特性曲線が図示される。3つの特性曲線
701、702、703は、フローティングゲートにお
いて1Vの電位差が誤って外から付与される場合、関連
する絶縁層には、確かに、エネルギー的に(energ
etisch)電圧がかけられるが、漏れ電流の電流密
度は10−16A/cmよりも大きくならず、従っ
て、フローティングゲートにおける10年の保持時間が
保証されるように規格化される。従って、図700にお
ける3つの特性曲線701、702、703は、電圧値
が1Vの場合に交差する。図700における符号704
は、この交点を識別する。
【0069】特性曲線701は、プログラミングするた
めにトンネルし得る均一の絶縁層が5nmの厚さの二酸
化ケイ素(SiO)を有するフローティングゲート電
界効果トランジスタに関するものである。従って、特性
曲線701は、線形の電位プロファイルを有する均一の
絶縁層を表す。特性曲線702は、プログラミングする
ためにトンネルし得る絶縁層が、二酸化ケイ素(SiO
)を含む1nm厚さの層、窒化ケイ素(Si
を含む3.8nm厚さの層および二酸化ケイ素(SiO
)を含む1nm厚さの層からなる層のシーケンスを有
するフローティングゲート電界効果トランジスタに関す
るものである。従って、特性曲線702は、図5bに図
示された、中央部により低いポテンシャル障壁を有す
る、階段形状の電位プロファイルを有する層シーケンス
を表し、dEOT=ε2/ε1・dであるために、約
3.9nmの実効的全厚さを有する。特性曲線703
は、プログラミングするためにトンネルし得る絶縁層
が、二酸化ケイ素(SiO)を含む1.2nm厚さの
層、酸化ジルコニウム(ZrO)を含む12nm厚さ
の層、および二酸化ケイ素(SiO)を含む1.2n
m厚さの層からなる層のシーケンスを有するフローティ
ングゲート電界効果トランジスタに関するものである。
従って、特性曲線703は、同様に、図5bに図示され
た、中央部により低いポテンシャル障壁を有する階段形
状の電位プロファイルを表し、、dEOT=ε2/ε1
・dであるために、約4.3nmの総実効厚を有する。
【0070】点705は、10MV/cmの高さの最大
印加可能電界を示す。より大きい電界は、半導体基板4
01への漏れ電流をもたらす。その結果、半導体基板4
01の機械的破損に至り得る。
【0071】図700は、同じ電位差が存在する場合、
中央部により低いポテンシャル障壁を有する階段形状の
電位プロファイルを有する電気的絶縁層のシーケンス
は、線形の電位プロファイルを有する絶縁層と比較し
て、明確に撚り大きい電流密度を可能にするが、電気的
絶縁層のシーケンスの物理的厚さは、線形の電位プロフ
ァイルを有する絶縁層の厚さよりも大きいことを示す。
これは、フローティングゲート電界効果トランジスタに
おける、必要とされる書き込み時間が、本発明による電
気的絶縁層のシーケンスを用いて、対応して低減され得
るという結果をもたらす。
【0072】好適には、メモリセルとして用いられるフ
ローティングゲート電界効果トランジスタ(400)
は、フローティングゲート領域(407)の上側または
下側に、第1の相対誘電率を有する下部層(409)、
第2の相対誘電率を有する中間層(410)および第3
の相対誘電率を有する上部層(411)を含む電気的絶
縁層のシーケンス(408)を備え、ここで、第2の相
対誘電率は、第1の相対誘電率よりも大きく、かつ第3
の相対誘電率よりも大きい。
【0073】
【発明の効果】本発明により、フローティングゲート電
界効果トランジスタを、実質的に、少なくとも保持時間
の長さが変わらない状態で、従来技術と比較して短縮さ
れた書き込み/消去時間の不揮発性データメモリとして
提供することができた。
【図面の簡単な説明】
【図1】図1は、従来技術による、PLEDメモリセル
の原理を示す。
【図2a】図2aは、従来技術による、共鳴トンネルダ
イオードを示す。
【図2b】図2bは、従来技術による、共鳴トンネルダ
イオードに従う電位比率を示す。
【図3a】図3aは、従来技術による、フローティング
ゲートとトランンジスタ電極との間の絶縁層が基底状態
にある、矩形電位プロファイルを示す。
【図3b】図3bは、従来技術による、フローティング
ゲートとトランジスタ電極との間の絶縁層が電圧をかけ
られた状態にある、矩形電位プロファイルを示す。
【図3c】図3cは、従来技術による、フローティング
ゲートとトランジスタ電極との間の絶縁層が基底状態に
ある、中央部に最大のポテンシャル障壁を有する階段形
状の電位プロファイルを示す。
【図3d】図3dは、従来技術による、フローティング
ゲートとトランジスタ電極との間の絶縁層が電圧をかけ
られた状態にある、中央部に最大のポテンシャル障壁を
有する階段形状の電位プロファイルを示す。
【図4】図4は、本発明の第1の実施例による、フロー
ティングゲート電界効果トランジスタの模式的断面図を
示す。
【図5a】図5aは、図4によるフローティングゲート
電界効果トランジスタの第2の電気的絶縁層が基底状態
にある、中央部により低いポテンシャル障壁を有する階
段形状の電位プロファイルを示す。
【図5b】図5bは、図4によるフローティングゲート
電界効果トランジスタの第2の電気的絶縁層が電圧をか
けられた状態にある、中央部により低いポテンシャル障
壁を有する階段形状の電位プロファイルを示す。
【図6】図6は、本発明による第2の実施例による、フ
ローティングゲート電界効果トランジスタの模式的断面
図を示す。
【図7】図7は、フローティングゲート電界効果トラン
ジスタの、3つの異なった種類の電気的絶縁層に関する
電流密度電圧特性曲線を含む図を示す。
【符号の説明】
100 従来技術によるPLEDメモリセル 101 基板 102 ソース領域 103 ドレイン領域 104 電気的絶縁領域 105 電荷蓄積領域 106 トンネル層 107 半導体領域 108 電極 109 側方ゲート電極 200 従来技術による共鳴トンネルダイオード 201 n型ドーピングされたシリコン基板 202 第1のトンネル障壁 203 ポテンシャル井戸層 203a 第1のエネルギーレベル 203b 第2のエネルギーレベル 204 第2のトンネル障壁 205 電気的絶縁層 206 電極 207 n型ドーピングされたシリコン基板201
からポテンシャル井戸層203を通って電極206へと
流れる電流の流れ 300 従来技術によるトンネル障壁 301 トンネル障壁の矩形電気プロファイル 302 基底状態 303 電圧がかけられた状態 304 中央部に最大電位障壁を有するトンネル障壁
の階段形状の電位プロファイル 305 基底状態 306 電圧がかけられた状態 D トンネル障壁の厚さ U トンネル障壁の電位の高さ E フェルミ準位 d 中間層の厚さ d’ 各外側の層の厚さ U’ 中間層の高いポテンシャル障壁 U” 外側の層の低いポテンシャル障壁 eV 存在する外側の電位差 E’ 電圧がかけられたフェルミ準位 j 電流 307 電荷キャリアのくぼみ 400 本発明の第1の実施例によるフローティング
ゲート電界効果トランジスタ 401 半導体基板 402 基板の表面 403 ソース領域 404 ドレイン領域 405 チャンネル領域 406 第1の電気的絶縁層 407 フローティングゲート領域 408 第2の電気的絶縁層 409 下部層 410 中間層 411 上部層 412 ゲート電極 500 中間部に低いポテンシャル障壁を有する第2
の電気的絶縁層の階段形状の電位プロファイル 501 基底状態 502 電圧がかけられた状態 U 外側の層の高いポテンシャル障壁 U** 中間層の低いポテンシャル障壁 600 本発明の第2の実施例によるフローティング
ゲート電界効果トランジスタ 601 第1の電気的絶縁層 602 第2の電気的絶縁層 700 電流密度電圧特性曲線 701 線形電位プロファイルの特性曲線 702 中央部に、より高いポテンシャル障壁を有す
る階段形状の電位プロファイルに関する特性曲線 703 中央部に、より低いポテンシャル障壁を有す
る階段形状の電位プロファイルに関する特性曲線 704 3つの特性曲線の交点 705 最大印加可能電界の特性点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルティン シュテーデレ ドイツ国 85521 オットーブルン, オ ストプロイセンシュトラーセ 6 (72)発明者 ヴォルフガング レズナー ドイツ国 85521 オットーブルン, ズ デーテンシュトラーセ 23 (72)発明者 フランツ ホフマン ドイツ国 80995 ミュンヘン, ヘアベ ルクシュトラーセ 25ベー Fターム(参考) 5F083 EP02 EP23 EP43 EP44 EP55 EP56 ER02 ER03 GA01 GA21 JA02 JA19 JA20 JA36 JA38 5F101 BA26 BA29 BA35 BA36 BB05 BC02 BC11 BE05

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 フローティングゲート電界効果トランジ
    スタであって、 ソース領域、ドレイン領域およびチャンネル領域と、 該チャンネル領域の上に配置された第1の電気的絶縁層
    と、 該第1の電気的絶縁層の上に配置されたフローティング
    ゲート領域と、 該フローティングゲート領域の上に配置された第2の電
    気的絶縁層と、 該第2の電気的絶縁層の上に配置されたゲート領域とを
    備え、 該第1の電気的絶縁層または該第2の電気的絶縁層は、
    3つの層を含む電気的絶縁層のシーケンスを有し、 該電気的絶縁層のシーケンスは、第1の相対的誘電率を
    有する材料を含む下部層と、第2の相対的誘電率を有す
    る材料を含む中間層と、第3の相対的誘電率を有する材
    料を含む上部層とを含み、 該第2の相対的誘電率は、該第1の相対的誘電率よりも
    大きく、かつ該第3の相対的誘電率よりも大きい、フロ
    ーティングゲート電界効果トランジスタ。
  2. 【請求項2】 前記電気的絶縁層のシーケンスにおいて
    電界が存在する場合、電荷キャリアの蓄積が起こらない
    ように調整される、請求項1に記載のフローティングゲ
    ート電界効果トランジスタ。
  3. 【請求項3】 前記下部層および前記上部層は、中間層
    よりも0.5eVと1.5eVとの間だけ高いポテンシ
    ャル障壁を有する、請求項1または2に記載のフローテ
    ィングゲート電界効果トランジスタ。
  4. 【請求項4】 前記第1の相対的誘電率および第3の相
    対的誘電率は、それぞれ1〜10の範囲の値を有し、前
    記第2の相対的誘電率は、10〜25の範囲の値を有す
    る、請求項1〜3の1つに記載のフローティングゲート
    電界効果トランジスタ。
  5. 【請求項5】 前記電気的絶縁層のシーケンスにおい
    て、前記下部層と前記上部層は、同じ材料で製作され
    る、請求項1〜4の1つに記載のフローティングゲート
    電界効果トランジスタ。
  6. 【請求項6】 前記電気的絶縁層のシーケンスの前記下
    部層と前記上部層は、それぞれ0.5nm〜2nmの範
    囲の厚さを有し、該電気的絶縁層のシーケンスの前記中
    間層は、5nm〜10nmの範囲の厚さを有する、請求
    項1〜5の1つに記載のフローティングゲート電界効果
    トランジスタ。
  7. 【請求項7】 前記電気的絶縁層のシーケンスの前記下
    部層と前記上部層は、それぞれ二酸化ケイ素、ならびに
    1nmの厚さを有し、該電気的絶縁層のシーケンスの前
    記中間層は、酸化ジルコニウムおよび6nmの厚さを有
    する、請求項1〜6の1つに記載のフローティングゲー
    ト電界効果トランジスタ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007053171A (ja) * 2005-08-16 2007-03-01 Toshiba Corp 不揮発性半導体メモリ装置
JP2007059872A (ja) * 2005-07-25 2007-03-08 Toshiba Corp 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法
JP2007519257A (ja) * 2004-01-21 2007-07-12 サンディスク コーポレイション High−K材料とゲート間プログラミングとを使用する不揮発性メモリ・セル
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
JP2007294843A (ja) * 2006-04-24 2007-11-08 Hynix Semiconductor Inc ジルコニウム酸化膜を含む積層構造の誘電膜を備えたフラッシュメモリ素子の誘電体、フラッシュメモリ素子及びそれらの製造方法
JP2008541487A (ja) * 2005-05-17 2008-11-20 マイクロン テクノロジー, インク. 斬新な低電力不揮発性メモリおよびゲートスタック
US7989871B2 (en) 2006-03-15 2011-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having insulating films that include multiple layers formed by insulating materials having d-orbital metal element and insulating materials without d-orbital metal element

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
US7629641B2 (en) * 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US20070063252A1 (en) * 2005-09-16 2007-03-22 Yuan Diana D Non-volatile memory and SRAM based on resonant tunneling devices
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
US8188460B2 (en) * 2008-11-26 2012-05-29 Board Of Regents, The University Of Texas System Bi-layer pseudo-spin field-effect transistor
CN103400859B (zh) * 2013-08-13 2016-01-20 中国科学院上海微系统与信息技术研究所 基于石墨烯的隧穿场效应管单元、阵列及其形成方法
DE102016222213A1 (de) * 2016-11-11 2018-05-17 Robert Bosch Gmbh MOS-Bauelement, elektrische Schaltung sowie Batterieeinheit für ein Kraftfahrzeug

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955071A (ja) 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
US5619052A (en) * 1994-09-29 1997-04-08 Macronix International Co., Ltd. Interpoly dielectric structure in EEPROM device
US5703388A (en) * 1996-07-19 1997-12-30 Mosel Vitelic Inc. Double-poly monos flash EEPROM cell
DE19638969C2 (de) * 1996-09-23 2002-05-16 Mosel Vitelic Inc EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung
US6121654A (en) 1997-10-10 2000-09-19 The Research Foundation Of State University Of New York Memory device having a crested tunnel barrier
US6008091A (en) * 1998-01-27 1999-12-28 Lucent Technologies Inc. Floating gate avalanche injection MOS transistors with high K dielectric control gates
DE19823768A1 (de) 1998-05-28 1999-12-02 Bosch Gmbh Robert Smartpower-Bauelement
DE19903598A1 (de) * 1999-01-29 2000-08-10 Siemens Ag Halbleitervorrichtung mit Mehrfachdielektrikum
DE19926108C2 (de) 1999-06-08 2001-06-28 Infineon Technologies Ag Nichtflüchtige Halbleiter-Speicherzelle mit einem Metalloxid-Dielektrikum und Verfahren zu deren Herstellung
JP3743486B2 (ja) * 1999-06-23 2006-02-08 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
US6407435B1 (en) 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
JP3540234B2 (ja) 2000-02-14 2004-07-07 Necエレクトロニクス株式会社 半導体装置の製造方法
JP2002280465A (ja) * 2001-03-19 2002-09-27 Sony Corp 不揮発性半導体記憶装置およびその製造方法
EP1253646B1 (en) * 2001-04-27 2011-09-14 Imec Insulating barrier for non-volatile memory device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007519257A (ja) * 2004-01-21 2007-07-12 サンディスク コーポレイション High−K材料とゲート間プログラミングとを使用する不揮発性メモリ・セル
JP2008541487A (ja) * 2005-05-17 2008-11-20 マイクロン テクノロジー, インク. 斬新な低電力不揮発性メモリおよびゲートスタック
JP2007059872A (ja) * 2005-07-25 2007-03-08 Toshiba Corp 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法
US8093126B2 (en) 2005-07-25 2012-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, semiconductor device and manufacturing method of nonvolatile semiconductor memory device
JP2007053171A (ja) * 2005-08-16 2007-03-01 Toshiba Corp 不揮発性半導体メモリ装置
US7550801B2 (en) 2005-08-16 2009-06-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7968933B2 (en) 2005-08-16 2011-06-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7989871B2 (en) 2006-03-15 2011-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having insulating films that include multiple layers formed by insulating materials having d-orbital metal element and insulating materials without d-orbital metal element
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
US8609487B2 (en) 2006-04-14 2013-12-17 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2007294843A (ja) * 2006-04-24 2007-11-08 Hynix Semiconductor Inc ジルコニウム酸化膜を含む積層構造の誘電膜を備えたフラッシュメモリ素子の誘電体、フラッシュメモリ素子及びそれらの製造方法

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