JP2003197785A - フローティングゲート電界効果トランジスタ - Google Patents
フローティングゲート電界効果トランジスタInfo
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Abstract
(57)【要約】
【課題】フローティングゲート電界効果トランジスタ
を、実質的に、少なくとも保持時間の長さが変わらない
状態で、従来技術と比較して短縮された書き込み／消去
時間の不揮発性データメモリとして提供すること。 【解決手段】好適には、メモリセルとして用いられるフ
ローティングゲート電界効果トランジスタ（４００）
は、フローティングゲート領域（４０７）の上側または
下側に、第１の相対誘電率を有する下部層（４０９）、
第２の相対誘電率を有する中間層（４１０）および第３
の相対誘電率を有する上部層（４１１）を含む電気的絶
縁層のシーケンス（４０８）を備え、ここで、第２の相
対誘電率は、第１の相対誘電率よりも大きく、かつ第３
の相対誘電率よりも大きい。
を、実質的に、少なくとも保持時間の長さが変わらない
状態で、従来技術と比較して短縮された書き込み／消去
時間の不揮発性データメモリとして提供すること。 【解決手段】好適には、メモリセルとして用いられるフ
ローティングゲート電界効果トランジスタ（４００）
は、フローティングゲート領域（４０７）の上側または
下側に、第１の相対誘電率を有する下部層（４０９）、
第２の相対誘電率を有する中間層（４１０）および第３
の相対誘電率を有する上部層（４１１）を含む電気的絶
縁層のシーケンス（４０８）を備え、ここで、第２の相
対誘電率は、第１の相対誘電率よりも大きく、かつ第３
の相対誘電率よりも大きい。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ート電界効果トランジスタに関する。
ート電界効果トランジスタに関する。
【０００２】
【従来の技術】コンピューター技術の急速な発展に鑑み
て、益々小さい構成上で、益々短い書き込み／読み出し
／消去時間で、益々大きい記憶容量を提供する記憶媒体
の必要が生じている。通常、大量のデータはメモリセル
の構成内に記憶される。従来技術によるメモリセルの概
観は、例えば、非特許文献１によって与えられる。
て、益々小さい構成上で、益々短い書き込み／読み出し
／消去時間で、益々大きい記憶容量を提供する記憶媒体
の必要が生じている。通常、大量のデータはメモリセル
の構成内に記憶される。従来技術によるメモリセルの概
観は、例えば、非特許文献１によって与えられる。
【０００３】特許文献１から、スマート電力（Ｓｍａｒ
ｔｐｏｗｅｒ）構成部品と称される電力構成部品が公知
である。この構成部品は、誘導電荷に対して、より確実
なスイッチングのために機能し、誘導電荷を通る電流を
検出する電流検出素子を備える。
ｔｐｏｗｅｒ）構成部品と称される電力構成部品が公知
である。この構成部品は、誘導電荷に対して、より確実
なスイッチングのために機能し、誘導電荷を通る電流を
検出する電流検出素子を備える。
【０００４】性能の良いメモリセルとして、一方で、い
わゆるダイナミックメモリセル（ＤＲＡ＝ｄｙｎａｍｉ
ｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：記憶
保持動作が必要な随時書き込み読み出しメモリ）、他
方、不揮発性メモリセルが公知である。
わゆるダイナミックメモリセル（ＤＲＡ＝ｄｙｎａｍｉ
ｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：記憶
保持動作が必要な随時書き込み読み出しメモリ）、他
方、不揮発性メモリセルが公知である。
【０００５】ダイナミックメモリセルは、選択トランジ
スタおよびコンデンサを備える。この際、選択トランジ
スタは、チップ上のメモリ構成内で、構成の１部をなす
メモリコンデンサを選択するために利用される。メモリ
コンデンサの充電状態（Ｌａｄｕｎｇｓｚｕｓｔａｎ
ｄ）、すなわち、充電しているか、充電していないかに
依存して、メモリコンデンサは、論理値「０」のメモリ
状態か、または論理値「１」のメモリ状態を有する。公
知のメモリセルにおけるコンデンサの電荷は、再結合電
流および漏れ電流のために、約１秒の期間のうちに軽減
されるので、その電荷が、繰返し補充されなければなら
ない。読み出し工程の後も、情報が再び書き込まれなけ
ればならない。この電荷の補充は、チップ上の集積回路
の支援により自動的に行なわれる。この特殊性はメモリ
にダイナミックメモリという名称を付与した。ダイナミ
ックメモリセルは、有利にも、１０ナノ秒の規模の短い
書き込み／読み出し時間を有する。しかしながら、ダイ
ナミックメモリセルにエネルギーを永続的に供給しなけ
ればならないことは不利である。このことは、結果とし
て高い予熱、従ってメモリ構造の加熱をもたらす。さら
に、ダイナミックメモリセルはエネルギーを多く必要と
し、このことにより、ダイナミックメモリセルの動作に
おいてコストが増加する。これに加えて、ダイナミック
メモリセルは、電圧供給から分離する際に記憶された情
報が失われるという不利な点を有する。
スタおよびコンデンサを備える。この際、選択トランジ
スタは、チップ上のメモリ構成内で、構成の１部をなす
メモリコンデンサを選択するために利用される。メモリ
コンデンサの充電状態（Ｌａｄｕｎｇｓｚｕｓｔａｎ
ｄ）、すなわち、充電しているか、充電していないかに
依存して、メモリコンデンサは、論理値「０」のメモリ
状態か、または論理値「１」のメモリ状態を有する。公
知のメモリセルにおけるコンデンサの電荷は、再結合電
流および漏れ電流のために、約１秒の期間のうちに軽減
されるので、その電荷が、繰返し補充されなければなら
ない。読み出し工程の後も、情報が再び書き込まれなけ
ればならない。この電荷の補充は、チップ上の集積回路
の支援により自動的に行なわれる。この特殊性はメモリ
にダイナミックメモリという名称を付与した。ダイナミ
ックメモリセルは、有利にも、１０ナノ秒の規模の短い
書き込み／読み出し時間を有する。しかしながら、ダイ
ナミックメモリセルにエネルギーを永続的に供給しなけ
ればならないことは不利である。このことは、結果とし
て高い予熱、従ってメモリ構造の加熱をもたらす。さら
に、ダイナミックメモリセルはエネルギーを多く必要と
し、このことにより、ダイナミックメモリセルの動作に
おいてコストが増加する。これに加えて、ダイナミック
メモリセルは、電圧供給から分離する際に記憶された情
報が失われるという不利な点を有する。
【０００６】不揮発性メモリ（ＮＶＭ＝ｎｏｎ ｖｏｌ
ａｔｉｌｅ ｍｅｍｏｒｙ）は、メモリセル内に記憶さ
れた情報が、供給電圧をスイッチオフした後でも、典型
的には、少なくとも１０年の保持時間が確保されるとい
う点で特徴的である。最もよく用いられる不揮発半導体
メモリは、ＥＥＰＲＯＭ（ＥＥＰＲＯＭ＝ｅｌｅｃｔｒ
ｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒ
ａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：
電気的消去可能なプログラマブル読み出し専用メモリ）
である。ＥＥＰＲＯＭは、オペレータが頻繁に繰返し可
能な読み出し、電気的消去およびプログラミングを行な
うことを可能にする。
ａｔｉｌｅ ｍｅｍｏｒｙ）は、メモリセル内に記憶さ
れた情報が、供給電圧をスイッチオフした後でも、典型
的には、少なくとも１０年の保持時間が確保されるとい
う点で特徴的である。最もよく用いられる不揮発半導体
メモリは、ＥＥＰＲＯＭ（ＥＥＰＲＯＭ＝ｅｌｅｃｔｒ
ｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒ
ａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ：
電気的消去可能なプログラマブル読み出し専用メモリ）
である。ＥＥＰＲＯＭは、オペレータが頻繁に繰返し可
能な読み出し、電気的消去およびプログラミングを行な
うことを可能にする。
【０００７】ＥＥＰＲＯＭについての重要な例は、メモ
リセルとして形成される、フローティングゲートを有す
る電界効果トランジスタである。このメモリセルの場
合、フローティングゲート、すなわち、導電性材料から
なる、周辺から電気的に分離された層において電荷が蓄
積される。フローティングゲートの再荷電（Ｕｍｌａｄ
ｅｎ）は、電界効果トランジスタとフローティングゲー
トとの間の電気的に絶縁する酸化物層を通ってトンネル
するトンネル電子により行なわれる。
リセルとして形成される、フローティングゲートを有す
る電界効果トランジスタである。このメモリセルの場
合、フローティングゲート、すなわち、導電性材料から
なる、周辺から電気的に分離された層において電荷が蓄
積される。フローティングゲートの再荷電（Ｕｍｌａｄ
ｅｎ）は、電界効果トランジスタとフローティングゲー
トとの間の電気的に絶縁する酸化物層を通ってトンネル
するトンネル電子により行なわれる。
【０００８】フローティングゲートを有するメモリセル
において、ＤＲＡＭのメモリコンデンサの代わりにメモ
リセルの電界効果トランジスタ自体が用いられる。プロ
グラミングの際に、選択されたメモリセルのワード線
に、ＣＨＥセル（ＣＨＥ＝ｃｈａｎｎｅｌ ｈｏｔ ｅ
ｌｅｃｔｒｏｎ）の場合に典型的には、＋１０Ｖの正電
圧、およびＦＮセル（ＦＮ＝Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）の場合に、＋１５Ｖ〜＋２０Ｖが印加される。
この電位の関係の場合に、選択されたフローティングゲ
ート電界効果トランジスタは導電性であり、化合物層の
下の、ｎ＋型ドーピングされたソース／ドレイン領域、
または２つのソース／ドレイン領域間のチャンネル領域
が、十分に高いポテンシャルに上げられる。これによ
り、酸化物層における電界強度は、約１０７Ｖ／ｃｍの
ブレークダウン電界強度に近づけられる。その結果、フ
ローティングゲートと、その下に位置するソース／ドレ
イン領域、またはチャンネル領域との間に電子がトンネ
ルする。これにより、フローティングゲートにおいて、
補償されない電荷が残留し、典型的には、１０年の長い
保持時間の間ここに残る。このことは、フローティング
ゲート電界効果トランジスタに、電圧が存在しなくなっ
ても起こる。
において、ＤＲＡＭのメモリコンデンサの代わりにメモ
リセルの電界効果トランジスタ自体が用いられる。プロ
グラミングの際に、選択されたメモリセルのワード線
に、ＣＨＥセル（ＣＨＥ＝ｃｈａｎｎｅｌ ｈｏｔ ｅ
ｌｅｃｔｒｏｎ）の場合に典型的には、＋１０Ｖの正電
圧、およびＦＮセル（ＦＮ＝Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）の場合に、＋１５Ｖ〜＋２０Ｖが印加される。
この電位の関係の場合に、選択されたフローティングゲ
ート電界効果トランジスタは導電性であり、化合物層の
下の、ｎ＋型ドーピングされたソース／ドレイン領域、
または２つのソース／ドレイン領域間のチャンネル領域
が、十分に高いポテンシャルに上げられる。これによ
り、酸化物層における電界強度は、約１０７Ｖ／ｃｍの
ブレークダウン電界強度に近づけられる。その結果、フ
ローティングゲートと、その下に位置するソース／ドレ
イン領域、またはチャンネル領域との間に電子がトンネ
ルする。これにより、フローティングゲートにおいて、
補償されない電荷が残留し、典型的には、１０年の長い
保持時間の間ここに残る。このことは、フローティング
ゲート電界効果トランジスタに、電圧が存在しなくなっ
ても起こる。
【０００９】ＥＥＰＲＯＭは、特に面積節約型の、不揮
発性メモリセルであり、このメモリセルについて、以下
に、２つの実施形態が簡単に記載される。ＣＥＨセルは
ドレイン領域の近傍で、いわゆる「ホット（ｈｅｉｓ
ｓ）」電子、すなわち、十分高いエネルギーを得た電子
が酸化物層を通ってフローティングゲートへとトンネル
する。これに対して、ＦＮセルの場合、電子は、酸化物
層における高い電界に基づいて、フローティングゲート
にトンネルする。十分に高い電界が存在するもとで、電
子がトンネル層を通ってトンネルするプロセスは、ファ
ウラーノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネルと呼ばれる。
発性メモリセルであり、このメモリセルについて、以下
に、２つの実施形態が簡単に記載される。ＣＥＨセルは
ドレイン領域の近傍で、いわゆる「ホット（ｈｅｉｓ
ｓ）」電子、すなわち、十分高いエネルギーを得た電子
が酸化物層を通ってフローティングゲートへとトンネル
する。これに対して、ＦＮセルの場合、電子は、酸化物
層における高い電界に基づいて、フローティングゲート
にトンネルする。十分に高い電界が存在するもとで、電
子がトンネル層を通ってトンネルするプロセスは、ファ
ウラーノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネルと呼ばれる。
【００１０】既存のＥＥＰＲＯＭメモリの書き込み／消
去時間は、約１ミリ秒〜約１０ミリ秒である。従って、
ＥＥＰＲＯＭメモリの書き込み／消去時間は、ＤＲＡＭ
メモリの書き込み／消去時間と比較して、明らかに遅
い。これは、フローティングゲートと導電性チャンネル
との間のトンネル障壁に起因している。なぜなら、例え
ば二酸化ケイ素から製作されたトンネル障壁は、１０年
というメモリセルの保持時間を保証するために、約１０
ナノメータの最小厚さを有しなければならないからであ
る。このことは、典型的には１０Ｖ、部分的には２０Ｖ
までもの高い書き込み／消去電圧を必要とする。書き込
みまたは消去のための、このような高い電圧は不利であ
る。なぜなら集積回路における構成要素は、過度に高い
電圧により悪影響を受け、破壊され得るからである。
去時間は、約１ミリ秒〜約１０ミリ秒である。従って、
ＥＥＰＲＯＭメモリの書き込み／消去時間は、ＤＲＡＭ
メモリの書き込み／消去時間と比較して、明らかに遅
い。これは、フローティングゲートと導電性チャンネル
との間のトンネル障壁に起因している。なぜなら、例え
ば二酸化ケイ素から製作されたトンネル障壁は、１０年
というメモリセルの保持時間を保証するために、約１０
ナノメータの最小厚さを有しなければならないからであ
る。このことは、典型的には１０Ｖ、部分的には２０Ｖ
までもの高い書き込み／消去電圧を必要とする。書き込
みまたは消去のための、このような高い電圧は不利であ
る。なぜなら集積回路における構成要素は、過度に高い
電圧により悪影響を受け、破壊され得るからである。
【００１１】以下において、参考資料から公知の３つの
概念が記載される。これらの目的は、短い書き込み／消
去時間のメモリセルを提供することであり、このメモリ
セルは、１０年の保持時間を有する。
概念が記載される。これらの目的は、短い書き込み／消
去時間のメモリセルを提供することであり、このメモリ
セルは、１０年の保持時間を有する。
【００１２】図１を参照して、以下において、いわゆる
ＰＬＥＤメモリセル１００（ＰＬＥＤ＝ｐｌａｎａｒ
ｌａｃａｌｉｚｅｄ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃ
ｅ）の原理が記載される。これは非特許文献２から公知
である。
ＰＬＥＤメモリセル１００（ＰＬＥＤ＝ｐｌａｎａｒ
ｌａｃａｌｉｚｅｄ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃ
ｅ）の原理が記載される。これは非特許文献２から公知
である。
【００１３】図１に図示されるＰＬＥＤメモリセル１０
０は、基板１０１、この基板１０１の第１の表面領域に
ソース領域１０２、および基板１０１の第２の表面領域
にドレイン領域１０３を備える。ソース領域１０２とド
レイン領域１０３との間の領域にゲート酸化物の機能を
果たす、電気的絶縁領域１０４を用いて、ソース領域１
０２およびドレイン領域１０３が導入された基板１０１
が、電荷メモリ領域１０５から分離される。電荷メモリ
領域１０５の上に、複数の二重層が配置され、二重層の
各々は、トンネル層１０６と、それ固有のシリコンから
なる半導体領域１０７を交互に有する。図示されたＰＬ
ＥＤメモリセル１００は、それぞれ１つのトンネル層１
０６と１つの半導体領域１０７からなる４つの二重層を
備える。二重層の構成の上に電極１０８が付与される。
二重層の側面端部において、この電極は、薄い酸化物層
により、側方のゲート電極１０９から分離される。この
薄い酸化物層は、電気的絶縁領域１０４の１部として形
成される。
０は、基板１０１、この基板１０１の第１の表面領域に
ソース領域１０２、および基板１０１の第２の表面領域
にドレイン領域１０３を備える。ソース領域１０２とド
レイン領域１０３との間の領域にゲート酸化物の機能を
果たす、電気的絶縁領域１０４を用いて、ソース領域１
０２およびドレイン領域１０３が導入された基板１０１
が、電荷メモリ領域１０５から分離される。電荷メモリ
領域１０５の上に、複数の二重層が配置され、二重層の
各々は、トンネル層１０６と、それ固有のシリコンから
なる半導体領域１０７を交互に有する。図示されたＰＬ
ＥＤメモリセル１００は、それぞれ１つのトンネル層１
０６と１つの半導体領域１０７からなる４つの二重層を
備える。二重層の構成の上に電極１０８が付与される。
二重層の側面端部において、この電極は、薄い酸化物層
により、側方のゲート電極１０９から分離される。この
薄い酸化物層は、電気的絶縁領域１０４の１部として形
成される。
【００１４】ＰＬＥＤメモリセル１００は、データメモ
リとして用いられ得る。その際、場合によっては電荷メ
モリ領域１０５に導入される電荷キャリアが、ソース領
域１０２とドレイン領域１０３との間のチャンネルの導
電性の特性に影響を与えるという効果が利用される。電
荷メモリ領域１０５に電荷キャリアが導入されると、ソ
ース領域１０２とドレイン領域１０３との間のチャンネ
ルは第１の導電性を有する。ソース領域１０２とドレイ
ン領域１０３との間に印加された電圧は、その後、ソー
ス領域１０２とドレイン領域１０３との間の第１の電流
の強さの電流になる。これに対して、電荷メモリ領域１
０５が電荷キャリアを有さない場合、ソース領域１０２
とドレイン領域１０３との間のチャンネルは、第１の導
電性とは明確に異なる第２の導電性を有する。さらに、
ソース領域１０２とドレイン領域１０３との間に印加さ
れた電圧は、第２の電流の強さの電流の流れを引き起こ
し、ここで、第２の電流の強さは、第１の電流の強さと
は明確に異なる。
リとして用いられ得る。その際、場合によっては電荷メ
モリ領域１０５に導入される電荷キャリアが、ソース領
域１０２とドレイン領域１０３との間のチャンネルの導
電性の特性に影響を与えるという効果が利用される。電
荷メモリ領域１０５に電荷キャリアが導入されると、ソ
ース領域１０２とドレイン領域１０３との間のチャンネ
ルは第１の導電性を有する。ソース領域１０２とドレイ
ン領域１０３との間に印加された電圧は、その後、ソー
ス領域１０２とドレイン領域１０３との間の第１の電流
の強さの電流になる。これに対して、電荷メモリ領域１
０５が電荷キャリアを有さない場合、ソース領域１０２
とドレイン領域１０３との間のチャンネルは、第１の導
電性とは明確に異なる第２の導電性を有する。さらに、
ソース領域１０２とドレイン領域１０３との間に印加さ
れた電圧は、第２の電流の強さの電流の流れを引き起こ
し、ここで、第２の電流の強さは、第１の電流の強さと
は明確に異なる。
【００１５】側方のゲート電極１０９に電圧が印加され
ない場合、トンネル層１０６と半導体領域１０７とから
なる二重層は電気的に絶縁されるので、場合によって
は、電荷メモリ領域１０５に導入された電荷キャリア
は、ここで永続的に蓄積される。適切な電圧を側方のゲ
ート電極１０９に印加することにより、トンネル層１０
６の左右の端部において、それぞれ１つの導電性領域が
形成される。この状態において、トンネル層１０６と半
導体領域１０７からなる二重層は良好に導電する。この
状態において、電極１０８にさらなる電圧が印加される
と、電極１０８により電荷キャリアが電荷メモリ領域１
０５に流れるか、または電荷キャリアがこの領域から流
れ得る。側方のゲート電極１０９に印加された電圧をス
イッチオフした後、トンネル層１０６と半導体領域１０
７からなる二重層は、再び電気的に絶縁されるので、場
合によっては、電荷メモリ領域１０５に蓄積された電荷
キャリアは、ここで永続的に残る。従って、ＰＬＥＤメ
モリセル１００により、多重であるトンネル障壁の側方
領域が、さらなる電圧を側方に印加することにより導電
性になることにより、高速の書き込みおよび消去が達成
される。
ない場合、トンネル層１０６と半導体領域１０７とから
なる二重層は電気的に絶縁されるので、場合によって
は、電荷メモリ領域１０５に導入された電荷キャリア
は、ここで永続的に蓄積される。適切な電圧を側方のゲ
ート電極１０９に印加することにより、トンネル層１０
６の左右の端部において、それぞれ１つの導電性領域が
形成される。この状態において、トンネル層１０６と半
導体領域１０７からなる二重層は良好に導電する。この
状態において、電極１０８にさらなる電圧が印加される
と、電極１０８により電荷キャリアが電荷メモリ領域１
０５に流れるか、または電荷キャリアがこの領域から流
れ得る。側方のゲート電極１０９に印加された電圧をス
イッチオフした後、トンネル層１０６と半導体領域１０
７からなる二重層は、再び電気的に絶縁されるので、場
合によっては、電荷メモリ領域１０５に蓄積された電荷
キャリアは、ここで永続的に残る。従って、ＰＬＥＤメ
モリセル１００により、多重であるトンネル障壁の側方
領域が、さらなる電圧を側方に印加することにより導電
性になることにより、高速の書き込みおよび消去が達成
される。
【００１６】しかしながら、ＰＬＥＤメモリセルの製作
も動作も技術的に複雑である（ａｕｆｗｅｎｄｉｇ）。
なぜなら、一方で、ＰＬＥＤメモリセルは４つの電極を
用いてインプリメントされ得、他方、ＰＬＥＤメモリセ
ルの４つの電極は、メモリ構成において対応する導体ト
ラックと電気的と接続されなければならないからであ
る。しかしながら、ここで、この４つの電極は単純なプ
レーナ技術では製作できない。従って、ＰＬＥＤメモリ
セルは、技術的に複雑かつ高価である。
も動作も技術的に複雑である（ａｕｆｗｅｎｄｉｇ）。
なぜなら、一方で、ＰＬＥＤメモリセルは４つの電極を
用いてインプリメントされ得、他方、ＰＬＥＤメモリセ
ルの４つの電極は、メモリ構成において対応する導体ト
ラックと電気的と接続されなければならないからであ
る。しかしながら、ここで、この４つの電極は単純なプ
レーナ技術では製作できない。従って、ＰＬＥＤメモリ
セルは、技術的に複雑かつ高価である。
【００１７】図２ａおよび図２ｂを参照して、以下にお
いて、共鳴トンネルダイオード２００の概念が記載され
る。この概念は、非特許文献３から公知であり、さらな
る実施形態においてトンネル誘電体として用いられ得
る。
いて、共鳴トンネルダイオード２００の概念が記載され
る。この概念は、非特許文献３から公知であり、さらな
る実施形態においてトンネル誘電体として用いられ得
る。
【００１８】図２ａにおいて図示される共鳴トンネルダ
イオード２００は、ｎ＋型ドーピングされたシリコン基
板２０１、第１のトンネル障壁２０２、ポテンシャル井
戸層２０３、第２のトンネル障壁２０４、電気的絶縁層
２０５および電極２０６を備える。電極２０６は、図２
ａに図示される共鳴トンネルダイオード２００におい
て、アルミニウムおよび金を含む構造である。第１のト
ンネル障壁２０２は、二フッ化カルシウム（ＣａＦ２）
から製作され、ポテンシャル井戸層２０３は二フッ化カ
ドミウム（ＣｄＦ２）から製作され、第２のトンネル障
壁２０４はまた、二フッ化カルシウム（ＣａＦ２）から
製作される。
イオード２００は、ｎ＋型ドーピングされたシリコン基
板２０１、第１のトンネル障壁２０２、ポテンシャル井
戸層２０３、第２のトンネル障壁２０４、電気的絶縁層
２０５および電極２０６を備える。電極２０６は、図２
ａに図示される共鳴トンネルダイオード２００におい
て、アルミニウムおよび金を含む構造である。第１のト
ンネル障壁２０２は、二フッ化カルシウム（ＣａＦ２）
から製作され、ポテンシャル井戸層２０３は二フッ化カ
ドミウム（ＣｄＦ２）から製作され、第２のトンネル障
壁２０４はまた、二フッ化カルシウム（ＣａＦ２）から
製作される。
【００１９】図２ｂにおいて、共鳴トンネルダイオード
２００（このダイオードの構造は垂直にプロットされ
る）に従う電位の関係（水平にプロットされるのは電位
Ｖ）が図示される。
２００（このダイオードの構造は垂直にプロットされ
る）に従う電位の関係（水平にプロットされるのは電位
Ｖ）が図示される。
【００２０】特に、ポテンシャル井戸層２０３は、２つ
のエネルギーレベル２０３ａ、２０３ｂを有する。これ
らのエネルギーレベルは、ｎ＋型ドーピングされたシリ
コン基板２０１と電極２０６との間に電圧が存在しない
状態で、電流の流れがポテンシャル井戸層２０３を通り
抜けることができないように提供される。これに対し
て、図２ｂに図示されるように、ｎ＋型ドーピングされ
たシリコン基板２０１と電極２０６との間に適切な電圧
が印加された場合、ポテンシャル井戸層２０３の第１の
エネルギーレベル２０３ａは、電流がｎ＋型ドーピング
されたシリコン基板２０１から、ポテンシャル井戸層２
０３を通って電極２０６の中にまで流れることが可能に
される電位にある。これは、図２ｂにおいて矢印２０７
を用いて具体的に説明される。
のエネルギーレベル２０３ａ、２０３ｂを有する。これ
らのエネルギーレベルは、ｎ＋型ドーピングされたシリ
コン基板２０１と電極２０６との間に電圧が存在しない
状態で、電流の流れがポテンシャル井戸層２０３を通り
抜けることができないように提供される。これに対し
て、図２ｂに図示されるように、ｎ＋型ドーピングされ
たシリコン基板２０１と電極２０６との間に適切な電圧
が印加された場合、ポテンシャル井戸層２０３の第１の
エネルギーレベル２０３ａは、電流がｎ＋型ドーピング
されたシリコン基板２０１から、ポテンシャル井戸層２
０３を通って電極２０６の中にまで流れることが可能に
される電位にある。これは、図２ｂにおいて矢印２０７
を用いて具体的に説明される。
【００２１】共鳴トンネルダイオードは、確かに、トン
ネル誘電体として用いられる二酸化シリコン（Ｓｉ
Ｏ２）を代用することを可能にするが、この共鳴トンネ
ルダイオードには、制御可能な電力構成部品が一体化さ
れないという不利な点を有する。
ネル誘電体として用いられる二酸化シリコン（Ｓｉ
Ｏ２）を代用することを可能にするが、この共鳴トンネ
ルダイオードには、制御可能な電力構成部品が一体化さ
れないという不利な点を有する。
【００２２】特許文献２から、いわゆる「クレスト障壁
（Ｃｒｅｓｔｅｄ−Ｂａｒｒｉｅｒ）」の概念が公知で
ある。この概念により、典型的には、ポテンシャル障壁
の異なったエネルギーの高さを有する３つのトンネル障
壁の直列の構成が、導電性チャンネルと、フローティン
グゲート電界効果トランジスタのフローティングゲート
との間で酸化物層の代わりに用いられる。上述の従来の
ＥＥＰＲＯＭメモリにおいて、導電性チャンネルとフロ
ーティングゲートとの間の酸化物層は、通常、均一な構
造を有する約１０ナノメータの厚さの二酸化シリコン層
である。理論的考察は、矩形ではなく、少なくとも階段
形状に近い電位プロファイルであり、中央部に最大のポ
テンシャル障壁を有する同じ厚さの障壁が、保持時間が
変わらない状態で、高速化された書き込みまたは消去を
可能にすることを示す。これは、階段形状に近い電位プ
ロファイルを用いて、書き込みまたは消去のために必要
な電圧が、矩形の電位プロファイルの場合よりも明らか
に小さくなり得ることによる。
（Ｃｒｅｓｔｅｄ−Ｂａｒｒｉｅｒ）」の概念が公知で
ある。この概念により、典型的には、ポテンシャル障壁
の異なったエネルギーの高さを有する３つのトンネル障
壁の直列の構成が、導電性チャンネルと、フローティン
グゲート電界効果トランジスタのフローティングゲート
との間で酸化物層の代わりに用いられる。上述の従来の
ＥＥＰＲＯＭメモリにおいて、導電性チャンネルとフロ
ーティングゲートとの間の酸化物層は、通常、均一な構
造を有する約１０ナノメータの厚さの二酸化シリコン層
である。理論的考察は、矩形ではなく、少なくとも階段
形状に近い電位プロファイルであり、中央部に最大のポ
テンシャル障壁を有する同じ厚さの障壁が、保持時間が
変わらない状態で、高速化された書き込みまたは消去を
可能にすることを示す。これは、階段形状に近い電位プ
ロファイルを用いて、書き込みまたは消去のために必要
な電圧が、矩形の電位プロファイルの場合よりも明らか
に小さくなり得ることによる。
【００２３】ここで、「クレスト障壁」概念の基本的な
考え方は、書き込み／消去電圧が印加された場合に、ト
ンネル層を通るトンネル電流の強さの、書き込み／消去
電圧が半分印加された場合のトンネル電流の強さに対す
る比率を、矩形の電位プロファイルを有するトンネル障
壁に関して、および階段形状の電位プロファイルを有す
るトンネル障壁に関して、中央部における最大のポテン
シャル障壁と比較するということである。階段形状のポ
テンシャル障壁と、中央部における最大ポテンシャル障
壁との、このトンネル電流比率は、矩形の障壁に関する
よりもはるかに大きいことがわかる。このトンネル電流
比率は、「クレスト障壁」概念に基づくメモリセルの、
保持時間と消去時間との比率、または保持時間とプログ
ラミング時間との比率の基準である。
考え方は、書き込み／消去電圧が印加された場合に、ト
ンネル層を通るトンネル電流の強さの、書き込み／消去
電圧が半分印加された場合のトンネル電流の強さに対す
る比率を、矩形の電位プロファイルを有するトンネル障
壁に関して、および階段形状の電位プロファイルを有す
るトンネル障壁に関して、中央部における最大のポテン
シャル障壁と比較するということである。階段形状のポ
テンシャル障壁と、中央部における最大ポテンシャル障
壁との、このトンネル電流比率は、矩形の障壁に関する
よりもはるかに大きいことがわかる。このトンネル電流
比率は、「クレスト障壁」概念に基づくメモリセルの、
保持時間と消去時間との比率、または保持時間とプログ
ラミング時間との比率の基準である。
【００２４】中央部に最大のポテンシャル障壁を有する
階段形状の電位プロファイルは、特許文献２によれば、
３つの薄い層を用いて近似化され得、この際、中間層
は、両方の周縁層よりも高いポテンシャル障壁を有す
る。トンネル障壁３００の矩形の電位プロファイル３０
１は、図３ａにおいて基底状態３０２であり、図３ｂに
おいて、電圧がかけられた状態３０３であり、トンネル
障壁の階段形状の電位プロファイル３０４は、図３ｃに
おいて、基底状態３０５であり、図３ｄにおいて、電圧
が印加された状態３０６が図示される。トンネル障壁３
００は、厚さＤおよびトンネル障壁３００のフェルミ準
位ＥＦに対するポテンシャルの高さＵを有する。３つの
薄い層を用いて実現された階段形状の電位プロファイル
３０４の場合、中間層は、厚さｄ、およびフェルミ準位
に対する高いポテンシャル障壁Ｕ’を有するが、両方の
外側の層は、それぞれ厚さｄ’、およびフェルミ準位Ｅ
Ｆに対する低いポテンシャル障壁Ｕ”を有する。この場
合、中間層の厚さｄは、通常、３ｎｍよりも大きく、ト
ンネル障壁の確実な絶縁作用を保証する。
階段形状の電位プロファイルは、特許文献２によれば、
３つの薄い層を用いて近似化され得、この際、中間層
は、両方の周縁層よりも高いポテンシャル障壁を有す
る。トンネル障壁３００の矩形の電位プロファイル３０
１は、図３ａにおいて基底状態３０２であり、図３ｂに
おいて、電圧がかけられた状態３０３であり、トンネル
障壁の階段形状の電位プロファイル３０４は、図３ｃに
おいて、基底状態３０５であり、図３ｄにおいて、電圧
が印加された状態３０６が図示される。トンネル障壁３
００は、厚さＤおよびトンネル障壁３００のフェルミ準
位ＥＦに対するポテンシャルの高さＵを有する。３つの
薄い層を用いて実現された階段形状の電位プロファイル
３０４の場合、中間層は、厚さｄ、およびフェルミ準位
に対する高いポテンシャル障壁Ｕ’を有するが、両方の
外側の層は、それぞれ厚さｄ’、およびフェルミ準位Ｅ
Ｆに対する低いポテンシャル障壁Ｕ”を有する。この場
合、中間層の厚さｄは、通常、３ｎｍよりも大きく、ト
ンネル障壁の確実な絶縁作用を保証する。
【００２５】トンネル障壁３００の電位プロファイルが
基底状態３０２または３０５にある間、図において、ト
ンネル障壁３００の左右に隣接する両方の層間では、電
荷キャリアの交換は起こらない。なぜなら、トンネル電
流およびトンネルの確率（Ｔｕｎｎｅｌｗａｈｒｓｃｈ
ｅｉｎｌｉｃｈｋｅｉｔ）は過度に小さいからである。
トンネル障壁３００の電位プロファイルがトンネル障壁
３００の右側に位置する層に存在する、外側の電位差Ｖ
に予め電圧がかけられる（ｖｏｒｇｅｓｐａｎｎｔ）場
合、電位プロファイルがシフトされる。この際、トンネ
ル障壁３００の右側に隣接する層のフェルミ準位Ｅ
Ｆは、エネルギー差ｅＶだけ予め電圧がかけられたフェ
ルミ準位ＥＦ’へと低減される。これにより、電子がト
ンネル障壁３００を通ってトンネルすることが可能にな
る。従って、これは、結果として、トンネル障壁３００
と隣接する層間で、電流ｊの形態で電荷キャリアを交換
する。この電流ｊは、エネルギー差ｅＶが原因で、より
高いフェルミ準位ＥＦを有するトンネル障壁３００の側
方から、より低く、電圧がかけられたフェルミ準位
ＥＦ’へと流れる。
基底状態３０２または３０５にある間、図において、ト
ンネル障壁３００の左右に隣接する両方の層間では、電
荷キャリアの交換は起こらない。なぜなら、トンネル電
流およびトンネルの確率（Ｔｕｎｎｅｌｗａｈｒｓｃｈ
ｅｉｎｌｉｃｈｋｅｉｔ）は過度に小さいからである。
トンネル障壁３００の電位プロファイルがトンネル障壁
３００の右側に位置する層に存在する、外側の電位差Ｖ
に予め電圧がかけられる（ｖｏｒｇｅｓｐａｎｎｔ）場
合、電位プロファイルがシフトされる。この際、トンネ
ル障壁３００の右側に隣接する層のフェルミ準位Ｅ
Ｆは、エネルギー差ｅＶだけ予め電圧がかけられたフェ
ルミ準位ＥＦ’へと低減される。これにより、電子がト
ンネル障壁３００を通ってトンネルすることが可能にな
る。従って、これは、結果として、トンネル障壁３００
と隣接する層間で、電流ｊの形態で電荷キャリアを交換
する。この電流ｊは、エネルギー差ｅＶが原因で、より
高いフェルミ準位ＥＦを有するトンネル障壁３００の側
方から、より低く、電圧がかけられたフェルミ準位
ＥＦ’へと流れる。
【００２６】その際、中央部に最大のポテンシャル障壁
を有する、記載された階段形状の電位プロファイルの場
合、ファウラーノルトハイムトンネルの電流密度は、実
質的に、矩形の電位プロファイルの場合よりも、印加さ
れた電圧に、より敏感に依存することがわかる。
を有する、記載された階段形状の電位プロファイルの場
合、ファウラーノルトハイムトンネルの電流密度は、実
質的に、矩形の電位プロファイルの場合よりも、印加さ
れた電圧に、より敏感に依存することがわかる。
【００２７】しかしながら、「クレスト障壁」概念から
の、中央部に最大のポテンシャル障壁を有する階段形状
の電位プロファイルは、トンネル障壁層の２つの端部間
に電位差が存在する場合、この層は、トンネル障壁の中
間層に接して電荷キャリアのくぼみ（Ｌａｄｕｎｇｓｔ
ｒａｅｇｅｒｓｅｎｋｅ）３０７が形成されるように電
圧がかけられる。電荷キャリアのくぼみ３０７におい
て、電荷キャリアが蓄積されるという不利な点を有す
る。なぜなら、これらの電荷キャリアは、中間層の厚さ
が原因で、この中間層を通ってトンネルし得ないからで
ある。しかしながら、電荷キャリアのくぼみ３０７にお
ける、これらの電荷キャリアの蓄積は、「クレスト障
壁」電界効果トランジスタの電気的特性に望ましくない
変化をもたらし得る。特に、「クレスト障壁」概念は、
＋１０Ｖより小さい、低い電圧には制限付きでのみ適切
である。
の、中央部に最大のポテンシャル障壁を有する階段形状
の電位プロファイルは、トンネル障壁層の２つの端部間
に電位差が存在する場合、この層は、トンネル障壁の中
間層に接して電荷キャリアのくぼみ（Ｌａｄｕｎｇｓｔ
ｒａｅｇｅｒｓｅｎｋｅ）３０７が形成されるように電
圧がかけられる。電荷キャリアのくぼみ３０７におい
て、電荷キャリアが蓄積されるという不利な点を有す
る。なぜなら、これらの電荷キャリアは、中間層の厚さ
が原因で、この中間層を通ってトンネルし得ないからで
ある。しかしながら、電荷キャリアのくぼみ３０７にお
ける、これらの電荷キャリアの蓄積は、「クレスト障
壁」電界効果トランジスタの電気的特性に望ましくない
変化をもたらし得る。特に、「クレスト障壁」概念は、
＋１０Ｖより小さい、低い電圧には制限付きでのみ適切
である。
【００２８】本明細書中に、以下の刊行物が引用され
る：
る：
【特許文献１】ＤＥ １９８ ２３ ７６８ Ａ１公報
【特許文献２】ＷＯ ９９／１９９１３パンフレット
【非特許文献１】Ｗｉｄｍａｎｎ Ｄ．、Ｍａｄｅｒ
Ｈ．、Ｆｒｉｅｄｒｉｃｈ Ｈ．：「Ｔｅｃｈｎｏｌｏ
ｇｉｅ ｈｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ Ｓｃｈａ
ｌｔｕｎｇｅｎ」、Ｋａｐｉｔｅｌ ８．４、Ｓｐｒｉ
ｎｇｅｒ Ｖｅｒｌａｇ、Ｂｅｒｌｉｎ、ＩＢＳＮ ３
−５４０−５９３５７−８(１９９６年）
Ｈ．、Ｆｒｉｅｄｒｉｃｈ Ｈ．：「Ｔｅｃｈｎｏｌｏ
ｇｉｅ ｈｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ Ｓｃｈａ
ｌｔｕｎｇｅｎ」、Ｋａｐｉｔｅｌ ８．４、Ｓｐｒｉ
ｎｇｅｒ Ｖｅｒｌａｇ、Ｂｅｒｌｉｎ、ＩＢＳＮ ３
−５４０−５９３５７−８(１９９６年）
【非特許文献２】Ｎａｋａｚａｔｏ Ｋ．、Ｐｉｏｔｒ
ｏｗｉｃｚ Ｐ．Ｊ．Ａ．、ＨａｓｋｏＤ．Ｇ．、Ａｈ
ｍｅｄ Ｈ．、Ｉｔｏｈ Ｋ．：「ＰＬＥＤ−Ｐｌａｎ
ａｒＬｏｃａｌｉｘｅｄ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ」ｉｎ ＩＥＥＥ Ｐｒｏｃ．ＩＥＤＭ９７ Ｔ
ｅｃｈ．Ｄｉｇ．、１７９〜１８２頁（１９９７年）
ｏｗｉｃｚ Ｐ．Ｊ．Ａ．、ＨａｓｋｏＤ．Ｇ．、Ａｈ
ｍｅｄ Ｈ．、Ｉｔｏｈ Ｋ．：「ＰＬＥＤ−Ｐｌａｎ
ａｒＬｏｃａｌｉｘｅｄ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ」ｉｎ ＩＥＥＥ Ｐｒｏｃ．ＩＥＤＭ９７ Ｔ
ｅｃｈ．Ｄｉｇ．、１７９〜１８２頁（１９９７年）
【非特許文献３】Ｗａｔａｎａｂｅ Ｍ．、Ｆｕｍａｙ
ａｍａ Ｔ．、Ｔｅｒａｊｉ Ｔ．、Ｓａｋａｍａｋｉ
Ｎ．：「ＣａＦ２／ＣｄＦ２ Ｄｏｕｂｌｅ−Ｂａｒ
ｒｉｅｒＲｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉ
ｏｄｅ ｗｉｔｈ ＨｉｇｈＲｏｏｍ−Ｔｅｍｐｅｒａ
ｔｕｒｅ Ｐｅａｋ−ｔｏ−Ｖａｌｌｅｙ Ｒａｔｉ
ｏ」ｉｎ Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、Ｖｏ
ｌ．３９、Ｌ７１６〜Ｌ７１９頁（２０００年）
ａｍａ Ｔ．、Ｔｅｒａｊｉ Ｔ．、Ｓａｋａｍａｋｉ
Ｎ．：「ＣａＦ２／ＣｄＦ２ Ｄｏｕｂｌｅ−Ｂａｒ
ｒｉｅｒＲｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉ
ｏｄｅ ｗｉｔｈ ＨｉｇｈＲｏｏｍ−Ｔｅｍｐｅｒａ
ｔｕｒｅ Ｐｅａｋ−ｔｏ−Ｖａｌｌｅｙ Ｒａｔｉ
ｏ」ｉｎ Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、Ｖｏ
ｌ．３９、Ｌ７１６〜Ｌ７１９頁（２０００年）
【００２９】
【発明が解決しようとする課題】従って、本発明は、フ
ローティングゲート電界効果トランジスタを、実質的
に、少なくとも保持時間の長さが変わらない状態で、従
来技術と比較して短縮された書き込み／消去時間の不揮
発性データメモリとして提供することを課題とする。
ローティングゲート電界効果トランジスタを、実質的
に、少なくとも保持時間の長さが変わらない状態で、従
来技術と比較して短縮された書き込み／消去時間の不揮
発性データメモリとして提供することを課題とする。
【００３０】
【課題を解決するための手段】この課題は、独立請求項
の特徴を有するフローティングゲート電界効果トランジ
スタにより解決される。
の特徴を有するフローティングゲート電界効果トランジ
スタにより解決される。
【００３１】フローティングゲート電界効果トランジス
タは、ソース領域、ドレイン領域およびチャンネル領
域、チャンネル領域の上に配置された第１の電気的絶縁
層、この第１の電気的絶縁層の上に配置されたフローテ
ィングゲート領域、このフローティングゲート領域の上
に配置された第２の電気的絶縁層、ならびにこの第２の
電気的絶縁層の上に配置されたゲート領域を備える。第
１の電気的絶縁層または第２の電気的絶縁層は、３つの
層を含む電気的絶縁層のシーケンスを有する。この電気
的絶縁層のシーケンスは、第１の相対的誘電率を有する
材料を含む下部層、第２の相対的誘電率を有する材料を
含む中間層、および第３の相対的誘電率を有する材料を
含む上部層を備える。この際、第２の相対的誘電率は、
第１の相対的誘電率よりも大きく、かつ第３の相対的誘
電率よりも大きい。
タは、ソース領域、ドレイン領域およびチャンネル領
域、チャンネル領域の上に配置された第１の電気的絶縁
層、この第１の電気的絶縁層の上に配置されたフローテ
ィングゲート領域、このフローティングゲート領域の上
に配置された第２の電気的絶縁層、ならびにこの第２の
電気的絶縁層の上に配置されたゲート領域を備える。第
１の電気的絶縁層または第２の電気的絶縁層は、３つの
層を含む電気的絶縁層のシーケンスを有する。この電気
的絶縁層のシーケンスは、第１の相対的誘電率を有する
材料を含む下部層、第２の相対的誘電率を有する材料を
含む中間層、および第３の相対的誘電率を有する材料を
含む上部層を備える。この際、第２の相対的誘電率は、
第１の相対的誘電率よりも大きく、かつ第３の相対的誘
電率よりも大きい。
【００３２】従って、明らかに、フローティングゲート
電界効果トランジスタの電気的絶縁層のシーケンスは、
３重のトンネル障壁とみなされ得る。
電界効果トランジスタの電気的絶縁層のシーケンスは、
３重のトンネル障壁とみなされ得る。
【００３３】本発明の利点は、フローティングゲート電
界効果トランジスタが、フローティングゲート領域に、
トンネル障壁として、特定の、電気的絶縁層のシーケン
スを有する記憶素子であるということに見出され得る。
電気的絶縁層のシーケンスは、材料技術的に、トンネル
障壁内に、明らかに、階段形状の電位プロファイルを形
成し、この際、中間層は下部層よりも、かつ同時に上部
層よりも低いポテンシャル障壁を有するように提供され
る。この階段形状の電位プロファイルは、明らかに、ポ
テンシャル井戸としても見なされ得る。これは、電気的
絶縁層のシーケンスの個々の層についての適切な材料選
択、従って、それぞれの相対的誘電率の直接的な結果で
ある。
界効果トランジスタが、フローティングゲート領域に、
トンネル障壁として、特定の、電気的絶縁層のシーケン
スを有する記憶素子であるということに見出され得る。
電気的絶縁層のシーケンスは、材料技術的に、トンネル
障壁内に、明らかに、階段形状の電位プロファイルを形
成し、この際、中間層は下部層よりも、かつ同時に上部
層よりも低いポテンシャル障壁を有するように提供され
る。この階段形状の電位プロファイルは、明らかに、ポ
テンシャル井戸としても見なされ得る。これは、電気的
絶縁層のシーケンスの個々の層についての適切な材料選
択、従って、それぞれの相対的誘電率の直接的な結果で
ある。
【００３４】外側の電位差Ｖをフローティングゲートに
印加する場合、電気的絶縁層のシーケンスの階段形状の
電位プロファイルは、エネルギーｅＶだけ電圧がかけら
れる。この際、中間層のより低いポテンシャル障壁は、
フェルミ準位ＥＦ未満になるように低減される。例え
ば、電気的絶縁層のシーケンスの上部層と接するフェル
ミ準位ＥＦがエネルギーｅＶだけ低減されて、電圧がか
けられたフェルミ準位Ｅ Ｆ’にまで低減されると、上部
層のポテンシャル障壁もフェルミ準位ＥＦより小さくな
るように低減される。従って、下部層のポテンシャル障
壁のみがフェルミ準位ＥＦより大きい状態で留まる。電
流の流れが、電気的絶縁層のシーケンスの下部のフェル
ミ準位ＥＦから、電気的絶縁層のシーケンスより大き
い、電圧がかけられたフェルミ準位ＥＦ’に到達するた
めに、電子は、フェルミ準位ＥＦから下部層のポテンシ
ャル障壁を通ってのみトンネルしなければならない。従
って、電圧がかけられた状態で、電気的絶縁層のシーケ
ンスが有効にトンネルを通り抜け得る厚さが、矩形、す
なわち線形の電位プロファイルを有する、一貫して均一
の電気的絶縁層の厚さよりも小さいことが達成される。
これは、保持時間の長さが変わらない状態で、電気的絶
縁層のシーケンスにおいて電流密度が上昇され得、従っ
て、書き込み／消去時間が短縮され得るという結果をも
たらす。
印加する場合、電気的絶縁層のシーケンスの階段形状の
電位プロファイルは、エネルギーｅＶだけ電圧がかけら
れる。この際、中間層のより低いポテンシャル障壁は、
フェルミ準位ＥＦ未満になるように低減される。例え
ば、電気的絶縁層のシーケンスの上部層と接するフェル
ミ準位ＥＦがエネルギーｅＶだけ低減されて、電圧がか
けられたフェルミ準位Ｅ Ｆ’にまで低減されると、上部
層のポテンシャル障壁もフェルミ準位ＥＦより小さくな
るように低減される。従って、下部層のポテンシャル障
壁のみがフェルミ準位ＥＦより大きい状態で留まる。電
流の流れが、電気的絶縁層のシーケンスの下部のフェル
ミ準位ＥＦから、電気的絶縁層のシーケンスより大き
い、電圧がかけられたフェルミ準位ＥＦ’に到達するた
めに、電子は、フェルミ準位ＥＦから下部層のポテンシ
ャル障壁を通ってのみトンネルしなければならない。従
って、電圧がかけられた状態で、電気的絶縁層のシーケ
ンスが有効にトンネルを通り抜け得る厚さが、矩形、す
なわち線形の電位プロファイルを有する、一貫して均一
の電気的絶縁層の厚さよりも小さいことが達成される。
これは、保持時間の長さが変わらない状態で、電気的絶
縁層のシーケンスにおいて電流密度が上昇され得、従っ
て、書き込み／消去時間が短縮され得るという結果をも
たらす。
【００３５】電圧がかかっていない状態における、電気
的絶縁層のシーケンスの実効（ｅｆｆｅｃｔｉｖｅ ｗ
ｉｒｋｓａｍ）厚（ＥＯＴ＝ｅｑｕｉｖａｌｅｎｔ ｏ
ｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）は、電気的絶縁層のシ
ーケンスにおいて用いられる材料の物理的厚さおよび相
対誘電率から算定され得、線形電位プロファイルを有す
る一貫して均一な電気的絶縁層のシーケンスの厚さと比
較するために用いられる。例えば、窒化ケイ素（Ｓｉ３
Ｎ４）を含む層については、３．８ｎｍの物理的厚さ
ｄ、窒化ケイ素（Ｓｉ３Ｎ４）に関して７．８の相対誘
電率ε１、およびシリコン酸化物（ＳｉＯ２）に関して
４の誘電率ε２を用いて、ｄＥＯＴ＝ε２／ε１・ｄに
より、１．９ｎｍの実効的な幅ｄＥＯＴが算出されれ
る。従って、シリコン酸化物（ＳｉＯ２）を含む１ｎｍ
厚さの層、窒化ケイ素（Ｓｉ３Ｎ４）を含む３．８ｎｍ
厚さの層、およびシリコン酸化物（ＳｉＯ２）を含む１
ｎｍ厚さの層からなる電気的絶縁層のシーケンスは、
３．９ｎｍの総実効厚を有する。
的絶縁層のシーケンスの実効（ｅｆｆｅｃｔｉｖｅ ｗ
ｉｒｋｓａｍ）厚（ＥＯＴ＝ｅｑｕｉｖａｌｅｎｔ ｏ
ｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）は、電気的絶縁層のシ
ーケンスにおいて用いられる材料の物理的厚さおよび相
対誘電率から算定され得、線形電位プロファイルを有す
る一貫して均一な電気的絶縁層のシーケンスの厚さと比
較するために用いられる。例えば、窒化ケイ素（Ｓｉ３
Ｎ４）を含む層については、３．８ｎｍの物理的厚さ
ｄ、窒化ケイ素（Ｓｉ３Ｎ４）に関して７．８の相対誘
電率ε１、およびシリコン酸化物（ＳｉＯ２）に関して
４の誘電率ε２を用いて、ｄＥＯＴ＝ε２／ε１・ｄに
より、１．９ｎｍの実効的な幅ｄＥＯＴが算出されれ
る。従って、シリコン酸化物（ＳｉＯ２）を含む１ｎｍ
厚さの層、窒化ケイ素（Ｓｉ３Ｎ４）を含む３．８ｎｍ
厚さの層、およびシリコン酸化物（ＳｉＯ２）を含む１
ｎｍ厚さの層からなる電気的絶縁層のシーケンスは、
３．９ｎｍの総実効厚を有する。
【００３６】フローティングゲートのさらなる利点は、
中央部により低いポテンシャル障壁を有する、階段形状
の電位プロファイルを用いて、電荷キャリアのくぼみの
形成が「クレスト障壁」概念により回避されるというこ
とである。提示された材料選択に基づいて、電気的絶縁
層のシーケンスの下部層も上部層も、十分に薄く選択さ
れ得るので、電圧がかけられた状態で、電荷キャリア
は、さらに妨げられることなく下部層および上部層を通
ってトンネルし得る。従って、電圧がかけられた状態
で、電気的絶縁層のシーケンスを通ってトンネルする電
荷キャリアのいずれも蓄積されない。これは、さらに、
フローティングゲート電界効果トランジスタの電気的特
性が影響されない状態で留まるという結果をもたらす。
中央部により低いポテンシャル障壁を有する、階段形状
の電位プロファイルを用いて、電荷キャリアのくぼみの
形成が「クレスト障壁」概念により回避されるというこ
とである。提示された材料選択に基づいて、電気的絶縁
層のシーケンスの下部層も上部層も、十分に薄く選択さ
れ得るので、電圧がかけられた状態で、電荷キャリア
は、さらに妨げられることなく下部層および上部層を通
ってトンネルし得る。従って、電圧がかけられた状態
で、電気的絶縁層のシーケンスを通ってトンネルする電
荷キャリアのいずれも蓄積されない。これは、さらに、
フローティングゲート電界効果トランジスタの電気的特
性が影響されない状態で留まるという結果をもたらす。
【００３７】明らかに、フローティングゲート電界効果
トランジスタは、さらに、電気的絶縁層のシーケンスに
おいて電界が存在する場合、電荷キャリアの蓄積は行な
われないように調整される。
トランジスタは、さらに、電気的絶縁層のシーケンスに
おいて電界が存在する場合、電荷キャリアの蓄積は行な
われないように調整される。
【００３８】フローティングゲート電界効果トランジス
タの下部層および上部層は、好適には、中間層よりも
０．５ｅＶと１．５ｅＶとの間だけ高いポテンシャル障
壁を有する。
タの下部層および上部層は、好適には、中間層よりも
０．５ｅＶと１．５ｅＶとの間だけ高いポテンシャル障
壁を有する。
【００３９】好適には、フローティングゲート電界効果
トランジスタにおいて、第１の相対的誘電率および第３
の相対的誘電率は、それぞれ１〜１０の範囲の値を有
し、第２の相対誘電率は、好適には、１０〜２５の範囲
の値を有する。
トランジスタにおいて、第１の相対的誘電率および第３
の相対的誘電率は、それぞれ１〜１０の範囲の値を有
し、第２の相対誘電率は、好適には、１０〜２５の範囲
の値を有する。
【００４０】フローティングゲート電界効果トランジス
タの好適な実施形態において、電気的絶縁層のシーケン
ス内に、同じ材料を含む下部層および上部層が製作され
る。
タの好適な実施形態において、電気的絶縁層のシーケン
ス内に、同じ材料を含む下部層および上部層が製作され
る。
【００４１】フローティングゲート電界効果トランジス
タの電気的絶縁層のシーケンスの下部層および上部層
は、好適には、それぞれ０．５ｎｍ〜２ｎｍの範囲の厚
さを有する。フローティングゲート電界効果トランジス
タの電気的絶縁層のシーケンスの中間層は、好適には、
５ｎｍ〜１０ｎｍの範囲の厚さを有する。これにより、
フローティングゲート電界効果トランジスタのフローテ
ィングゲート領域のプログラミングおよび消去のために
必要な電圧は、８Ｖよりも小さくなるように低減され
る。フローティングゲート領域のプログラミングおよび
消去のために必要な書き込み時間も同様に、数マイクロ
秒から１０ナノ秒未満に低減される。従って、特に、低
い電圧について、本発明による概念は「クレスト障壁」
概念と比較して、より有利である。
タの電気的絶縁層のシーケンスの下部層および上部層
は、好適には、それぞれ０．５ｎｍ〜２ｎｍの範囲の厚
さを有する。フローティングゲート電界効果トランジス
タの電気的絶縁層のシーケンスの中間層は、好適には、
５ｎｍ〜１０ｎｍの範囲の厚さを有する。これにより、
フローティングゲート電界効果トランジスタのフローテ
ィングゲート領域のプログラミングおよび消去のために
必要な電圧は、８Ｖよりも小さくなるように低減され
る。フローティングゲート領域のプログラミングおよび
消去のために必要な書き込み時間も同様に、数マイクロ
秒から１０ナノ秒未満に低減される。従って、特に、低
い電圧について、本発明による概念は「クレスト障壁」
概念と比較して、より有利である。
【００４２】フローティングゲート電界効果トランジス
タの好適な実施形態において、電気的絶縁層のシーケン
スの下部層および上部層は、それぞれ二酸化ケイ素（Ｓ
ｉＯ ２）および１ｎｍの厚さを有するが、電気的絶縁層
のシーケンスの中間層は、酸化ジルコニウム（Ｚｒ
Ｏ２）および６ｎｍの厚さを有する。この場合、１ｎｍ
の厚さを有する層は、例えば、いわゆる原子層堆積（Ａ
ＬＤ＝ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏ
ｎ）を用いて生成され得る。上部層および下部層に二酸
化ケイ素（ＳｉＯ２）を用いる代わりに、例えば、酸化
アルミニウム（Ａｌ ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ
３）、酸化イットリウム（Ｙ２Ｏ３）または窒化ケイ素
（Ｓｉ３Ｎ４）も用いられ得る。中間層に酸化ジルコニ
ウム（ＺｒＯ ２）を用いる代わりに、例えば、酸化ハフ
ニウム（ＨｆＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）また
は、いわゆるアルミナも用いられ得る。アルミナと称さ
れるのは、酸化アルミニウム（Ａｌ２Ｏ３）と、高い相
対的誘電率を有する材料の他の酸化物との混合構造であ
る。
タの好適な実施形態において、電気的絶縁層のシーケン
スの下部層および上部層は、それぞれ二酸化ケイ素（Ｓ
ｉＯ ２）および１ｎｍの厚さを有するが、電気的絶縁層
のシーケンスの中間層は、酸化ジルコニウム（Ｚｒ
Ｏ２）および６ｎｍの厚さを有する。この場合、１ｎｍ
の厚さを有する層は、例えば、いわゆる原子層堆積（Ａ
ＬＤ＝ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏ
ｎ）を用いて生成され得る。上部層および下部層に二酸
化ケイ素（ＳｉＯ２）を用いる代わりに、例えば、酸化
アルミニウム（Ａｌ ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ
３）、酸化イットリウム（Ｙ２Ｏ３）または窒化ケイ素
（Ｓｉ３Ｎ４）も用いられ得る。中間層に酸化ジルコニ
ウム（ＺｒＯ ２）を用いる代わりに、例えば、酸化ハフ
ニウム（ＨｆＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）また
は、いわゆるアルミナも用いられ得る。アルミナと称さ
れるのは、酸化アルミニウム（Ａｌ２Ｏ３）と、高い相
対的誘電率を有する材料の他の酸化物との混合構造であ
る。
【００４３】従って、本発明は、以下を提供する。
【００４４】（１） フローティングゲート電界効果ト
ランジスタであって、ソース領域、ドレイン領域および
チャンネル領域と、上記チャンネル領域の上に配置され
た第１の電気的絶縁層と、上記第１の電気的絶縁層の上
に配置されたフローティングゲート領域と、上記フロー
ティングゲート領域の上に配置された第２の電気的絶縁
層と、上記第２の電気的絶縁層の上に配置されたゲート
領域とを備え、上記第１の電気的絶縁層または上記第２
の電気的絶縁層は、３つの層を含む電気的絶縁層のシー
ケンスを有し、上記電気的絶縁層のシーケンスは、第１
の相対的誘電率を有する材料を含む下部層と、第２の相
対的誘電率を有する材料を含む中間層と、第３の相対的
誘電率を有する材料を含む上部層とを含み、上記第２の
相対的誘電率は、上記第１の相対的誘電率よりも大き
く、かつ上記第３の相対的誘電率よりも大きい、フロー
ティングゲート電界効果トランジスタ。
ランジスタであって、ソース領域、ドレイン領域および
チャンネル領域と、上記チャンネル領域の上に配置され
た第１の電気的絶縁層と、上記第１の電気的絶縁層の上
に配置されたフローティングゲート領域と、上記フロー
ティングゲート領域の上に配置された第２の電気的絶縁
層と、上記第２の電気的絶縁層の上に配置されたゲート
領域とを備え、上記第１の電気的絶縁層または上記第２
の電気的絶縁層は、３つの層を含む電気的絶縁層のシー
ケンスを有し、上記電気的絶縁層のシーケンスは、第１
の相対的誘電率を有する材料を含む下部層と、第２の相
対的誘電率を有する材料を含む中間層と、第３の相対的
誘電率を有する材料を含む上部層とを含み、上記第２の
相対的誘電率は、上記第１の相対的誘電率よりも大き
く、かつ上記第３の相対的誘電率よりも大きい、フロー
ティングゲート電界効果トランジスタ。
【００４５】（２） 上記電気的絶縁層のシーケンスに
おいて電界が存在する場合、電荷キャリアの蓄積が起こ
らないように調整される、項目１に記載のフローティン
グゲート電界効果トランジスタ。
おいて電界が存在する場合、電荷キャリアの蓄積が起こ
らないように調整される、項目１に記載のフローティン
グゲート電界効果トランジスタ。
【００４６】（３） 上記下部層および上記上部層は、
中間層よりも０．５ｅＶと１．５ｅＶとの間だけ高いポ
テンシャル障壁を有する、項目１または２に記載のフロ
ーティングゲート電界効果トランジスタ。
中間層よりも０．５ｅＶと１．５ｅＶとの間だけ高いポ
テンシャル障壁を有する、項目１または２に記載のフロ
ーティングゲート電界効果トランジスタ。
【００４７】（４） 上記第１の相対的誘電率および第
３の相対的誘電率は、それぞれ１〜１０の範囲の値を有
し、上記第２の相対的誘電率は、１０〜２５の範囲の値
を有する、項目１〜３の１つに記載のフローティングゲ
ート電界効果トランジスタ。
３の相対的誘電率は、それぞれ１〜１０の範囲の値を有
し、上記第２の相対的誘電率は、１０〜２５の範囲の値
を有する、項目１〜３の１つに記載のフローティングゲ
ート電界効果トランジスタ。
【００４８】（５） 上記電気的絶縁層のシーケンスに
おいて、上記下部層と上記上部層は、同じ材料で製作さ
れる、項目１〜４の１つに記載のフローティングゲート
電界効果トランジスタ。
おいて、上記下部層と上記上部層は、同じ材料で製作さ
れる、項目１〜４の１つに記載のフローティングゲート
電界効果トランジスタ。
【００４９】（６） 上記電気的絶縁層のシーケンスの
上記下部層と上記上部層は、それぞれ０．５ｎｍ〜２ｎ
ｍの範囲の厚さを有し、上記電気的絶縁層のシーケンス
の上記中間層は、５ｎｍ〜１０ｎｍの範囲の厚さを有す
る、項目１〜５の１つに記載のフローティングゲート電
界効果トランジスタ。
上記下部層と上記上部層は、それぞれ０．５ｎｍ〜２ｎ
ｍの範囲の厚さを有し、上記電気的絶縁層のシーケンス
の上記中間層は、５ｎｍ〜１０ｎｍの範囲の厚さを有す
る、項目１〜５の１つに記載のフローティングゲート電
界効果トランジスタ。
【００５０】（７） 上記電気的絶縁層のシーケンスの
上記下部層と上記上部層は、それぞれ二酸化ケイ素、な
らびに１ｎｍの厚さを有し、上記電気的絶縁層のシーケ
ンスの上記中間層は、酸化ジルコニウムおよび６ｎｍの
厚さを有する、項目１〜６の１つに記載のフローティン
グゲート電界効果トランジスタ。
上記下部層と上記上部層は、それぞれ二酸化ケイ素、な
らびに１ｎｍの厚さを有し、上記電気的絶縁層のシーケ
ンスの上記中間層は、酸化ジルコニウムおよび６ｎｍの
厚さを有する、項目１〜６の１つに記載のフローティン
グゲート電界効果トランジスタ。
【００５１】本発明の実施例は、図において示され、以
下において詳細に説明される。その際、同じ符号は同じ
構成要素を示す。
下において詳細に説明される。その際、同じ符号は同じ
構成要素を示す。
【００５２】
【発明の実施の形態】図４は、本発明の第１の実施例に
よる、フローティングゲート電界効果トランジスタ４０
０の模式的断面図を示す。
よる、フローティングゲート電界効果トランジスタ４０
０の模式的断面図を示す。
【００５３】この実施例によるフローティングゲート電
界効果トランジスタ４００は、シリコンを含む半導体基
板４０１を土台とする。この半導体基板４０１におい
て、基板の表面４０２にｎ＋型ドーピングされたソース
領域４０３およびｎ＋型ドーピングされたドレイン領域
４０４が配置され、これらの領域間に配置されたチャン
ネル領域４０５により、空間的に互いに分離される。基
板の表面４０２に、チャンネル領域４０５の上に第１の
電気的絶縁層４０６が付与される。第１の電気的絶縁層
４０６は、この実施例によれば、１０ｎｍの厚さを有す
る二酸化ケイ素（ＳiＯ２)を含む。
界効果トランジスタ４００は、シリコンを含む半導体基
板４０１を土台とする。この半導体基板４０１におい
て、基板の表面４０２にｎ＋型ドーピングされたソース
領域４０３およびｎ＋型ドーピングされたドレイン領域
４０４が配置され、これらの領域間に配置されたチャン
ネル領域４０５により、空間的に互いに分離される。基
板の表面４０２に、チャンネル領域４０５の上に第１の
電気的絶縁層４０６が付与される。第１の電気的絶縁層
４０６は、この実施例によれば、１０ｎｍの厚さを有す
る二酸化ケイ素（ＳiＯ２)を含む。
【００５４】第１の電気的絶縁層４０６の上に、任意の
導電性材料を含み得るフローティングゲート領域４０７
が配置される。フローティングゲート領域の上には、以
下の３つの部分層から構成される第２の電気的絶縁層４
０８が配置される。すなわち、フローティングゲート領
域４０７の上に、まず、下部層４０９、この下部層の上
に中間層４１０、およびその上に上部層４１１が配置さ
れる。下部層４０９および上部層４１１は、この実施例
によれば、それぞれ１ｎｍの厚さを有する二酸化ケイ素
（ＳｉＯ２）を含む。これらの両方の層は、この実施例
によれば、原子層堆積（ＡＬＤ＝ａｔｏｍｉｃ ｌａｙ
ｅｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて堆積される。中
間層４１０は、この実施例によれば、６ｎｍの厚さを有
する酸化ジルコニウム（ＺｒＯ２）を含む。従って、第
２の電気的絶縁層４０８は、８ｎｍの物理的全厚さｄを
有する。酸化ジルコニウム（ＺｒＯ２）の相対的誘電率
の値は２５に固定される。ここから、ｄＥＯＴ＝ε２／
ε１・ｄであるために、第２の電気的絶縁層４０８につ
いて、約３．０ｎｍの総実効厚が結果として得られる。
導電性材料を含み得るフローティングゲート領域４０７
が配置される。フローティングゲート領域の上には、以
下の３つの部分層から構成される第２の電気的絶縁層４
０８が配置される。すなわち、フローティングゲート領
域４０７の上に、まず、下部層４０９、この下部層の上
に中間層４１０、およびその上に上部層４１１が配置さ
れる。下部層４０９および上部層４１１は、この実施例
によれば、それぞれ１ｎｍの厚さを有する二酸化ケイ素
（ＳｉＯ２）を含む。これらの両方の層は、この実施例
によれば、原子層堆積（ＡＬＤ＝ａｔｏｍｉｃ ｌａｙ
ｅｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて堆積される。中
間層４１０は、この実施例によれば、６ｎｍの厚さを有
する酸化ジルコニウム（ＺｒＯ２）を含む。従って、第
２の電気的絶縁層４０８は、８ｎｍの物理的全厚さｄを
有する。酸化ジルコニウム（ＺｒＯ２）の相対的誘電率
の値は２５に固定される。ここから、ｄＥＯＴ＝ε２／
ε１・ｄであるために、第２の電気的絶縁層４０８につ
いて、約３．０ｎｍの総実効厚が結果として得られる。
【００５５】続いて、第２の電気的絶縁層４０８の上に
ゲート電極４１２が付与される。この電極は、本実施例
によれば、ポリシリコンを含む。フローティングゲート
４０７の記憶および消去は、本実施例によれば、ゲート
電極４１２から第２の電気的絶縁層４０８を通って行な
われる。同じ絶縁効果を有する、二酸化ケイ素（ＳｉＯ
２）を含む均一の絶縁層と比較して、第２の電気的絶縁
層４０８の厚さは小さいので、必要なプログラミング／
消去電圧は、８Ｖよりも小さくなるように低減され得、
必要とされる書き込み時間は、１０ｎｓよりも短くなる
ように低減され得る。
ゲート電極４１２が付与される。この電極は、本実施例
によれば、ポリシリコンを含む。フローティングゲート
４０７の記憶および消去は、本実施例によれば、ゲート
電極４１２から第２の電気的絶縁層４０８を通って行な
われる。同じ絶縁効果を有する、二酸化ケイ素（ＳｉＯ
２）を含む均一の絶縁層と比較して、第２の電気的絶縁
層４０８の厚さは小さいので、必要なプログラミング／
消去電圧は、８Ｖよりも小さくなるように低減され得、
必要とされる書き込み時間は、１０ｎｓよりも短くなる
ように低減され得る。
【００５６】図５ａにおいて、図４によるフローティン
グゲート電界効果トランジスタの第２の電気的絶縁層４
０８が基底状態４０１にある、中央部により低いポテン
シャル障壁を有する階段形状の電位プロファイル４００
が図示される。
グゲート電界効果トランジスタの第２の電気的絶縁層４
０８が基底状態４０１にある、中央部により低いポテン
シャル障壁を有する階段形状の電位プロファイル４００
が図示される。
【００５７】フローティングゲート電界効果トランジス
タ４００のフローティングゲート領域４０７およびゲー
ト電極４１２について、それぞれフェルミ準位ＥＦがプ
ロットされる。第２の電気的絶縁層４０８は、図４に関
する記載ですでに説明されたように、８ｎｍの全厚さＤ
を有し、下部層４０９、中間層４１０および上部層４１
１から構成される。第２の絶縁層４０８の下部層４０９
および上部層４０８は、それぞれ１ｎｍの厚さｄ’を有
し、フローティングゲート領域４０７およびゲート電極
４１２のフェルミ準位ＥＦに関連してポテンシャル障壁
Ｕ＊を有する。中間層４１０は、６ｎｍの厚さｄを有
し、フローティングゲート領域４０７およびゲート電極
４１２のフェルミ準位ＥＦに関連して低いポテンシャル
障壁Ｕ＊＊を有する。このポテンシャル障壁は、高いポ
テンシャル障壁Ｕ＊よりも０．５ｅＶ〜１．５ｅＶ低
い。
タ４００のフローティングゲート領域４０７およびゲー
ト電極４１２について、それぞれフェルミ準位ＥＦがプ
ロットされる。第２の電気的絶縁層４０８は、図４に関
する記載ですでに説明されたように、８ｎｍの全厚さＤ
を有し、下部層４０９、中間層４１０および上部層４１
１から構成される。第２の絶縁層４０８の下部層４０９
および上部層４０８は、それぞれ１ｎｍの厚さｄ’を有
し、フローティングゲート領域４０７およびゲート電極
４１２のフェルミ準位ＥＦに関連してポテンシャル障壁
Ｕ＊を有する。中間層４１０は、６ｎｍの厚さｄを有
し、フローティングゲート領域４０７およびゲート電極
４１２のフェルミ準位ＥＦに関連して低いポテンシャル
障壁Ｕ＊＊を有する。このポテンシャル障壁は、高いポ
テンシャル障壁Ｕ＊よりも０．５ｅＶ〜１．５ｅＶ低
い。
【００５８】図５ｂは、図４によるフローティング電界
効果トランジスタ４００の第２の電気的絶縁層４０８が
電圧をかけられた状態５０２にある、中央部により低い
ポテンシャル障壁を有する階段形状の電位プロファイル
５００を示す。
効果トランジスタ４００の第２の電気的絶縁層４０８が
電圧をかけられた状態５０２にある、中央部により低い
ポテンシャル障壁を有する階段形状の電位プロファイル
５００を示す。
【００５９】次に、フローティングゲート電界効果トラ
ンジスタ４００の、フローティングゲート領域４０７と
ゲート電極４１２との間に電位差Ｖが存在する場合、ゲ
ート電極４１２のフェルミ準位ＥＦから、エネルギー差
ｅＶだけ低減された、電圧がかけられたフェルミ準位Ｅ
Ｆ’が結果として得られる。これにより、電荷キャリア
は、電流ｊの形態で、フローティングゲート領域４０７
から第２の電気的絶縁層４０８を通ってゲート電極４１
２へとトンネルし得る。
ンジスタ４００の、フローティングゲート領域４０７と
ゲート電極４１２との間に電位差Ｖが存在する場合、ゲ
ート電極４１２のフェルミ準位ＥＦから、エネルギー差
ｅＶだけ低減された、電圧がかけられたフェルミ準位Ｅ
Ｆ’が結果として得られる。これにより、電荷キャリア
は、電流ｊの形態で、フローティングゲート領域４０７
から第２の電気的絶縁層４０８を通ってゲート電極４１
２へとトンネルし得る。
【００６０】電荷キャリアをフローティングゲート領域
４０７に蓄積するために、フローティング領域４０７の
フェルミ準位ＥＦから、エネルギー差ｅＶだけ低減され
た、電圧がかけられたフェルミ準位ＥＦ’が結果として
得られるように、フローティングゲート電界効果トラン
ジスタ４００のフローティングゲート領域４０７とゲー
ト電極４１２との間に電位差Ｖが印加される。従って、
その後、電流ｊに対向する電流の流れが生じ、その結
果、電荷キャリアがゲート電極４１２からフローティン
グゲート領域４０７へとトンネルする。
４０７に蓄積するために、フローティング領域４０７の
フェルミ準位ＥＦから、エネルギー差ｅＶだけ低減され
た、電圧がかけられたフェルミ準位ＥＦ’が結果として
得られるように、フローティングゲート電界効果トラン
ジスタ４００のフローティングゲート領域４０７とゲー
ト電極４１２との間に電位差Ｖが印加される。従って、
その後、電流ｊに対向する電流の流れが生じ、その結
果、電荷キャリアがゲート電極４１２からフローティン
グゲート領域４０７へとトンネルする。
【００６１】第２の電気的絶縁層４０８における層のシ
ーケンスの構造に基づいて、特に、それぞれ、わずか１
ｎｍの下部層４０９および上部層４１１の厚さｄ’が小
さいために、中間層４１０においては電荷キャリアの蓄
積には至らない。従って、第２の電気的絶縁層４０８の
層のシーケンスを通る電荷キャリアのトンネルは、フロ
ーティングゲート電界効果トランジスタ４００の電子の
特性を変更しない。
ーケンスの構造に基づいて、特に、それぞれ、わずか１
ｎｍの下部層４０９および上部層４１１の厚さｄ’が小
さいために、中間層４１０においては電荷キャリアの蓄
積には至らない。従って、第２の電気的絶縁層４０８の
層のシーケンスを通る電荷キャリアのトンネルは、フロ
ーティングゲート電界効果トランジスタ４００の電子の
特性を変更しない。
【００６２】図６において、本発明の第２の実施例によ
るフローティングゲート電界効果トランジスタ６００の
模式的断面図が示される。
るフローティングゲート電界効果トランジスタ６００の
模式的断面図が示される。
【００６３】第２の実施例によるフローティングゲート
電界効果トランジスタ６００は、第１の実施例による、
フローティングゲート電界効果トランジスタ４００の代
替物である。第１の実施例による、フローティングゲー
ト電界効果トランジスタ４００とは異なって、第２の実
施例によるフローティングゲート電界効果トランジスタ
６００の場合、フローティングゲート領域４０７を上方
または下方に制限する２つの絶縁層が交換される。下部
層４０９、中間層４１０および上部層４１１からなる層
のシーケンスは、第２の実施例によれば、チャンネル領
域４０５上の基板表面４０２に、第１の電気的絶縁層６
０１として、フローティングゲート領域４０７の下に付
与される。下部層４０９および上部層４１１は、本実施
例によれば、それぞれ１ｎｍの厚さを有する二酸化ケイ
素（ＳｉＯ２）を含む。中間層４１０は、本実施例によ
れば、６ｎｍの厚さを有する酸化ジルコニウム（ＺｒＯ
２）を含む。
電界効果トランジスタ６００は、第１の実施例による、
フローティングゲート電界効果トランジスタ４００の代
替物である。第１の実施例による、フローティングゲー
ト電界効果トランジスタ４００とは異なって、第２の実
施例によるフローティングゲート電界効果トランジスタ
６００の場合、フローティングゲート領域４０７を上方
または下方に制限する２つの絶縁層が交換される。下部
層４０９、中間層４１０および上部層４１１からなる層
のシーケンスは、第２の実施例によれば、チャンネル領
域４０５上の基板表面４０２に、第１の電気的絶縁層６
０１として、フローティングゲート領域４０７の下に付
与される。下部層４０９および上部層４１１は、本実施
例によれば、それぞれ１ｎｍの厚さを有する二酸化ケイ
素（ＳｉＯ２）を含む。中間層４１０は、本実施例によ
れば、６ｎｍの厚さを有する酸化ジルコニウム（ＺｒＯ
２）を含む。
【００６４】下部層４０９、中間層４１０および上部層
４１１からなる層シーケンスをチャンネル領域４０５と
フローティングゲート領域４０７との間の配置は、下部
層４０９が基板表面４０２の熱による酸化作用によって
生成され得、従って、チャンネル領域４０５と下部層４
０９との間に理想的な界面が得られるという利点を有す
る。
４１１からなる層シーケンスをチャンネル領域４０５と
フローティングゲート領域４０７との間の配置は、下部
層４０９が基板表面４０２の熱による酸化作用によって
生成され得、従って、チャンネル領域４０５と下部層４
０９との間に理想的な界面が得られるという利点を有す
る。
【００６５】上部層４１１は、本実施例により、原子層
堆積（ＡＬＤ＝ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓ
ｉｔｉｏｎ）を用いて堆積される。この結果、第１の電
気的絶縁層６０１に、８ｎｍの全厚さが生じ、これは二
酸化ケイ素（ＳｉＯ２）を含む等価な、均一な絶縁層よ
りも２５％だけ薄い。フローティングゲート領域４０７
とゲート電極４１２との間の第２の電気的絶縁層６０２
は、本実施例によれば、１０ｎｍの厚さを有する二酸化
ケイ素（ＳｉＯ２）を含む。
堆積（ＡＬＤ＝ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓ
ｉｔｉｏｎ）を用いて堆積される。この結果、第１の電
気的絶縁層６０１に、８ｎｍの全厚さが生じ、これは二
酸化ケイ素（ＳｉＯ２）を含む等価な、均一な絶縁層よ
りも２５％だけ薄い。フローティングゲート領域４０７
とゲート電極４１２との間の第２の電気的絶縁層６０２
は、本実施例によれば、１０ｎｍの厚さを有する二酸化
ケイ素（ＳｉＯ２）を含む。
【００６６】フローティングゲート領域４０７の記憶お
よび消去は、本実施例によれば、チャンネル領域４０５
から第１の電気的絶縁層６０１を通って行なわれる。同
じ絶縁作用を有する二酸化ケイ素（ＳｉＯ２）を含む均
一の絶縁層と比較して、第１の電気的絶縁層６０１の厚
さがより小さいために、必要なプログラミング／消去電
圧は、８Ｖよりも小さくなるように、および必要とされ
る書き込み時間を１０ｎｓよりも短くなるように低減さ
れ得る。
よび消去は、本実施例によれば、チャンネル領域４０５
から第１の電気的絶縁層６０１を通って行なわれる。同
じ絶縁作用を有する二酸化ケイ素（ＳｉＯ２）を含む均
一の絶縁層と比較して、第１の電気的絶縁層６０１の厚
さがより小さいために、必要なプログラミング／消去電
圧は、８Ｖよりも小さくなるように、および必要とされ
る書き込み時間を１０ｎｓよりも短くなるように低減さ
れ得る。
【００６７】図７は、フローティングゲート電界効果ト
ランジスタの３つの異なった種類の電気的絶縁層に関す
る電流密度電圧特性曲線７０１、７０２、７０３を含む
ダイアグラム７００を示す。
ランジスタの３つの異なった種類の電気的絶縁層に関す
る電流密度電圧特性曲線７０１、７０２、７０３を含む
ダイアグラム７００を示す。
【００６８】ダイアグラム７００において、メモリセル
として用いられる、３つの異なったフローティングゲー
ト電界効果トランジスタの、３６０Ｋの周囲温度に関す
る電流密度電圧特性曲線が図示される。３つの特性曲線
７０１、７０２、７０３は、フローティングゲートにお
いて１Ｖの電位差が誤って外から付与される場合、関連
する絶縁層には、確かに、エネルギー的に（ｅｎｅｒｇ
ｅｔｉｓｃｈ）電圧がかけられるが、漏れ電流の電流密
度は１０−１６Ａ／ｃｍ２よりも大きくならず、従っ
て、フローティングゲートにおける１０年の保持時間が
保証されるように規格化される。従って、図７００にお
ける３つの特性曲線７０１、７０２、７０３は、電圧値
が１Ｖの場合に交差する。図７００における符号７０４
は、この交点を識別する。
として用いられる、３つの異なったフローティングゲー
ト電界効果トランジスタの、３６０Ｋの周囲温度に関す
る電流密度電圧特性曲線が図示される。３つの特性曲線
７０１、７０２、７０３は、フローティングゲートにお
いて１Ｖの電位差が誤って外から付与される場合、関連
する絶縁層には、確かに、エネルギー的に（ｅｎｅｒｇ
ｅｔｉｓｃｈ）電圧がかけられるが、漏れ電流の電流密
度は１０−１６Ａ／ｃｍ２よりも大きくならず、従っ
て、フローティングゲートにおける１０年の保持時間が
保証されるように規格化される。従って、図７００にお
ける３つの特性曲線７０１、７０２、７０３は、電圧値
が１Ｖの場合に交差する。図７００における符号７０４
は、この交点を識別する。
【００６９】特性曲線７０１は、プログラミングするた
めにトンネルし得る均一の絶縁層が５ｎｍの厚さの二酸
化ケイ素（ＳｉＯ２）を有するフローティングゲート電
界効果トランジスタに関するものである。従って、特性
曲線７０１は、線形の電位プロファイルを有する均一の
絶縁層を表す。特性曲線７０２は、プログラミングする
ためにトンネルし得る絶縁層が、二酸化ケイ素（ＳｉＯ
２）を含む１ｎｍ厚さの層、窒化ケイ素（Ｓｉ３Ｎ４）
を含む３．８ｎｍ厚さの層および二酸化ケイ素（ＳｉＯ
２）を含む１ｎｍ厚さの層からなる層のシーケンスを有
するフローティングゲート電界効果トランジスタに関す
るものである。従って、特性曲線７０２は、図５ｂに図
示された、中央部により低いポテンシャル障壁を有す
る、階段形状の電位プロファイルを有する層シーケンス
を表し、ｄＥＯＴ＝ε２／ε１・ｄであるために、約
３．９ｎｍの実効的全厚さを有する。特性曲線７０３
は、プログラミングするためにトンネルし得る絶縁層
が、二酸化ケイ素（ＳｉＯ２）を含む１．２ｎｍ厚さの
層、酸化ジルコニウム（ＺｒＯ２）を含む１２ｎｍ厚さ
の層、および二酸化ケイ素（ＳｉＯ２）を含む１．２ｎ
ｍ厚さの層からなる層のシーケンスを有するフローティ
ングゲート電界効果トランジスタに関するものである。
従って、特性曲線７０３は、同様に、図５ｂに図示され
た、中央部により低いポテンシャル障壁を有する階段形
状の電位プロファイルを表し、、ｄＥＯＴ＝ε２／ε１
・ｄであるために、約４．３ｎｍの総実効厚を有する。
めにトンネルし得る均一の絶縁層が５ｎｍの厚さの二酸
化ケイ素（ＳｉＯ２）を有するフローティングゲート電
界効果トランジスタに関するものである。従って、特性
曲線７０１は、線形の電位プロファイルを有する均一の
絶縁層を表す。特性曲線７０２は、プログラミングする
ためにトンネルし得る絶縁層が、二酸化ケイ素（ＳｉＯ
２）を含む１ｎｍ厚さの層、窒化ケイ素（Ｓｉ３Ｎ４）
を含む３．８ｎｍ厚さの層および二酸化ケイ素（ＳｉＯ
２）を含む１ｎｍ厚さの層からなる層のシーケンスを有
するフローティングゲート電界効果トランジスタに関す
るものである。従って、特性曲線７０２は、図５ｂに図
示された、中央部により低いポテンシャル障壁を有す
る、階段形状の電位プロファイルを有する層シーケンス
を表し、ｄＥＯＴ＝ε２／ε１・ｄであるために、約
３．９ｎｍの実効的全厚さを有する。特性曲線７０３
は、プログラミングするためにトンネルし得る絶縁層
が、二酸化ケイ素（ＳｉＯ２）を含む１．２ｎｍ厚さの
層、酸化ジルコニウム（ＺｒＯ２）を含む１２ｎｍ厚さ
の層、および二酸化ケイ素（ＳｉＯ２）を含む１．２ｎ
ｍ厚さの層からなる層のシーケンスを有するフローティ
ングゲート電界効果トランジスタに関するものである。
従って、特性曲線７０３は、同様に、図５ｂに図示され
た、中央部により低いポテンシャル障壁を有する階段形
状の電位プロファイルを表し、、ｄＥＯＴ＝ε２／ε１
・ｄであるために、約４．３ｎｍの総実効厚を有する。
【００７０】点７０５は、１０ＭＶ／ｃｍの高さの最大
印加可能電界を示す。より大きい電界は、半導体基板４
０１への漏れ電流をもたらす。その結果、半導体基板４
０１の機械的破損に至り得る。
印加可能電界を示す。より大きい電界は、半導体基板４
０１への漏れ電流をもたらす。その結果、半導体基板４
０１の機械的破損に至り得る。
【００７１】図７００は、同じ電位差が存在する場合、
中央部により低いポテンシャル障壁を有する階段形状の
電位プロファイルを有する電気的絶縁層のシーケンス
は、線形の電位プロファイルを有する絶縁層と比較し
て、明確に撚り大きい電流密度を可能にするが、電気的
絶縁層のシーケンスの物理的厚さは、線形の電位プロフ
ァイルを有する絶縁層の厚さよりも大きいことを示す。
これは、フローティングゲート電界効果トランジスタに
おける、必要とされる書き込み時間が、本発明による電
気的絶縁層のシーケンスを用いて、対応して低減され得
るという結果をもたらす。
中央部により低いポテンシャル障壁を有する階段形状の
電位プロファイルを有する電気的絶縁層のシーケンス
は、線形の電位プロファイルを有する絶縁層と比較し
て、明確に撚り大きい電流密度を可能にするが、電気的
絶縁層のシーケンスの物理的厚さは、線形の電位プロフ
ァイルを有する絶縁層の厚さよりも大きいことを示す。
これは、フローティングゲート電界効果トランジスタに
おける、必要とされる書き込み時間が、本発明による電
気的絶縁層のシーケンスを用いて、対応して低減され得
るという結果をもたらす。
【００７２】好適には、メモリセルとして用いられるフ
ローティングゲート電界効果トランジスタ（４００）
は、フローティングゲート領域（４０７）の上側または
下側に、第１の相対誘電率を有する下部層（４０９）、
第２の相対誘電率を有する中間層（４１０）および第３
の相対誘電率を有する上部層（４１１）を含む電気的絶
縁層のシーケンス（４０８）を備え、ここで、第２の相
対誘電率は、第１の相対誘電率よりも大きく、かつ第３
の相対誘電率よりも大きい。
ローティングゲート電界効果トランジスタ（４００）
は、フローティングゲート領域（４０７）の上側または
下側に、第１の相対誘電率を有する下部層（４０９）、
第２の相対誘電率を有する中間層（４１０）および第３
の相対誘電率を有する上部層（４１１）を含む電気的絶
縁層のシーケンス（４０８）を備え、ここで、第２の相
対誘電率は、第１の相対誘電率よりも大きく、かつ第３
の相対誘電率よりも大きい。
【００７３】
【発明の効果】本発明により、フローティングゲート電
界効果トランジスタを、実質的に、少なくとも保持時間
の長さが変わらない状態で、従来技術と比較して短縮さ
れた書き込み／消去時間の不揮発性データメモリとして
提供することができた。
界効果トランジスタを、実質的に、少なくとも保持時間
の長さが変わらない状態で、従来技術と比較して短縮さ
れた書き込み／消去時間の不揮発性データメモリとして
提供することができた。
【図１】図１は、従来技術による、ＰＬＥＤメモリセル
の原理を示す。
の原理を示す。
【図２ａ】図２ａは、従来技術による、共鳴トンネルダ
イオードを示す。
イオードを示す。
【図２ｂ】図２ｂは、従来技術による、共鳴トンネルダ
イオードに従う電位比率を示す。
イオードに従う電位比率を示す。
【図３ａ】図３ａは、従来技術による、フローティング
ゲートとトランンジスタ電極との間の絶縁層が基底状態
にある、矩形電位プロファイルを示す。
ゲートとトランンジスタ電極との間の絶縁層が基底状態
にある、矩形電位プロファイルを示す。
【図３ｂ】図３ｂは、従来技術による、フローティング
ゲートとトランジスタ電極との間の絶縁層が電圧をかけ
られた状態にある、矩形電位プロファイルを示す。
ゲートとトランジスタ電極との間の絶縁層が電圧をかけ
られた状態にある、矩形電位プロファイルを示す。
【図３ｃ】図３ｃは、従来技術による、フローティング
ゲートとトランジスタ電極との間の絶縁層が基底状態に
ある、中央部に最大のポテンシャル障壁を有する階段形
状の電位プロファイルを示す。
ゲートとトランジスタ電極との間の絶縁層が基底状態に
ある、中央部に最大のポテンシャル障壁を有する階段形
状の電位プロファイルを示す。
【図３ｄ】図３ｄは、従来技術による、フローティング
ゲートとトランジスタ電極との間の絶縁層が電圧をかけ
られた状態にある、中央部に最大のポテンシャル障壁を
有する階段形状の電位プロファイルを示す。
ゲートとトランジスタ電極との間の絶縁層が電圧をかけ
られた状態にある、中央部に最大のポテンシャル障壁を
有する階段形状の電位プロファイルを示す。
【図４】図４は、本発明の第１の実施例による、フロー
ティングゲート電界効果トランジスタの模式的断面図を
示す。
ティングゲート電界効果トランジスタの模式的断面図を
示す。
【図５ａ】図５ａは、図４によるフローティングゲート
電界効果トランジスタの第２の電気的絶縁層が基底状態
にある、中央部により低いポテンシャル障壁を有する階
段形状の電位プロファイルを示す。
電界効果トランジスタの第２の電気的絶縁層が基底状態
にある、中央部により低いポテンシャル障壁を有する階
段形状の電位プロファイルを示す。
【図５ｂ】図５ｂは、図４によるフローティングゲート
電界効果トランジスタの第２の電気的絶縁層が電圧をか
けられた状態にある、中央部により低いポテンシャル障
壁を有する階段形状の電位プロファイルを示す。
電界効果トランジスタの第２の電気的絶縁層が電圧をか
けられた状態にある、中央部により低いポテンシャル障
壁を有する階段形状の電位プロファイルを示す。
【図６】図６は、本発明による第２の実施例による、フ
ローティングゲート電界効果トランジスタの模式的断面
図を示す。
ローティングゲート電界効果トランジスタの模式的断面
図を示す。
【図７】図７は、フローティングゲート電界効果トラン
ジスタの、３つの異なった種類の電気的絶縁層に関する
電流密度電圧特性曲線を含む図を示す。
ジスタの、３つの異なった種類の電気的絶縁層に関する
電流密度電圧特性曲線を含む図を示す。
１００ 従来技術によるＰＬＥＤメモリセル
１０１ 基板
１０２ ソース領域
１０３ ドレイン領域
１０４ 電気的絶縁領域
１０５ 電荷蓄積領域
１０６ トンネル層
１０７ 半導体領域
１０８ 電極
１０９ 側方ゲート電極
２００ 従来技術による共鳴トンネルダイオード
２０１ ｎ＋型ドーピングされたシリコン基板
２０２ 第１のトンネル障壁
２０３ ポテンシャル井戸層
２０３ａ 第１のエネルギーレベル
２０３ｂ 第２のエネルギーレベル
２０４ 第２のトンネル障壁
２０５ 電気的絶縁層
２０６ 電極
２０７ ｎ＋型ドーピングされたシリコン基板２０１
からポテンシャル井戸層２０３を通って電極２０６へと
流れる電流の流れ ３００ 従来技術によるトンネル障壁 ３０１ トンネル障壁の矩形電気プロファイル ３０２ 基底状態 ３０３ 電圧がかけられた状態 ３０４ 中央部に最大電位障壁を有するトンネル障壁
の階段形状の電位プロファイル ３０５ 基底状態 ３０６ 電圧がかけられた状態 Ｄ トンネル障壁の厚さ Ｕ トンネル障壁の電位の高さ ＥＦ フェルミ準位 ｄ 中間層の厚さ ｄ’ 各外側の層の厚さ Ｕ’ 中間層の高いポテンシャル障壁 Ｕ” 外側の層の低いポテンシャル障壁 ｅＶ 存在する外側の電位差 ＥＦ’ 電圧がかけられたフェルミ準位 ｊ 電流 ３０７ 電荷キャリアのくぼみ ４００ 本発明の第１の実施例によるフローティング
ゲート電界効果トランジスタ ４０１ 半導体基板 ４０２ 基板の表面 ４０３ ソース領域 ４０４ ドレイン領域 ４０５ チャンネル領域 ４０６ 第１の電気的絶縁層 ４０７ フローティングゲート領域 ４０８ 第２の電気的絶縁層 ４０９ 下部層 ４１０ 中間層 ４１１ 上部層 ４１２ ゲート電極 ５００ 中間部に低いポテンシャル障壁を有する第２
の電気的絶縁層の階段形状の電位プロファイル ５０１ 基底状態 ５０２ 電圧がかけられた状態 Ｕ＊ 外側の層の高いポテンシャル障壁 Ｕ＊＊ 中間層の低いポテンシャル障壁 ６００ 本発明の第２の実施例によるフローティング
ゲート電界効果トランジスタ ６０１ 第１の電気的絶縁層 ６０２ 第２の電気的絶縁層 ７００ 電流密度電圧特性曲線 ７０１ 線形電位プロファイルの特性曲線 ７０２ 中央部に、より高いポテンシャル障壁を有す
る階段形状の電位プロファイルに関する特性曲線 ７０３ 中央部に、より低いポテンシャル障壁を有す
る階段形状の電位プロファイルに関する特性曲線 ７０４ ３つの特性曲線の交点 ７０５ 最大印加可能電界の特性点
からポテンシャル井戸層２０３を通って電極２０６へと
流れる電流の流れ ３００ 従来技術によるトンネル障壁 ３０１ トンネル障壁の矩形電気プロファイル ３０２ 基底状態 ３０３ 電圧がかけられた状態 ３０４ 中央部に最大電位障壁を有するトンネル障壁
の階段形状の電位プロファイル ３０５ 基底状態 ３０６ 電圧がかけられた状態 Ｄ トンネル障壁の厚さ Ｕ トンネル障壁の電位の高さ ＥＦ フェルミ準位 ｄ 中間層の厚さ ｄ’ 各外側の層の厚さ Ｕ’ 中間層の高いポテンシャル障壁 Ｕ” 外側の層の低いポテンシャル障壁 ｅＶ 存在する外側の電位差 ＥＦ’ 電圧がかけられたフェルミ準位 ｊ 電流 ３０７ 電荷キャリアのくぼみ ４００ 本発明の第１の実施例によるフローティング
ゲート電界効果トランジスタ ４０１ 半導体基板 ４０２ 基板の表面 ４０３ ソース領域 ４０４ ドレイン領域 ４０５ チャンネル領域 ４０６ 第１の電気的絶縁層 ４０７ フローティングゲート領域 ４０８ 第２の電気的絶縁層 ４０９ 下部層 ４１０ 中間層 ４１１ 上部層 ４１２ ゲート電極 ５００ 中間部に低いポテンシャル障壁を有する第２
の電気的絶縁層の階段形状の電位プロファイル ５０１ 基底状態 ５０２ 電圧がかけられた状態 Ｕ＊ 外側の層の高いポテンシャル障壁 Ｕ＊＊ 中間層の低いポテンシャル障壁 ６００ 本発明の第２の実施例によるフローティング
ゲート電界効果トランジスタ ６０１ 第１の電気的絶縁層 ６０２ 第２の電気的絶縁層 ７００ 電流密度電圧特性曲線 ７０１ 線形電位プロファイルの特性曲線 ７０２ 中央部に、より高いポテンシャル障壁を有す
る階段形状の電位プロファイルに関する特性曲線 ７０３ 中央部に、より低いポテンシャル障壁を有す
る階段形状の電位プロファイルに関する特性曲線 ７０４ ３つの特性曲線の交点 ７０５ 最大印加可能電界の特性点
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マルティン シュテーデレ
ドイツ国 85521 オットーブルン， オ
ストプロイセンシュトラーセ ６
(72)発明者 ヴォルフガング レズナー
ドイツ国 85521 オットーブルン， ズ
デーテンシュトラーセ 23
(72)発明者 フランツ ホフマン
ドイツ国 80995 ミュンヘン， ヘアベ
ルクシュトラーセ 25ベー
Ｆターム(参考） 5F083 EP02 EP23 EP43 EP44 EP55
EP56 ER02 ER03 GA01 GA21
JA02 JA19 JA20 JA36 JA38
5F101 BA26 BA29 BA35 BA36 BB05
BC02 BC11 BE05
Claims (7)
- 【請求項１】 フローティングゲート電界効果トランジ
スタであって、 ソース領域、ドレイン領域およびチャンネル領域と、 該チャンネル領域の上に配置された第１の電気的絶縁層
と、 該第１の電気的絶縁層の上に配置されたフローティング
ゲート領域と、 該フローティングゲート領域の上に配置された第２の電
気的絶縁層と、 該第２の電気的絶縁層の上に配置されたゲート領域とを
備え、 該第１の電気的絶縁層または該第２の電気的絶縁層は、
３つの層を含む電気的絶縁層のシーケンスを有し、 該電気的絶縁層のシーケンスは、第１の相対的誘電率を
有する材料を含む下部層と、第２の相対的誘電率を有す
る材料を含む中間層と、第３の相対的誘電率を有する材
料を含む上部層とを含み、 該第２の相対的誘電率は、該第１の相対的誘電率よりも
大きく、かつ該第３の相対的誘電率よりも大きい、フロ
ーティングゲート電界効果トランジスタ。 - 【請求項２】 前記電気的絶縁層のシーケンスにおいて
電界が存在する場合、電荷キャリアの蓄積が起こらない
ように調整される、請求項１に記載のフローティングゲ
ート電界効果トランジスタ。 - 【請求項３】 前記下部層および前記上部層は、中間層
よりも０．５ｅＶと１．５ｅＶとの間だけ高いポテンシ
ャル障壁を有する、請求項１または２に記載のフローテ
ィングゲート電界効果トランジスタ。 - 【請求項４】 前記第１の相対的誘電率および第３の相
対的誘電率は、それぞれ１〜１０の範囲の値を有し、前
記第２の相対的誘電率は、１０〜２５の範囲の値を有す
る、請求項１〜３の１つに記載のフローティングゲート
電界効果トランジスタ。 - 【請求項５】 前記電気的絶縁層のシーケンスにおい
て、前記下部層と前記上部層は、同じ材料で製作され
る、請求項１〜４の１つに記載のフローティングゲート
電界効果トランジスタ。 - 【請求項６】 前記電気的絶縁層のシーケンスの前記下
部層と前記上部層は、それぞれ０．５ｎｍ〜２ｎｍの範
囲の厚さを有し、該電気的絶縁層のシーケンスの前記中
間層は、５ｎｍ〜１０ｎｍの範囲の厚さを有する、請求
項１〜５の１つに記載のフローティングゲート電界効果
トランジスタ。 - 【請求項７】 前記電気的絶縁層のシーケンスの前記下
部層と前記上部層は、それぞれ二酸化ケイ素、ならびに
１ｎｍの厚さを有し、該電気的絶縁層のシーケンスの前
記中間層は、酸化ジルコニウムおよび６ｎｍの厚さを有
する、請求項１〜６の１つに記載のフローティングゲー
ト電界効果トランジスタ。
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| DE10158019A DE10158019C2 (de) | 2001-11-27 | 2001-11-27 | Floatinggate-Feldeffekttransistor |
| DE10158019.3-33 | 2001-11-27 |
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|---|---|
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|---|---|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JP2007059872A (ja) * | 2005-07-25 | 2007-03-08 | Toshiba Corp | 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法 |
| JP2007519257A (ja) * | 2004-01-21 | 2007-07-12 | サンディスク コーポレイション | Ｈｉｇｈ−Ｋ材料とゲート間プログラミングとを使用する不揮発性メモリ・セル |
| JP2007287856A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007294843A (ja) * | 2006-04-24 | 2007-11-08 | Hynix Semiconductor Inc | ジルコニウム酸化膜を含む積層構造の誘電膜を備えたフラッシュメモリ素子の誘電体、フラッシュメモリ素子及びそれらの製造方法 |
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
| US7989871B2 (en) | 2006-03-15 | 2011-08-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having insulating films that include multiple layers formed by insulating materials having d-orbital metal element and insulating materials without d-orbital metal element |
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|---|---|---|---|---|
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| US7629641B2 (en) * | 2005-08-31 | 2009-12-08 | Micron Technology, Inc. | Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection |
| US20070063252A1 (en) * | 2005-09-16 | 2007-03-22 | Yuan Diana D | Non-volatile memory and SRAM based on resonant tunneling devices |
| US7973357B2 (en) * | 2007-12-20 | 2011-07-05 | Samsung Electronics Co., Ltd. | Non-volatile memory devices |
| US8188460B2 (en) * | 2008-11-26 | 2012-05-29 | Board Of Regents, The University Of Texas System | Bi-layer pseudo-spin field-effect transistor |
| CN103400859B (zh) * | 2013-08-13 | 2016-01-20 | 中国科学院上海微系统与信息技术研究所 | 基于石墨烯的隧穿场效应管单元、阵列及其形成方法 |
| DE102016222213A1 (de) * | 2016-11-11 | 2018-05-17 | Robert Bosch Gmbh | MOS-Bauelement, elektrische Schaltung sowie Batterieeinheit für ein Kraftfahrzeug |
Family Cites Families (14)
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|---|---|---|---|---|
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| US5703388A (en) * | 1996-07-19 | 1997-12-30 | Mosel Vitelic Inc. | Double-poly monos flash EEPROM cell |
| DE19638969C2 (de) * | 1996-09-23 | 2002-05-16 | Mosel Vitelic Inc | EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung |
| US6121654A (en) | 1997-10-10 | 2000-09-19 | The Research Foundation Of State University Of New York | Memory device having a crested tunnel barrier |
| US6008091A (en) * | 1998-01-27 | 1999-12-28 | Lucent Technologies Inc. | Floating gate avalanche injection MOS transistors with high K dielectric control gates |
| DE19823768A1 (de) | 1998-05-28 | 1999-12-02 | Bosch Gmbh Robert | Smartpower-Bauelement |
| DE19903598A1 (de) | 1999-01-29 | 2000-08-10 | Siemens Ag | Halbleitervorrichtung mit Mehrfachdielektrikum |
| DE19926108C2 (de) | 1999-06-08 | 2001-06-28 | Infineon Technologies Ag | Nichtflüchtige Halbleiter-Speicherzelle mit einem Metalloxid-Dielektrikum und Verfahren zu deren Herstellung |
| JP3743486B2 (ja) * | 1999-06-23 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US6407435B1 (en) | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| JP3540234B2 (ja) | 2000-02-14 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2002280465A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| ATE524832T1 (de) * | 2001-04-27 | 2011-09-15 | Imec | Isolierende sperrschicht für nichtflüchtige speicheranordnung |
-
2001
- 2001-11-27 DE DE10158019A patent/DE10158019C2/de not_active Expired - Fee Related
-
2002
- 2002-11-21 US US10/302,615 patent/US6914292B2/en not_active Expired - Fee Related
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- 2002-11-27 EP EP02026464A patent/EP1315215A3/de not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007519257A (ja) * | 2004-01-21 | 2007-07-12 | サンディスク コーポレイション | Ｈｉｇｈ−Ｋ材料とゲート間プログラミングとを使用する不揮発性メモリ・セル |
| JP2008541487A (ja) * | 2005-05-17 | 2008-11-20 | マイクロン テクノロジー， インク． | 斬新な低電力不揮発性メモリおよびゲートスタック |
| JP2007059872A (ja) * | 2005-07-25 | 2007-03-08 | Toshiba Corp | 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法 |
| US8093126B2 (en) | 2005-07-25 | 2012-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device, semiconductor device and manufacturing method of nonvolatile semiconductor memory device |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US7550801B2 (en) | 2005-08-16 | 2009-06-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7968933B2 (en) | 2005-08-16 | 2011-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
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| JP2007287856A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
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| JP2007294843A (ja) * | 2006-04-24 | 2007-11-08 | Hynix Semiconductor Inc | ジルコニウム酸化膜を含む積層構造の誘電膜を備えたフラッシュメモリ素子の誘電体、フラッシュメモリ素子及びそれらの製造方法 |
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