JPH01227072A - 電源断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源の異常検出回路に関し、特に、商用ＡＣ電
源のように一定周期で同一波形が繰り返される交流電源
の断検出回路に関する。

〔従来の技術〕

従来、この種の電源断検出回路としては、第３図、第４
図に示すような構成が用いられてきた。

第３図は整流器を用いた電源断検出回路の例である。第
３図中、入力交流電圧３０１ｆｉ、整流器３１により全
波整流されて整流波形３０２となる。

整流波形３０２は、平滑回路３２により直流電圧３０３
となり、電圧検出器３３に入力される。

時刻ｔ＝Ｔにおいて入力交流電圧が断になった場合、平
滑回路３２に蓄積された電荷の放電に伴って電圧３０３
が低下し、電圧検出器３３の検出電圧ｖＴよりも低くな
った時に電源断アラーム３０４が発動される。

ところが、この回路では、コンデンサによる平滑回路を
用いるため、整流リップルを小さくしようとじてコンデ
ンサの容量を大壕くすると、電源断時の放電に時間がか
かり、検出に要する時間ｔ＆が長くなるという欠点があ
る。

第４図はゼロボルト検出器（あるいはピーク検出器）を
用いた電源断検出回路の例である。図中。

ゼロボルト検出器〔ピーク検出器〕４１は交流電源４０
１を入力し、タイムチャートの４０２（４０２’）の如
く、ゼロ電位（あるいはピーク電位）の位置に検出・ぐ
ルス４０２（あるいは４０２’）を出力する機能をもつ
。パルス断検出器４２では、検出パルス４０２（あるい
は４０２’）のパルス断ヲ検出する機能を有し、交流電
源４０１が断になった時、電源断アラーム４０３を送出
する。

この回路では、ゼロ電位からゼロ電位まで、あるいはピ
ーク電位からピーク電位までの１／２サイクル周期のパ
ルス検出をしているため、検出に要する時間ｔｂ（ｔｌ
、’）として最悪の場合、１／２サイクルの時間を要す
る。

〔発明が解決しようとする課題〕

以上説明したように、上述した２つの従来例は。

いずれも入力の交流電源断から電源断アラーム送出まで
の時間が長いという欠点があった。

本発明の課題は、従来の欠点を解決し、即時検出の可能
な電源断検出回路を提供することにある。

〔課題を解決するための手段〕

このために９本発明は以下の構成を有している。

すなわち、入力交流電源のゼロ電位を検出し、その位置
に検出・ぐルスを発生するゼロ電位検出器と。

その検出・ぐルスにより周期的にリセットされるアドレ
スカウンタと、このアドレスカウンタの出力アドレスに
応じて入力交流電源が正常な時の電圧を表わす二進符号
を出力するメモリと、前記交流電源を入力とし、その電
圧に応じた二進符号を出力するアナログ／デジタル変換
器と、前記メモリ出力とアナログ／デ・ゾタル変換器出
力を比較し。

一致あるいは不一致の比較結果を出力する比較器と、そ
の比較結果を用いて入力交流電源が断か否かを判定する
検出器とを備えている。

〔実施例〕

第１図は本発明の一実施例を示す構成図、第２図は本発
明の動作を示すタイムチャートである。

交流電源１０１は、アナログ／デジタル変換器（以下、
Ａ、’ｔＥ変換器と略す）１１とゼロ電位検出器１５に
入力される。ゼロ電位検出器１５においてゼロ電位を検
出すると、検出／Ｊパルス０５をアドレスカウンタ１６
に送出する。後述するが１本実施例の場合、入力交流電
源として正弦波形を仮定することにより、ゼロ電位を中
心として正極性と負極性の波形が対称となる為、Ｔ／２
周期毎のゼロ電位検出をする必要はなく、１周期毎の検
出で十分である。そして２本実施例では、負極性から正
極性に変化する場合のゼロ電位を検出した例について述
べる。

アドレスカウンタ１６においては、検出パルス１０５の
他に入力交流電源１０１の周波数よりも十分高い周波数
を有するクロック１０６を入力する。アドレスカウンタ
１６では検出ノぐルス１０５によシリセットをかげてカ
ウンタを初期化し、以後クロック１０６をカウントして
第２図１０７〜１〜１０７−６のようなアドレスをリー
ド・オンリ・メモリ（以下、　ＲＯＭと略す）１３に送
出する。

ＲＯＭ　１３では入力交流電源が正常時に発する理想電
圧値が記憶されておシ、アドレス１０７に応じてその理
想電圧値１０３を２進符号にて出力する。

第２図のタイムチャートでは理想電圧値を±ｖ。

〜±Ｖ７の１６段階に離散化し、電圧の絶対値を１０３
−２〜１０３−４の３ビツトで表わし、極性を表わす１
ビツトの信号１０３−１を加えて合計４ビツトで表現し
た例を示している。

一方、ＩＶＤ変換器１１は交流電源１０１を入力し、そ
の電圧値ｔｌ−２進符号１０２−１〜１０２−４　に変
換して出力する。第２図においてはＲＯＭ　１３の出力
と同じ形式を用い、電圧値の絶対値を１０２−２〜１０
２−４の３ビツトで、極性を１０２−１の１ビツトで表
わした例に示している。

比較器１２では、　ＲＯＭ出力１０３とい変換器出力１
０２とを比較し２両者が一致しているかどうかの比較結
果１０４をアラーム検出器１４に送出する。アラーム検
出器１４では比較結果１０４により入力交流電源１０１
が断か否かを判別し。

その結果を電源断アラーム１０８として出力する。

ここで、入力交流電源断（ｔ＝Ｔ）から電源断アラーム
１０８送出までの遅延要素は、アラーム検出器１４にお
けるフリラグ・フロップによる比較結果１０４のリタイ
ミングに要する時間しかなく。

せいぜいクロック１０６の１ビット程度である。

〔発明の効果〕

以上説明したように本発明は、ゼロ電位検出器により、
入力交流電源の位相情報を検出し、その位相に合せＵ　
ＲＯＭのアドレスを決め、理想電圧値を２進符号で出力
することと、ＶＤ変換器により入力交流電源の電圧値を
２進符号に変換して前記理想電圧値と比較照合を行うこ
とによシ、入力交流電源断を瞬時に検出することが可能
である。又。

本発明は入力交流電源のエンベローノを検出しているた
め電源断だけでなく、異常電圧の検出も可能である。

【図面の簡単な説明】

第１図は２本発明の構成例を示すブロック図。 第２図は本発明の詳細な説明するための信号波形のタイ
ムチャート、第３図は整流器を用いた従来例を説明する
ための図、第４図はゼロがルト検出器（あるいはげ−り
検出器〕を用いた従来の他の例を説明するための図であ
る。 １０１・・・入力文゛流電源、１０２・・・二進符号に
よる入力電圧値、１０３・・・二進符号による理想電圧
値、１０４・・・比較結果、１０５・・・検出・ぐルス
。 １０６・・・クロック、１０７・・・ＲＯＭアドレス、
１０８・・・電源断アラーム。 第１図

Claims (1)

【特許請求の範囲】
1. １、入力交流電源のゼロ電位を検出し、その位置に検出
   パルスを発生するゼロ電位検出器と、前記検出パルスに
   より周期的にリセットされるアドレスカウンタと、この
   アドレスカウンタの出力アドレスに応じて前記交流電源
   が正常な時の電圧を表わす二進符号を出力するメモリと
   、前記交流電源を入力とし、その電圧に応じた二進符号
   を出力するアナログ／デジタル変換器と、前記メモリの
   二進符号出力と、前記アナログ／デジタル変換器の二進
   符号出力とを比較し、一致あるいは不一致の比較結果を
   出力する比較器と、該比較結果を用いて前記入力交流電
   源が、正常か否かを判定する検出器を備えたことを特徴
   とする電源断検出回路。