KR20210127207A - blackout detection circuit - Google Patents

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KR20210127207A
KR20210127207A KR1020217029269A KR20217029269A KR20210127207A KR 20210127207 A KR20210127207 A KR 20210127207A KR 1020217029269 A KR1020217029269 A KR 1020217029269A KR 20217029269 A KR20217029269 A KR 20217029269A KR 20210127207 A KR20210127207 A KR 20210127207A
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Abstract

정전 검출 회로는, 제1 PMOS 튜브(mp1), 제2 PMOS 튜브(mp2), 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3), 리셋 트랜지스터(mn1)를 포함하고; 제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 크며; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 크다. 본 발명의 정전 검출 회로는 설계가 새롭고, 실용성이 강하다.the electrostatic detection circuit includes a first PMOS tube mp1, a second PMOS tube mp2, a first NMOS tube mn2, a second NMOS tube mn3, and a reset transistor mn1; The PN junction area of the drain electrode of the first PMOS tube mp1 is larger than the PN junction area of the drain electrode of the first NMOS tube mn2; A PN junction area of the drain electrode of the second NMOS tube mn3 is larger than a PN junction area of the drain electrode of the second PMOS tube mp2 . The electrostatic detection circuit of the present invention has a new design and strong practicality.

Description

정전 검출 회로blackout detection circuit

본 발명은 정전 검출 기술 분야에 관한 것으로, 특히, 정전 검출 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of electrostatic detection technology, and more particularly, to an electrostatic detection circuit.

정전 검출 회로는 회로 내부에 광범위하게 집적되어 집적 회로의 정상적인 리셋을 보장한다. 도 1은 종래의 정전 검출 회로의 회로도로서, 도 1에 도시된 바와 같이, 상기 정전 검출 회로는 저항기 R1 및 저항기 R2로 구성된 분압 회로를 이용하고, 비교기 CMP1은 전원 전압 및 칩 내부의 안정적인 전압원 vref을 샘플링하여 비교하며, 샘플링 전원 전압이 전압원 vref보다 낮을 경우, 리셋 신호를 생성하고, 칩 디지털 및 아날로그 회로를 리셋한다. 상기 정전 검출 회로는 비교적 큰 정태 전류가 존재하여 전력 소비가 낮은 집적 회로의 사용에 적합하지 않다.The blackout detection circuit is extensively integrated inside the circuit to ensure a normal reset of the integrated circuit. 1 is a circuit diagram of a conventional power failure detection circuit. As shown in FIG. 1, the power failure detection circuit uses a voltage dividing circuit composed of a resistor R1 and a resistor R2, and the comparator CMP1 is a power supply voltage and a stable voltage source vref inside the chip. is sampled and compared, and when the sampling supply voltage is lower than the voltage source vref, a reset signal is generated, and the chip digital and analog circuits are reset. The blackout detection circuit is not suitable for the use of an integrated circuit with low power consumption due to the presence of a relatively large static current.

본 발명은 상기 기술적 과제에 대한 정전 검출 회로를 제공한다.The present invention provides a blackout detection circuit for the above technical problem.

본 발명에서 제공하는 기술적 해결수단은 하기와 같다.The technical solutions provided by the present invention are as follows.

본 발명은 정전 검출 회로를 제공하는바, 제1 PMOS 튜브, 제2 PMOS 튜브, 제1 NMOS 튜브, 제2 NMOS 튜브, 리셋 트랜지스터를 포함하되;The present invention provides an electrostatic detection circuit comprising: a first PMOS tube, a second PMOS tube, a first NMOS tube, a second NMOS tube, and a reset transistor;

제1 PMOS 튜브의 소스 전극은 전력 공급 전원단에 연결되고, 제1 PMOS 튜브의 게이트 전극은 제2 PMOS 튜브의 드레인 전극에 연결되며, 제1 PMOS 튜브의 드레인 전극은 제1 NMOS 튜브의 드레인 전극에 연결되고; 제2 PMOS 튜브의 소스 전극은 전력 공급 전원단에 연결되고, 제2 PMOS 튜브의 게이트 전극은 제1 PMOS 튜브의 드레인 전극에 연결되며, 제2 PMOS 튜브의 드레인 전극은 제2 NMOS 튜브의 드레인 전극에 연결되고; 제1 NMOS 튜브의 게이트 전극은 제2 NMOS 튜브의 드레인 전극에 연결되고; 제1 NMOS 튜브의 소스 전극은 접지되고; 제2 NMOS 튜브의 게이트 전극은 제1 NMOS 튜브의 드레인 전극에 연결되며, 제2 NMOS 튜브의 소스 전극은 접지되고;The source electrode of the first PMOS tube is connected to the power supply end, the gate electrode of the first PMOS tube is connected to the drain electrode of the second PMOS tube, the drain electrode of the first PMOS tube is the drain electrode of the first NMOS tube connected to; The source electrode of the second PMOS tube is connected to the power supply end, the gate electrode of the second PMOS tube is connected to the drain electrode of the first PMOS tube, and the drain electrode of the second PMOS tube is the drain electrode of the second NMOS tube. connected to; the gate electrode of the first NMOS tube is connected to the drain electrode of the second NMOS tube; the source electrode of the first NMOS tube is grounded; the gate electrode of the second NMOS tube is connected to the drain electrode of the first NMOS tube, and the source electrode of the second NMOS tube is grounded;

제1 PMOS 튜브 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브 드레인 전극의 PN 접합 면적보다 크고; 제2 NMOS 튜브 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브 드레인 전극의 PN 접합 면적보다 크며;a PN junction area of the first PMOS tube drain electrode is greater than a PN junction area of the first NMOS tube drain electrode; a PN junction area of the second NMOS tube drain electrode is larger than a PN junction area of the second PMOS tube drain electrode;

리셋 트랜지스터의 전류 전극은 제1 PMOS 튜브의 드레인 전극과 전기적으로 연결되어 리셋 전기 신호를 출력한다. The current electrode of the reset transistor is electrically connected to the drain electrode of the first PMOS tube to output a reset electrical signal.

본 발명의 상기 정전 검출 회로에서, 리셋 트랜지스터는 제3 NMOS 튜브를 사용하고, 제3 NMOS 튜브의 드레인 전극은 제1 PMOS 튜브의 드레인 전극과 전기적으로 연결되며, 제3 NMOS 튜브의 소스 전극은 접지된다. In the electrostatic detection circuit of the present invention, the reset transistor uses a third NMOS tube, the drain electrode of the third NMOS tube is electrically connected to the drain electrode of the first PMOS tube, and the source electrode of the third NMOS tube is grounded do.

본 발명의 상기 정전 검출 회로에서, 제1 PMOS 튜브의 드레인 전극과 전기적으로 연결되고, 제1 PMOS 튜브의 드레인 전극의 레벨을 검출하기 위한 제1 레벨 검출 모듈을 더 포함한다. The electrostatic detection circuit of the present invention further includes a first level detection module electrically connected to the drain electrode of the first PMOS tube and configured to detect the level of the drain electrode of the first PMOS tube.

본 발명의 상기 정전 검출 회로에서, 제2 PMOS 튜브의 드레인 전극과 전기적으로 연결되고, 제2 PMOS 튜브의 드레인 전극의 레벨을 검출하기 위한 제2 레벨 검출 모듈을 더 포함한다.The electrostatic detection circuit of the present invention further includes a second level detection module electrically connected to the drain electrode of the second PMOS tube and configured to detect the level of the drain electrode of the second PMOS tube.

본 발명의 정전 검출 회로는 종래의 정전 검출 회로와 다르게, 전원 샘플링 회로 및 비교기의 작동 전류를 시시각각 유지할 필요가 없고, 리셋 상태를 트리거한 후에만 다른 높은 전력 소비의 전원 검출 회로를 열며, 전원 가동이 완료된 후 전력 소비가 높은 전원 검출 회로를 닫고, 정상적인 작동 전압 조건 하에서 거의 그 어떤 전류도 소모하지 않으며, 전력 소모가 낮은 집적 회로의 응용 장소에 적합하다. 본 발명의 정전 검출 회로는 설계가 새롭고, 실용성이 강하다.The power outage detection circuit of the present invention, unlike the conventional power outage detection circuit, does not need to maintain the operating current of the power sampling circuit and the comparator from moment to moment, and opens another high power consumption power detection circuit only after triggering the reset state, and power on After this is completed, it closes the power-supply detection circuit with high power consumption, draws almost no current under normal operating voltage conditions, and is suitable for applications in low-power integrated circuits. The electrostatic detection circuit of the present invention has a new design and strong practicality.

이하 도면 및 실시예를 결부하여 본 발명을 더욱 상세하게 설명하도록 하며, 도면에서,
도 1은 종래의 정전 검출 회로의 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 정전 검출 회로의 회로도이다.Hereinafter, the present invention will be described in more detail in conjunction with the drawings and examples, and in the drawings,
1 is a circuit diagram of a conventional blackout detection circuit.
2 is a circuit diagram of a power failure detection circuit according to a preferred embodiment of the present invention.

본 발명이 해결하고자 하는 기술적 과제는 하기와 같은바, 종래의 정전 검출 회로는 통상적으로 저항기 R1 및 저항기 R2로 구성된 분압 회로를 이용하고, 전원 전압 및 칩 내부의 안정적인 전압원 vref을 샘플링하여 비교하며, 샘플링 전원 전압이 전압원 vref보다 낮을 경우, 리셋 신호를 생성하고, 칩 디지털 및 아날로그 회로를 리셋한다. 상기 정전 검출 회로는 비교적 큰 정태 전류가 존재하여 전력 소비가 낮은 집적 회로의 사용에 적합하지 않다. 본 발명이 상기 기술적 과제에 대하여 제안하는 기술적 사상은 정전 검출 회로를 제공하는 것인바, 복수의 트랜지스터의 리크 전류의 특성을 통해, 시스템 리셋의 검출 동작을 구현하여, 정상적인 작동 전압 조건 하에서 거의 그 어떤 전류도 소모하지 않는다. The technical problem to be solved by the present invention is as follows, a conventional blackout detection circuit typically uses a voltage divider circuit composed of a resistor R1 and a resistor R2, and samples and compares the power supply voltage and a stable voltage source vref inside the chip, When the sampling supply voltage is lower than the voltage source vref, it generates a reset signal and resets the chip digital and analog circuitry. The blackout detection circuit is not suitable for the use of an integrated circuit with low power consumption due to the presence of a relatively large static current. The technical idea proposed by the present invention for the above technical problem is to provide a blackout detection circuit, by implementing the detection operation of the system reset through the characteristics of the leakage current of a plurality of transistors, and under normal operating voltage conditions, almost any It doesn't consume any current either.

본 발명의 기술 목적, 기술적 해결수단 및 기술적 효과를 더욱 분명하게 하여 당업자가 본 발명을 이해 및 실시하도록 하기 위해, 이하, 도면 및 구체적인 실시예를 결부하여 본 발명을 상세하게 설명하도록 한다.In order to make the technical object, technical solution, and technical effect of the present invention more clear so that those skilled in the art can understand and practice the present invention, the present invention will be described in detail below in conjunction with the drawings and specific examples.

도 2는 본 발명의 바람직한 실시예에 따른 정전 검출 회로의 회로도이다. 도 2에 도시된 바와 같이, 상기 정전 검출 회로, 제1 PMOS 튜브(mp1), 제2 PMOS 튜브(mp2), 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3), 리셋 트랜지스터(mn1)를 포함하되;2 is a circuit diagram of a power failure detection circuit according to a preferred embodiment of the present invention. 2 , the electrostatic detection circuit, the first PMOS tube (mp1), the second PMOS tube (mp2), the first NMOS tube (mn2), the second NMOS tube (mn3), and the reset transistor (mn1) including;

제1 PMOS 튜브(mp1)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제1 PMOS 튜브(mp1)의 게이트 전극은 제2 PMOS 튜브(mp2)의 드레인 전극에 연결되며, 제1 PMOS 튜브(mp1)의 드레인 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고; 제2 PMOS 튜브(mp2)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제2 PMOS 튜브(mp2)의 게이트 전극은 제1 PMOS 튜브(mp1)의 드레인 전극에 연결되며, 제2 PMOS 튜브(mp2)의 드레인 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 게이트 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 소스 전극은 접지되고;The source electrode of the first PMOS tube mp1 is connected to the power supply terminal VCC, the gate electrode of the first PMOS tube mp1 is connected to the drain electrode of the second PMOS tube mp2, and the first PMOS the drain electrode of the tube mp1 is connected to the drain electrode of the first NMOS tube mn2; The source electrode of the second PMOS tube mp2 is connected to the power supply terminal VCC, the gate electrode of the second PMOS tube mp2 is connected to the drain electrode of the first PMOS tube mp1, and the second PMOS the drain electrode of the tube mp2 is connected to the drain electrode of the second NMOS tube mn3; the gate electrode of the first NMOS tube mn2 is connected to the drain electrode of the second NMOS tube mn3; the source electrode of the first NMOS tube mn2 is grounded;

제2 NMOS 튜브(mn3)의 게이트 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고, 제2 NMOS 튜브(mn3)의 소스 전극은 접지되며;the gate electrode of the second NMOS tube mn3 is connected to the drain electrode of the first NMOS tube mn2, and the source electrode of the second NMOS tube mn3 is grounded;

제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 크고; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 크며;a PN junction area of the drain electrode of the first PMOS tube mp1 is larger than a PN junction area of the drain electrode of the first NMOS tube mn2; The PN junction area of the drain electrode of the second NMOS tube mn3 is larger than the PN junction area of the drain electrode of the second PMOS tube mp2;

리셋 트랜지스터(mn1)의 전류 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되어 리셋 전기 신호를 출력한다. The current electrode of the reset transistor mn1 is electrically connected to the drain electrode of the first PMOS tube mp1 to output a reset electrical signal.

상기 기술적 해결수단에서, 도 2에 도시된 바와 같이, 리셋 트랜지스터(mn1)가 리셋 전기 신호를 송출한 후, 노드 n0은 로우 레벨이고, 노드 n1은 하이 레벨이며, 전력 공급 전원단(VCC)의 전압이 정상적인 작동 전압에서 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1)의 한계 값보다 작은 전압으로 감소된 후, 제2 PMOS 튜브(mp2) 및 제2 NMOS 튜브(mn3)는 닫히며; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 더 크고, 제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 더 크며, 트랜지스터 리크 전류 크기는 PN 접합 면적과 정비례를 이루어, 노드 n0 레벨이 최종적으로 노드 n1 레벨보다 높은 것을 초래하여; 전력 공급 전원단(VCC)의 전압이 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1) 및 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3)의 한계 값보다 높은 전압으로 다시 상승할 경우, 노드 n1은 로우 레벨로 유지되고, 노드 n0은 하이 레벨로 유지되며, 시스템은 리셋 상태이다. 다른 실시예에서, 이때 다른 전원 검출 회로를 통해 전원 전압을 검출하여, 정전 검출의 동작을 추가로 진행한다. In the technical solution, as shown in FIG. 2 , after the reset transistor mn1 sends out a reset electrical signal, the node n0 is a low level, the node n1 is a high level, and the After the voltage is reduced from the normal operating voltage to a voltage smaller than the limit values of the second PMOS tube mp2 and the first PMOS tube mp1, the second PMOS tube mp2 and the second NMOS tube mn3 are closed ; The PN junction area of the drain electrode of the second NMOS tube mn3 is larger than the PN junction area of the drain electrode of the second PMOS tube mp2, and the PN junction area of the drain electrode of the first PMOS tube mp1 is mn2) larger than the PN junction area of the drain electrode, and the transistor leakage current magnitude is directly proportional to the PN junction area, resulting in the node n0 level finally being higher than the node n1 level; The voltage of the power supply power stage (VCC) rises again to a voltage higher than the limit values of the second PMOS tube (mp2) and the first PMOS tube (mp1), the first NMOS tube (mn2), and the second NMOS tube (mn3) , node n1 is maintained at a low level, node n0 is maintained at a high level, and the system is in a reset state. In another embodiment, at this time, the power supply voltage is detected through another power supply detection circuit, and the operation of power failure detection is further performed.

구체적으로, 본 실시예에서, 리셋 트랜지스터(mn1)는 제어 전극 및 두 개의 전류 전극을 구비하고; 리셋 트랜지스터(mn1)의 제어 전극의 레벨을 조절하는 것을 통해, 리셋 트랜지스터(mn1)의 전류 전극을 통해 리셋 전기 신호를 송출하는 목적을 구현한다. 바람직하게, 리셋 트랜지스터(mn1)는 제3 NMOS 튜브를 사용하고, 제3 NMOS 튜브의 드레인 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되며, 제3 NMOS 튜브의 소스 전극은 접지된다. NMOS 튜브를 사용하여, 시스템의 전력 소모를 감소시킬 수 있다. 이해할 수 있는바, 다른 실시예에서, 리셋 트랜지스터(mn1)는 PMOS 튜브를 사용할 수도 있다. Specifically, in this embodiment, the reset transistor mn1 has a control electrode and two current electrodes; By adjusting the level of the control electrode of the reset transistor mn1 , the purpose of transmitting the reset electrical signal through the current electrode of the reset transistor mn1 is realized. Preferably, the reset transistor mn1 uses a third NMOS tube, the drain electrode of the third NMOS tube is electrically connected to the drain electrode of the first PMOS tube mp1, and the source electrode of the third NMOS tube is grounded. do. By using an NMOS tube, the power consumption of the system can be reduced. As will be appreciated, in another embodiment, the reset transistor mn1 may use a PMOS tube.

부가적으로, 정전 검출 회로는 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되고, 제1 PMOS 튜브(mp1)의 드레인 전극의 레벨을 검출하기 위한 제1 레벨 검출 모듈(10)을 더 포함한다. 이로써, 제1 레벨 검출 모듈(10)만으로 노드 n0의 레벨을 검출할 수 있다. Additionally, the electrostatic detection circuit is electrically connected to the drain electrode of the first PMOS tube mp1, and further includes a first level detection module 10 for detecting the level of the drain electrode of the first PMOS tube mp1. include Accordingly, the level of the node n0 can be detected only by the first level detection module 10 .

정전 검출 회로는 제2 PMOS 튜브(mp2)의 드레인 전극과 전기적으로 연결되고, 제2 PMOS 튜브(mp2)의 드레인 전극의 레벨을 검출하기 위한 제2 레벨 검출 모듈(20)을 더 포함한다. 이로써, 제2 레벨 검출 모듈(20)만으로 노드 n1의 레벨을 검출할 수 있다. The electrostatic detection circuit further includes a second level detection module 20 electrically connected to the drain electrode of the second PMOS tube mp2 and configured to detect the level of the drain electrode of the second PMOS tube mp2. Accordingly, the level of the node n1 can be detected only by the second level detection module 20 .

제1 레벨 검출 모듈(10), 제2 레벨 검출 모듈(20)은 칩, 트랜지스터 또는 복잡 회로 등일 수 있고, 상이한 전자 소자일 수 있으며, 집적된 동일한 전자 소자일 수도 있다. The first level detection module 10 and the second level detection module 20 may be chips, transistors, or complex circuits, and may be different electronic devices, or may be the same integrated electronic device.

본 발명에서 제공하는 정전 검출 회로는, 저항기 및 비교기 등 전력 소모 회로를 샘플링하지 않았기에, 전력 소모가 극히 작고 구체적인 작업 원리는 하기와 같다.Since the electrostatic detection circuit provided by the present invention does not sample power consuming circuits such as resistors and comparators, power consumption is extremely small and a specific working principle is as follows.

1) 리셋 트랜지스터(mn1) 게이트 전극의 전압, 즉, 노드 n2의 전압을 조절하고, 리셋 트랜지스터(mn1)를 도통하여, 시스템 리셋을 구현하며, 노드 n0은 로우 레벨, n1은 하이 레벨이고;1) adjust the voltage of the gate electrode of the reset transistor mn1, that is, the voltage of the node n2, and conduct the reset transistor mn1 to implement a system reset, wherein the node n0 is a low level and n1 is a high level;

2) 전력 공급 전원단(VCC)의 전압이 정상적인 작동 전압에서 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1)의 한계 값보다 낮은 전압으로 감소된 후, 제2 PMOS 튜브(mp2) 및 제2 NMOS 튜브(mn3)는 동시에 닫히고; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 더 크고, 제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 더 작으며, 트랜지스터 리크 전류 크기는 PN 접합 면적과 정비례를 이루어, 노드 n0 레벨이 최종적으로 노드 n1 레벨보다 높은 것을 초래하고;2) after the voltage of the power supply power supply stage (VCC) is reduced from the normal operating voltage to a voltage lower than the limit values of the second PMOS tube (mp2) and the first PMOS tube (mp1), the second PMOS tube (mp2) and the second NMOS tube mn3 is closed at the same time; The PN junction area of the drain electrode of the second NMOS tube mn3 is larger than the PN junction area of the drain electrode of the second PMOS tube mp2, and the PN junction area of the drain electrode of the first PMOS tube mp1 is mn2) smaller than the PN junction area of the drain electrode, and the transistor leak current magnitude is directly proportional to the PN junction area, resulting in the node n0 level finally being higher than the node n1 level;

3) 전력 공급 전원단(VCC)의 전압이 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1) 및 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3)의 한계 값보다 높은 전압으로 다시 상승할 경우, 노드 n1은 로우 레벨로 유지되고, 노드 n0은 하이 레벨로 유지되며, 시스템은 리셋 상태이다. 이때 다른 전력 소비가 높은 전원 검출 회로를 열 수 있고, 전원이 정상적인 작동 수준으로 회복된 후, 전력 소비가 높은 전원 검출 회로를 닫으며, 리셋 트랜지스터(mn1)를 통해 노드 n0를 다시 로우 레벨로 풀링하고, 노드 n1은 상응하게 하이 레벨로 변함으로써, 시스템 리셋의 과정을 완료한다. 3) The voltage of the power supply power stage (VCC) is higher than the limit values of the second PMOS tube (mp2) and the first PMOS tube (mp1), the first NMOS tube (mn2), and the second NMOS tube (mn3). When rising again, node n1 remains at a low level, node n0 remains at a high level, and the system is in a reset state. At this time, another high power consumption power detection circuit can be opened, and after the power is restored to the normal operating level, the high power consumption power detection circuit is closed, and the node n0 is pulled back to a low level through the reset transistor mn1. and the node n1 changes to a corresponding high level, thereby completing the process of system reset.

본 발명의 정전 검출 회로는 종래의 정전 검출 회로와 다르게, 전원 샘플링 회로 및 비교기의 작동 전류를 시시각각 유지할 필요가 없고, 리셋 상태를 트리거한 후에만 다른 높은 전력 소비의 전원 검출 회로를 열며, 전원 가동이 완료된 후 전력 소비가 높은 전원 검출 회로를 닫고, 정상적인 작동 전압 조건 하에서 거의 그 어떤 전류도 소모하지 않으며, 전력 소모가 낮은 집적 회로의 응용 장소에 적합하다. 본 발명의 정전 검출 회로는 설계가 새롭고, 실용성이 강하다. The power outage detection circuit of the present invention, unlike the conventional power outage detection circuit, does not need to maintain the operating current of the power sampling circuit and the comparator from moment to moment, and opens another high power consumption power detection circuit only after triggering the reset state, and power on After this is completed, it closes the power-supply detection circuit with high power consumption, draws almost no current under normal operating voltage conditions, and is suitable for applications in low-power integrated circuits. The electrostatic detection circuit of the present invention has a new design and strong practicality.

상기와 같이 도면을 결부하여 본 발명의 실시예를 서술하였으나, 본 발명은 상기 구체적인 실시형태에 제한되지 않고, 상기 구체적인 실시형태는 단지 예시적인 것으로, 한정적이 아니며, 당업자는 본 발명의 개시하에, 본 발명의 취지 및 특허청구범위의 범위를 벗어나지 않는 상황에서 여러 가지 형식을 도출할 수 있으며 이는 모두 본 발명의 보호 범위 내에 속한다.Although the embodiments of the present invention have been described in conjunction with the drawings as described above, the present invention is not limited to the above specific embodiments, and the specific embodiments are merely illustrative and not restrictive, and those skilled in the art under the disclosure of the present invention, Various forms can be derived from situations without departing from the spirit and scope of the present invention, and all of them fall within the protection scope of the present invention.

Claims (4)

정전 검출 회로로서,
제1 PMOS 튜브(mp1), 제2 PMOS 튜브(mp2), 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3), 리셋 트랜지스터(mn1)를 포함하되;
제1 PMOS 튜브(mp1)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제1 PMOS 튜브(mp1)의 게이트 전극은 제2 PMOS 튜브(mp2)의 드레인 전극에 연결되며, 제1 PMOS 튜브(mp1)의 드레인 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고; 제2 PMOS 튜브(mp2)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제2 PMOS 튜브(mp2)의 게이트 전극은 제1 PMOS 튜브(mp1)의 드레인 전극에 연결되며, 제2 PMOS 튜브(mp2)의 드레인 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 게이트 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 소스 전극은 접지되고; 제2 NMOS 튜브(mn3)의 게이트 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고, 제2 NMOS 튜브(mn3)의 소스 전극은 접지되며;
제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 크고; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 크며; 리셋 트랜지스터(mn1)의 전류 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되어 리셋 전기 신호를 출력하는 것을 특징으로 하는, 정전 검출 회로. A blackout detection circuit comprising:
a first PMOS tube (mp1), a second PMOS tube (mp2), a first NMOS tube (mn2), a second NMOS tube (mn3), a reset transistor (mn1);
The source electrode of the first PMOS tube mp1 is connected to the power supply terminal VCC, the gate electrode of the first PMOS tube mp1 is connected to the drain electrode of the second PMOS tube mp2, and the first PMOS the drain electrode of the tube mp1 is connected to the drain electrode of the first NMOS tube mn2; The source electrode of the second PMOS tube mp2 is connected to the power supply terminal VCC, the gate electrode of the second PMOS tube mp2 is connected to the drain electrode of the first PMOS tube mp1, and the second PMOS the drain electrode of the tube mp2 is connected to the drain electrode of the second NMOS tube mn3; the gate electrode of the first NMOS tube mn2 is connected to the drain electrode of the second NMOS tube mn3; the source electrode of the first NMOS tube mn2 is grounded; the gate electrode of the second NMOS tube mn3 is connected to the drain electrode of the first NMOS tube mn2, and the source electrode of the second NMOS tube mn3 is grounded;
the PN junction area of the drain electrode of the first PMOS tube mp1 is larger than the PN junction area of the drain electrode of the first NMOS tube mn2; The PN junction area of the drain electrode of the second NMOS tube mn3 is larger than the PN junction area of the drain electrode of the second PMOS tube mp2; A current electrode of the reset transistor (mn1) is electrically connected to the drain electrode of the first PMOS tube (mp1) to output a reset electrical signal. 제1항에 있어서,
리셋 트랜지스터(mn1)는 제3 NMOS 튜브를 사용하고, 제3 NMOS 튜브의 드레인 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되며, 제3 NMOS 튜브의 소스 전극은 접지되는 것을 특징으로 하는, 정전 검출 회로. According to claim 1,
The reset transistor mn1 uses a third NMOS tube, the drain electrode of the third NMOS tube is electrically connected to the drain electrode of the first PMOS tube mp1, and the source electrode of the third NMOS tube is grounded. , which is a power failure detection circuit. 제1항에 있어서,
제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되고, 제1 PMOS 튜브(mp1)의 드레인 전극의 레벨을 검출하기 위한 제1 레벨 검출 모듈(10)을 더 포함하는 것을 특징으로 하는, 정전 검출 회로. According to claim 1,
Electrostatically connected to the drain electrode of the first PMOS tube (mp1), characterized in that it further comprises a first level detection module (10) for detecting the level of the drain electrode of the first PMOS tube (mp1), detection circuit. 제1항에 있어서,
제2 PMOS 튜브(mp2)의 드레인 전극과 전기적으로 연결되고, 제2 PMOS 튜브(mp2)의 드레인 전극의 레벨을 검출하기 위한 제2 레벨 검출 모듈(20)을 더 포함하는 것을 특징으로 하는, 정전 검출 회로.According to claim 1,
Electrostatically connected to the drain electrode of the second PMOS tube (mp2), characterized in that it further comprises a second level detection module (20) for detecting the level of the drain electrode of the second PMOS tube (mp2), detection circuit.
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