JP2018170727A - Optical sensor - Google Patents
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Abstract
Description
本発明は、光センサと当該センサからの信号を処理する回路が同一半導体基板に形成された光センサにおいて、限界以上の入力があっても、内部で動作を制限し、出力に異常が現れるのを防ぐ対策を施す技術に関するものである。 In the optical sensor in which the optical sensor and a circuit for processing a signal from the sensor are formed on the same semiconductor substrate, even if there is an input exceeding the limit, the operation is limited internally, and an abnormality appears in the output. This is related to a technique for taking measures to prevent this.
従来、光センサ部と当該光センサ部から得られる信号を処理する回路から成る撮像装置が同一の半導体基板上に複数形成された光センサは知られている。図４に示す光センサの回路図はその一例である。
同一の例えばＮ型半導体基板に形成された光センサは、光信号を電気的信号に変換する光センサ部と、光センサ部から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路と、電流電圧変換回路の出力信号をサンプリングするサンプル＆ホールド回路とを備えている。電流電圧変換回路及びサンプル＆ホールド回路は、光センサ部１００からの信号を処理する信号処理回路を構成している。信号処理回路の出力信号は、出力アンプ（ＯＵＴ ＡＭＰ）５００を介して光センサの出力端６００から外部（半導体基板外）に導出される。
光センサ部は、フォトダイオードＰＤからなり、フォトダイオードＰＤのカソード端子は、電源Ｖddに接続されている。光センサ部からの出力信号は、電流電圧変換回路に入力する。
2. Description of the Related Art Conventionally, an optical sensor in which a plurality of imaging devices each including an optical sensor unit and a circuit that processes a signal obtained from the optical sensor unit are formed on the same semiconductor substrate is known. The circuit diagram of the photosensor shown in FIG. 4 is an example.
An optical sensor formed on the same N-type semiconductor substrate, for example, includes an optical sensor unit that converts an optical signal into an electrical signal, and current-voltage conversion that converts an electrical signal input from the optical sensor unit from a current signal to a voltage signal. A circuit and a sample-and-hold circuit that samples the output signal of the current-voltage conversion circuit. The current-voltage conversion circuit and the sample & hold circuit constitute a signal processing circuit that processes a signal from the optical sensor unit 100. The output signal of the signal processing circuit is led out (outside of the semiconductor substrate) from the output end 600 of the optical sensor via an output amplifier (OUT AMP) 500.
The optical sensor unit is composed of a photodiode PD, and the cathode terminal of the photodiode PD is connected to a power source Vdd. An output signal from the optical sensor unit is input to a current-voltage conversion circuit.
電流電圧変換回路は、ＰＭＯＳトランジスタＭＰ０、コンデンサＣＦ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ０からなる。ＰＭＯＳトランジスタＭＰ１は、スイッチであり、ＮＭＯＳトランジスタＭＮ０は、電流源である。フォトダイオードＰＤのアノード端子、ＰＭＯＳトランジスタＭＰ０のゲート端子、コンデンサＣＦの一方の端子は、配線ＰＤに接続されている。ＰＭＯＳトランジスタＭＰ０のソース端子は、電源Ｖddに接続されている。 The current-voltage conversion circuit includes a PMOS transistor MP0, a capacitor CF, a PMOS transistor MP1, and an NMOS transistor MN0. The PMOS transistor MP1 is a switch, and the NMOS transistor MN0 is a current source. The anode terminal of the photodiode PD, the gate terminal of the PMOS transistor MP0, and one terminal of the capacitor CF are connected to the wiring PD. The source terminal of the PMOS transistor MP0 is connected to the power supply Vdd.
また、ＰＭＯＳトランジスタＭＰ０のドレイン端子、コンデンサＣＦの他方の端子、コンデンサＣＡの一方の端子、さらに電流源（NMOSトランジスタ）ＭＮ０のドレイン端子は、配線ＰＯに接続されている。
電流電圧変換回路からの出力信号は、サンプル＆ホールド回路に入力する。
サンプル＆ホールド回路は、コンデンサＣＡ、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３、ＮＭＯＳトランジスタＮＭ４、コンデンサＣＨを有しており、コンデンサＣＡの他方の端子と、ＮＭＯＳトランジスタＭＮ２のドレイン端子、ＮＭＯＳトランジスタＭＮ３のソース端子が配線ＶＡＪＣに、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子、コンデンサＣＨが配線ＶＨＬＤに接続されている。ＮＭＯＳトランジスタＭＮ２、ＭＮ４のソース端子は、それぞれ信号処理回路の基準となるリファレンス電源ＲＥＦ１、ＲＥＦ２に接続されている。さらに、配線ＶＨＬＤにはＮＭＯＳトランジスタＭＮ７がスイッチとして接続されており、このスイッチを介して出力アンプへ信号を送り込むように構成されている。
以上の回路は全て同一半導体基板上に形成されている。
The drain terminal of the PMOS transistor MP0, the other terminal of the capacitor CF, one terminal of the capacitor CA, and the drain terminal of the current source (NMOS transistor) MN0 are connected to the wiring PO.
An output signal from the current-voltage conversion circuit is input to the sample and hold circuit.
The sample and hold circuit includes a capacitor CA, an NMOS transistor MN2, an NMOS transistor MN3, an NMOS transistor NM4, and a capacitor CH. The other terminal of the capacitor CA, the drain terminal of the NMOS transistor MN2, and the source terminal of the NMOS transistor MN3. Are connected to the wiring VAJC, the drain terminals of the NMOS transistors MN3 and MN4, and the capacitor CH are connected to the wiring VHLD. The source terminals of the NMOS transistors MN2 and MN4 are respectively connected to reference power supplies REF1 and REF2 that serve as references for the signal processing circuit. Further, an NMOS transistor MN7 is connected as a switch to the wiring VHLD, and a signal is sent to the output amplifier via this switch.
All the above circuits are formed on the same semiconductor substrate.
このような光センサにおいて、光ＡがフォトダイオードＰＤに入射すると、光Ａの強度に応じた光電流がフォトダイオードＰＤに流れる。
これによりＰＭＯＳトランジスタＭＰ０のゲート電圧が上がり、ドレイン電流が流れ、配線ＰＯの電位が降下する。
それと同時に、フォトダイオードＣＦに電荷がチャージされ、配線ＰＤと配線ＰＯの間に電位差が生まれる。この電位差はコンデンサＣＦの容量によって決まるため、容量を調整することで電流／電圧（Ｉ／Ｖ）変換の倍率をコントロールできる。配線ＰＯの電位が下がると、コンデンサＣＡを介して配線ＶＡＪＣの電位も降下し、配線ＰＯと配線ＶＡＪＣの電位差分の電荷がコンデンサＣＡにチャージされる。
ここで、ＮＭＯＳトランジスタＭＮ３をオン（ON）させると、コンデンサＣＡにチャージされた電荷がコンデンサＣＡとコンデンサＣＨに分配され、サンプル＆ホールドされる。電荷の配分はコンデンサＣＡとコンデンサＣＨの容量比で決まる。
In such an optical sensor, when the light A enters the photodiode PD, a photocurrent according to the intensity of the light A flows through the photodiode PD.
As a result, the gate voltage of the PMOS transistor MP0 rises, a drain current flows, and the potential of the wiring PO drops.
At the same time, the photodiode CF is charged, and a potential difference is generated between the wiring PD and the wiring PO. Since this potential difference is determined by the capacitance of the capacitor CF, the current / voltage (I / V) conversion magnification can be controlled by adjusting the capacitance. When the potential of the wiring PO decreases, the potential of the wiring VAJC also drops through the capacitor CA, and the capacitor CA is charged with the electric potential difference between the wiring PO and the wiring VAJC.
Here, when the NMOS transistor MN3 is turned on, the charge charged in the capacitor CA is distributed to the capacitor CA and the capacitor CH, and is sampled and held. Charge distribution is determined by the capacitance ratio of the capacitor CA and the capacitor CH.
配線ＶＡＪＣ、配線ＶＨＬＤは、予めＮＭＯＳトランジスタＭＮ２、ＭＮ４をオン（ON）させて、リファレンス電圧に設定されているため、配線ＶＡＪＣ、配線ＶＨＬＤの電位は、リファレンス電圧以下の値を取る。
コンデンサＣＨにホールドされた電荷は、ＮＭＯＳトランジスタＭＮ７をオン（ON）することで出力アンプ５００へ送られ、結果として、入力された光Ａの強度に応じたＩＣ出力が出力される。
Since the wiring VAJC and the wiring VHLD are previously set to the reference voltage by turning on the NMOS transistors MN2 and MN4, the potentials of the wiring VAJC and the wiring VHLD take values that are lower than the reference voltage.
The electric charge held in the capacitor CH is sent to the
特許文献１には、光を遮断した状態で複数の信号処理回路に均一な入力を与えることができ、光センサ装置の特性に影響を与えずにパッケージした後も測定が可能であり、評価の為の機構に要する面積が少ない半導体装置が開示されている。半導体基板に形成された複数の撮像装置を有し、撮像装置はフォトダイオードと、電流電圧変換回路と、フォトダイオードと電流電圧変換回路とを接続する配線と、テスト信号を入力する導電層と、配線と導電層とで構成される配線間容量とを有し、導電層は、各撮像装置のフォトダイオードと電流電圧変換回路との間に配置されている。この半導体装置を用いることで、ばらつき評価の精度が向上する。
In
従来の光センサにおいて、配線ＰＯ、配線ＶＡＪＣ、配線ＶＨＬＤは何れもフォトダイオードＰＤに光が入射すると、電位が下降していく。配線ＰＯについては、接地電源Ｖssとの間にＮＭＯＳトランジスタＭＮ０が接続されているため０Ｖ以下の電位を取る事はないが、配線ＶＡＪＣは強すぎる光を照射した際、０Ｖ以下まで電位が下降してしまう。
このような場合露光中において、スイッチであるＮＭＯＳトランジスタＭＮ３はオフ（OFF）のため、ＮＭＯＳトランジスタＭＮ３のゲート端子には０Ｖが印加されているが、ソース端子に接続している配線ＶＡＪＣの電位が下がり続け、ＮＭＯＳトランジスタＭＮ３のゲート‐ソース間の電位差がしきい値電圧（Ｖth）を超えた場合、ＮＭＯＳトランジスタＭＮ３のソース-ドレイン間がリークし、いずれはオン（ON）してしまい、本来の動作とは異なるタイミングでサンプル＆ホールドが行われて出力が上書きされてしまうという問題があった。
In the conventional optical sensor, the potentials of the wiring PO, the wiring VAJC, and the wiring VHLD all decrease when light enters the photodiode PD. The wiring PO does not take a potential of 0 V or less because the NMOS transistor MN0 is connected to the ground power supply Vss. However, when the wiring VAJC is irradiated with too strong light, the potential drops to 0 V or less. End up.
In such a case, during the exposure, the NMOS transistor MN3 which is a switch is OFF, so that 0V is applied to the gate terminal of the NMOS transistor MN3, but the potential of the wiring VAJC connected to the source terminal is If the potential difference between the gate and source of the NMOS transistor MN3 exceeds the threshold voltage (Vth), the source-drain of the NMOS transistor MN3 leaks and eventually turns on (ON). There is a problem that the output is overwritten by sampling and holding at a timing different from the operation.
従来の光センサでも、例えば、特許文献１に開示された光センサの図４に記載されているような、電流電圧変換回路とサンプル＆ホールド回路との間に電荷ＡＭＰ（反転ＡＭＰ）が介在している例では、前述した電位の下降による本来の動作と異なるタイミングでのサンプル＆ホールド、出力の上書きという問題は生じない。
本発明は、このような事情によりなされたものであり、光センサ本体と当該本体からの信号を処理する回路が同一半導体基板に形成され、限界以上の入力があっても、出力に異常が現れるのを防ぐ光センサを提供する。
Even in the conventional optical sensor, for example, a charge AMP (inverted AMP) is interposed between the current-voltage conversion circuit and the sample and hold circuit as described in FIG. 4 of the optical sensor disclosed in
The present invention has been made under such circumstances, and an optical sensor main body and a circuit for processing a signal from the main body are formed on the same semiconductor substrate, and an abnormality appears in the output even when there is an input exceeding the limit. Provided is an optical sensor that prevents this.
本発明の光センサの一態様は、半導体基板と、前記半導体基板に形成され光信号を電気的信号に変換する光センサ部と、光センサ部から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路と、前記電流電圧変換回路の出力信号をサンプリングするサンプル＆ホールド回路とを備え、前記サンプル＆ホールド回路を構成するサンプル容量及びスイッチが接続された配線とレファレンス電源との間に１個のダイオードもしくは複数直列接続したダイオードを接続したことを特徴としている。前記ダイオードは、ダイオード接続をしたトランジスタであっても良い。 One aspect of the optical sensor of the present invention includes a semiconductor substrate, an optical sensor unit formed on the semiconductor substrate for converting an optical signal into an electrical signal, and an electrical signal input from the optical sensor unit from a current signal to a voltage signal. A current-voltage conversion circuit for conversion; a sample-and-hold circuit for sampling an output signal of the current-voltage conversion circuit; and between a reference capacitor and a wiring connected to a sample capacitor and a switch constituting the sample-and-hold circuit One of the diodes or a plurality of diodes connected in series is connected. The diode may be a diode-connected transistor.
本発明の光センサは、信号処理回路の限界を超える入力が入ってきた場合に、出力に異常が現れるのを防ぐことができる。ダイオードもしくはトランジスタのしきい値電圧（Ｖth）によって回路内部の電位が変動する幅を決めることができる。限界を超える光を入力しても、内部的には一定以上の入力を受け付けないようにすることができる。 The optical sensor of the present invention can prevent an abnormality from appearing in the output when an input exceeding the limit of the signal processing circuit is input. The width in which the potential inside the circuit varies can be determined by the threshold voltage (Vth) of the diode or transistor. Even if light exceeding the limit is input, it is possible to prevent an input exceeding a certain level from being accepted internally.
以下、実施例を参照して発明の実施の形態を説明する。 Hereinafter, embodiments of the invention will be described with reference to examples.
図１及び図２を参照して実施例１を説明する。
実施例１の光センサは、光センサ部と当該光センサ部から得られる信号を処理する回路から成る撮像装置が同一の半導体基板上に複数形成された光センサである。図２に示すように、同一の例えばＮ型半導体基板に形成された光センサは、光信号を電気的信号に変換する光センサ部１と、光センサ部１から入力した電気的信号を電流信号から電圧信号に変換する電流電圧変換回路２と、この電流電圧変換回路２の出力信号をサンプリングするサンプル＆ホールド回路３とを備えている。ここで、電流電圧変換回路２及びサンプル＆ホールド回路３は、光センサ部１からの信号を処理する信号処理回路４を構成している。信号処理回路４の出力信号は、出力アンプ（ＯＵＴ ＡＭＰ）５を介して光センサの出力端６から外部（半導体基板外）に導出される。
A first embodiment will be described with reference to FIGS. 1 and 2.
The optical sensor according to the first embodiment is an optical sensor in which a plurality of imaging devices including an optical sensor unit and a circuit that processes a signal obtained from the optical sensor unit are formed on the same semiconductor substrate. As shown in FIG. 2, an optical sensor formed on the same N-type semiconductor substrate, for example, includes an
次に、図１に示すように、光センサ部１は、フォトダイオードＰＤからなり、フォトダイオードＰＤのカソード端子は、電源Ｖddに接続されている。フォトダイオードＰＤのアノード端子、ＰＭＯＳトランジスタＭＰ０のゲート端子、コンデンサＣＦの一方の端子は、配線ＰＤに接続されている。ＰＭＯＳトランジスタＭＰ０のソース端子は、電源Ｖddに接続される。
また、コンデンサＣＦの他方の端子とＰＭＯＳトランジスタＭＰ０のドレイン端子は、電流源として用いられるＮＭＯＳトランジスタＭＮ０及びコンデンサＣＡの一方の端子に接続されている。ＰＭＯＳトランジスタＭＮ１のソース端子はコンデンサＣＦの一方の端子に、ＭＰ１のドレイン端子は、コンデンサＣＦの他方の端子に、それぞれ接続されている。ＰＭＯＳトランジスタＭＮ１は、リセットスイッチとして用いられる。図２に記載された電流電圧変換回路２は、ＰＭＯＳトランジスタＭＰ０、コンデンサＣＦ、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ０から構成されている。そして、電流電圧変換回路２からの出力信号は、サンプル＆ホールド回路３に入力する。
Next, as shown in FIG. 1, the
The other terminal of the capacitor CF and the drain terminal of the PMOS transistor MP0 are connected to one terminal of an NMOS transistor MN0 and a capacitor CA used as a current source. The source terminal of the PMOS transistor MN1 is connected to one terminal of the capacitor CF, and the drain terminal of MP1 is connected to the other terminal of the capacitor CF. The PMOS transistor MN1 is used as a reset switch. The current-
コンデンサＣＡの他方の端子、ＮＭＯＳトランジスタＭＮ２のドレイン端子、ＮＭＯＳトランジスタＭＮ３のソース端子が配線ＶＡＪＣに接続されている。そして、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子、コンデンサＣＨの一方の端子が配線ＶＨＬＤに接続されている。また、ＮＭＯＳトランジスタＭＮ２のソース端子は、回路の基準となるリファレンス電源ＲＥＦ１に接続され、ＮＭＯＳトランジスタＭＮ４のソース端子は回路の基準となるリファレンス電源ＲＥＦ２に接続されている。また、配線ＶＡＪＣには、さらにダイオード７が接続されている。
The other terminal of the capacitor CA, the drain terminal of the NMOS transistor MN2, and the source terminal of the NMOS transistor MN3 are connected to the wiring VAJC. The drain terminals of the NMOS transistors MN3 and MN4 and one terminal of the capacitor CH are connected to the wiring VHLD. Further, the source terminal of the NMOS transistor MN2 is connected to a reference power supply REF1 serving as a circuit reference, and the source terminal of the NMOS transistor MN4 is connected to a reference power supply REF2 serving as a circuit reference. Further, a
この実施例では２つのダイオード（ダイオード接続のトランジスタ）Ｄ１、Ｄ２が接続されている。配線ＶＡＪＣには、ダイオードＤ１のカソード(ドレイン)端子が接続されている。そして、ダイオードＤ１のアノード(ゲート・ソース)端子にはダイオードＤ２のカソード(ドレイン)端子が接続され、ダイオードＤ２のアノード(ゲート・ソース)端子は、リファレンス電源ＲＥＦ１に接続されている。
ここで、図２に記載されたサンプル＆ホールド回路３は、コンデンサＣＡ、ＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４、コンデンサＣＨ及びダイオード７から構成されている。
さらに、配線ＶＨＬＤにはスイッチであるＮＭＯＳトランジスタＭＮ７が接続されており、このトランジスタスイッチを介してサンプル＆ホールド回路の出力信号が出力アンプ（ＯＵＴ ＡＭＰ）５へ送り込まれる。
In this embodiment, two diodes (diode-connected transistors) D1 and D2 are connected. A cathode (drain) terminal of the diode D1 is connected to the wiring VAJC. The anode (gate / source) terminal of the diode D1 is connected to the cathode (drain) terminal of the diode D2, and the anode (gate / source) terminal of the diode D2 is connected to the reference power supply REF1.
Here, the sample and hold
Further, an NMOS transistor MN7 as a switch is connected to the wiring VHLD, and an output signal of the sample and hold circuit is sent to the output amplifier (OUT AMP) 5 through this transistor switch.
以上説明した回路は全て同一半導体基板上に形成されている。
このように同一半導体基板に形成された光センサにおいて、配線ＶＡＪＣには、さらに、２段構成のダイオード７が接続されている。この配線には第１段のダイオード(ダイオード接続のトランジスタ)Ｄ１のカソード(ドレイン)端子が接続されている。また、第１段のダイオードＤ１のアノード(ゲート・ソース)端子には第２段のダイオード(ダイオード接続のトランジスタ)Ｄ２のカソード(ドレイン)端子が接続され、第２段のダイオードＤ２のアノード(ゲート・ソース)端子はリファレンス電源ＲＥＦ１に接続されている。
このような回路において、光ＡがフォトダイオードＰＤに入射した場合、配線ＶＡＪＣのリファレンス電源ＲＥＦ１との電位差が第１段及び第２段のダイオードＤ１、Ｄ２のしきい値電圧（Ｖth）の合計より小さければ、回路の動作は図４に示す従来回路と全く同じである。
All the circuits described above are formed on the same semiconductor substrate.
In the optical sensor thus formed on the same semiconductor substrate, a two-
In such a circuit, when the light A is incident on the photodiode PD, the potential difference between the wiring VAJC and the reference power supply REF1 is greater than the sum of the threshold voltages (Vth) of the first-stage and second-stage diodes D1 and D2. If it is smaller, the operation of the circuit is exactly the same as that of the conventional circuit shown in FIG.
しかしながら、より強い光Ａが入射され、配線ＶＡＪＣとリファレンス電源ＲＥＦ１との電位差が、第１段及び第２段のダイオードＤ１、Ｄ２のしきい値電圧（Ｖth）の合計よりも大きくなると、これらのダイオードが電流を流し始め、配線ＶＡＪＣの電位はそれ以下に下がらなくなる。
具体的には、リファレンス電源ＲＥＦ１が１．５Ｖ、ダイオードＤ１、Ｄ２のしきい値Ｖthはそれぞれ０．７Ｖ程度であるので、配線ＶＡＪＣは０．１Ｖ程度より低い電位にはならず、ＮＭＯＳトランジスタＭＮ３がリーク、もしくはスイッチオンして出力が上書きされる現象は発生しない。
However, when stronger light A is incident and the potential difference between the wiring VAJC and the reference power supply REF1 becomes larger than the sum of the threshold voltages (Vth) of the first-stage and second-stage diodes D1 and D2, these The diode starts to flow current, and the potential of the wiring VAJC does not drop below that.
Specifically, since the reference power supply REF1 is 1.5V and the threshold values Vth of the diodes D1 and D2 are each about 0.7V, the wiring VAJC does not have a potential lower than about 0.1V, and the NMOS transistor MN3. Does not leak or the output is overwritten when the switch is turned on.
次に、図３を参照して実施例２を説明する。
この実施例は、実施例１の光センサと基本構造が同じであるが（図１参照）、配線ＶＡＪＣに接続されているダイオード８が１段構造である点で相違している。
配線ＶＡＪＣにおいて、１つのダイオード（ダイオード接続のトランジスタ）Ｄが接続されている。配線ＶＡＪＣには、ダイオードＤのカソード(ドレイン)端子が接続されている。そして、ダイオードＤのアノード(ゲート・ソース)端子は、リファレンス電源ＲＥＦ１に接続されている。
Next,
This embodiment has the same basic structure as the optical sensor of the first embodiment (see FIG. 1), but differs in that the
In the wiring VAJC, one diode (diode-connected transistor) D is connected. A cathode (drain) terminal of a diode D is connected to the wiring VAJC. The anode (gate / source) terminal of the diode D is connected to the reference power supply REF1.
ダイオード(ダイオード接続のトランジスタ)が1段でも作用は実施例１と同様であり、配線ＶＡＪＣは、０．８Ｖ程度より低い電位にはならない。配線ＶＡＪＣの電位が変動する範囲を制限することは、そのまま出力のダイナミックレンジを制限することになるため、この場合、ダイオード(ダイオード接続のトランジスタ)が２段だったときよりダイナミックレンジが減っているが、必要なレンジを満たしているならば、それに応じてより安全な電位で配線ＶＡＪＣの下降が止まるよう、設定することができる。 Even if the number of diodes (diode-connected transistors) is one, the operation is the same as in the first embodiment, and the wiring VAJC does not have a potential lower than about 0.8V. Limiting the range in which the potential of the wiring VAJC fluctuates directly limits the output dynamic range. In this case, the dynamic range is smaller than when the diode (diode-connected transistor) has two stages. However, if the required range is satisfied, the lowering of the wiring VAJC can be set to stop at a safer potential accordingly.
１・・・光センサ部
２・・・電流電圧変換回路
３・・・サンプル＆ホールド回路
４・・・信号処理回路
５・・・出力アンプ（ＯＵＴ ＡＭＰ）
６・・・出力端
７、８・・・ダイオード
DESCRIPTION OF
6 ...
Claims (2)
The optical sensor according to claim 1, wherein the diode is a diode-connected transistor.
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