JP2003218225A - 電荷検出半導体素子、電荷検出半導体素子および基準半導体素子を有するシステム、ウェハー、ウェハーの使用、およびウェハー帯電の定性的および定量的な測定方法 - Google Patents
電荷検出半導体素子、電荷検出半導体素子および基準半導体素子を有するシステム、ウェハー、ウェハーの使用、およびウェハー帯電の定性的および定量的な測定方法Info
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Abstract
(57)【要約】
【課題】 不揮発性記憶構造に基づくとともにプロセス
制御モニター（ＰＣＭ）構造として動作する構造を提供
する。 【解決手段】 本発明は、半導体材料上に設けられ、ト
ランジスタゲートを有する電界効果ＭＯＳトランジスタ
とキャパシタゲートを有するＭＯＳキャパシタとを含む
不揮発性記憶セルを備えた電荷検出半導体素子に関す
る。本発明は、更に電荷検出半導体素子および基準半導
体素子を備えたシステムに関する。また、本発明は、多
数の電荷検出半導体素子およびシステムのいずれか一方
を備えたウェハーおよびその使用に関する。また、本発
明は、ウェハー処理中のウェハーの電荷を定性的および
定量的に測定する方法に関する。本発明によれば、ウェ
ハーの処理中および半導体素子の製造中生ずる帯電を、
特にプラズマおよびイオン注入処理により正確に測定で
きる。
制御モニター（ＰＣＭ）構造として動作する構造を提供
する。 【解決手段】 本発明は、半導体材料上に設けられ、ト
ランジスタゲートを有する電界効果ＭＯＳトランジスタ
とキャパシタゲートを有するＭＯＳキャパシタとを含む
不揮発性記憶セルを備えた電荷検出半導体素子に関す
る。本発明は、更に電荷検出半導体素子および基準半導
体素子を備えたシステムに関する。また、本発明は、多
数の電荷検出半導体素子およびシステムのいずれか一方
を備えたウェハーおよびその使用に関する。また、本発
明は、ウェハー処理中のウェハーの電荷を定性的および
定量的に測定する方法に関する。本発明によれば、ウェ
ハーの処理中および半導体素子の製造中生ずる帯電を、
特にプラズマおよびイオン注入処理により正確に測定で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料上に設
けられ、トランジスタゲートを有する電界効果ＭＯＳト
ランジスタとキャパシタゲートを有するＭＯＳキャパシ
タとを含む不揮発性記憶セルを備えた電荷検出半導体素
子に関する。本発明は、さらに電荷検出半導体素子およ
び基準半導体素子を備えたシステムに関する。また、本
発明は、多数の電荷検出半導体素子およびシステムのい
ずれか一方を備えたウェハーおよびその使用に関する。
また、本発明は、ウェハー処理中のウェハーの電荷を定
性的および定量的測定方法に関する。
けられ、トランジスタゲートを有する電界効果ＭＯＳト
ランジスタとキャパシタゲートを有するＭＯＳキャパシ
タとを含む不揮発性記憶セルを備えた電荷検出半導体素
子に関する。本発明は、さらに電荷検出半導体素子およ
び基準半導体素子を備えたシステムに関する。また、本
発明は、多数の電荷検出半導体素子およびシステムのい
ずれか一方を備えたウェハーおよびその使用に関する。
また、本発明は、ウェハー処理中のウェハーの電荷を定
性的および定量的測定方法に関する。
【０００２】
【従来の技術】ウェハーの帯電は、半導体部品の製造中
に継続的に生じる現象である。これは多くの処理工程が
プラズマ中で行われるか、帯電粒子を用いて行われるか
らである。特に、ＣＭＯＳ型技術、すなわちＣＭＯＳ、
ＢＩＣＭＯＳ、または同様の技術におけるＭＯＳトラン
ジスタの薄いゲート酸化膜は、処理工程に、例えばポリ
シリコン、または金属からなる導電面上にたまった電荷
および派生トンネル電流によって破壊される。この帯電
は、低い歩留まりの原因となる。
に継続的に生じる現象である。これは多くの処理工程が
プラズマ中で行われるか、帯電粒子を用いて行われるか
らである。特に、ＣＭＯＳ型技術、すなわちＣＭＯＳ、
ＢＩＣＭＯＳ、または同様の技術におけるＭＯＳトラン
ジスタの薄いゲート酸化膜は、処理工程に、例えばポリ
シリコン、または金属からなる導電面上にたまった電荷
および派生トンネル電流によって破壊される。この帯電
は、低い歩留まりの原因となる。
【０００３】所謂アンテナ行を用いることによって歩留
まりにおける、帯電の影響を現象させることが試みられ
ている。
まりにおける、帯電の影響を現象させることが試みられ
ている。
【０００４】処理工程中に、ＣＨＡＲＭ(CHARging Moni
tors)ウェハーと呼ばれるテストウェハーが用いられ、
特に多くの帯電を生じて低い歩留まりとなる処理工程お
よび装置を識別することが行われる。
tors)ウェハーと呼ばれるテストウェハーが用いられ、
特に多くの帯電を生じて低い歩留まりとなる処理工程お
よび装置を識別することが行われる。
【０００５】しかしながら、１枚または数枚のＣＨＡＲ
Ｍウェハーの測定のために製造が中断されるので、ＣＨ
ＡＲＭウェハーを用いた処理工程の監視は、複雑で費用
が高く付く。
Ｍウェハーの測定のために製造が中断されるので、ＣＨ
ＡＲＭウェハーを用いた処理工程の監視は、複雑で費用
が高く付く。
【０００６】特許文献１には、ｐチャネルおよびｎチャ
ネルＭＯＳトランジスタからなる構造およびプラズマ雰
囲気中におけるウェハー帯電の測定方法が開示されてい
る。この構造は、プラズマ処理工程の前後に測定が必要
となる。これは、この構造が接触されている場合にのみ
可能となる。これは、この構造を備えた製品の生産の監
視は、製造プロセスの終わりでのプラズマ工程に対して
実際に用いることができる。
ネルＭＯＳトランジスタからなる構造およびプラズマ雰
囲気中におけるウェハー帯電の測定方法が開示されてい
る。この構造は、プラズマ処理工程の前後に測定が必要
となる。これは、この構造が接触されている場合にのみ
可能となる。これは、この構造を備えた製品の生産の監
視は、製造プロセスの終わりでのプラズマ工程に対して
実際に用いることができる。
【０００７】特許文献２には、アンテナ、ダイオード
列、逆バイアス及び順バイアスされたトランジスタ、お
よびプラズマ雰囲気中のウェハー帯電を測定するための
ストレージキャパシタを備えた構造が開示されている。
最終の構造がプラズマ装置内の置かれて測定される方法
が開示されている。プラズマ処理の完了後、最終状態が
読み出され、プラズマ処理前のもとの状態と比較され
る。現在実行された工程での帯電の測定は、測定された
差から得られる。装置はこの方法によって監視され得
る。しかしながら、この監視は、有用な材料の製造中に
は実行されない。
列、逆バイアス及び順バイアスされたトランジスタ、お
よびプラズマ雰囲気中のウェハー帯電を測定するための
ストレージキャパシタを備えた構造が開示されている。
最終の構造がプラズマ装置内の置かれて測定される方法
が開示されている。プラズマ処理の完了後、最終状態が
読み出され、プラズマ処理前のもとの状態と比較され
る。現在実行された工程での帯電の測定は、測定された
差から得られる。装置はこの方法によって監視され得
る。しかしながら、この監視は、有用な材料の製造中に
は実行されない。
【０００８】上記引用した二つの公知文献に記載の方法
は、多くの欠点がある。高価な製造設備が、ウェハー帯
電の監視中動作できない。製造の中断は、かなり原価高
になる。更に例えばCHARMウェハーのような周知の高価
なテストウェハーが、監視のために要求される。
は、多くの欠点がある。高価な製造設備が、ウェハー帯
電の監視中動作できない。製造の中断は、かなり原価高
になる。更に例えばCHARMウェハーのような周知の高価
なテストウェハーが、監視のために要求される。
【０００９】結局、設備はある特定の瞬間のみで検査さ
れる。しかしながら現在進行中の製造が、この間未検査
状態に留まる。
れる。しかしながら現在進行中の製造が、この間未検査
状態に留まる。
【００１０】更に特許文献１と特許文献２に記載の構造
は、帯電の評価は非常に正確にはできない。特に、個々
の処理工程の解析は不可能である。
は、帯電の評価は非常に正確にはできない。特に、個々
の処理工程の解析は不可能である。
【００１１】更に上記構造は、ＣＭＯＳ技術タイプの設
備がなく、ＣＭＯＳ技術タイプの回路もないので、ＣＭ
ＯＳ製造工程と両立できない。このため、ＣＭＯＳ技術
タイプの標準以外の複数の製造工程が必要になる。特許
文献１に記載の構造は、２個のポリシリコンレベル（図
３の４と３）を使用するので、標準ＣＭＯＳ製造方法と
両立できないことが分かる。特許文献２に記載の構造
は、一方ではＣＭＯＳ処理工程で規則としての２個の重
畳したポリシリコンレベルで製造される高品質キャパシ
タ（図４ａと４ｂの４６）を使用するため、標準ＣＭＯ
Ｓ製造方法と両立できない。結局追加のポリシリコンレ
ベルが、標準ＣＭＯＳ処理工程と比較して、また必要に
なる。他方フォトダイオードストリング（図４ａの４
３）が、透明であるフォトダイオードの上にある層を必
要としている。しかしながらこれは、標準ＣＭＯＳ処理
工程の場合には必要とはしない。更にシリコン半導体
は、発生する全スペクトル範囲にわたりプラズマ放射を
吸収できない。ＣＭＯＳウェハーの範囲内の構造を得る
ためにここで記載の構造の応用は、不可能である。
備がなく、ＣＭＯＳ技術タイプの回路もないので、ＣＭ
ＯＳ製造工程と両立できない。このため、ＣＭＯＳ技術
タイプの標準以外の複数の製造工程が必要になる。特許
文献１に記載の構造は、２個のポリシリコンレベル（図
３の４と３）を使用するので、標準ＣＭＯＳ製造方法と
両立できないことが分かる。特許文献２に記載の構造
は、一方ではＣＭＯＳ処理工程で規則としての２個の重
畳したポリシリコンレベルで製造される高品質キャパシ
タ（図４ａと４ｂの４６）を使用するため、標準ＣＭＯ
Ｓ製造方法と両立できない。結局追加のポリシリコンレ
ベルが、標準ＣＭＯＳ処理工程と比較して、また必要に
なる。他方フォトダイオードストリング（図４ａの４
３）が、透明であるフォトダイオードの上にある層を必
要としている。しかしながらこれは、標準ＣＭＯＳ処理
工程の場合には必要とはしない。更にシリコン半導体
は、発生する全スペクトル範囲にわたりプラズマ放射を
吸収できない。ＣＭＯＳウェハーの範囲内の構造を得る
ためにここで記載の構造の応用は、不可能である。
【００１２】不揮発性記憶セルは、非特許文献１、特許
文献３から周知であり、それは標準ＣＭＯＳ処理工程で
製造できる。しかしながらそれは、ウェハー帯電につい
ての監視として、即ちウェハー検出装置としては適切で
はない。
文献３から周知であり、それは標準ＣＭＯＳ処理工程で
製造できる。しかしながらそれは、ウェハー帯電につい
ての監視として、即ちウェハー検出装置としては適切で
はない。
【００１３】
【特許文献１】特開平１０−２８４７２６号公報
【特許文献２】米国特許第５，９５９，３０９号明細書
【非特許文献１】“ＥＥＰＲＯＭ−Ｓｔｕｋｔｕｒ ｉ
ｍ ＣＭＯＳ−Ｔｅｃｈｎｏｌｏｇｉｅ ｍｉｔ ｅｉ
ｎｅｒ Ｐｏｌｙｓｉｌｉｃｉｕｍｅｂｅｎｅ”｛１９
９８年アーヘン シェーカー フェアラグ著 一個のポ
リシリコンレベルを備えたＣＭＯＳ技術におけるＥＥＰ
ＲＯＭ構造 ＩＳＢＮ３−８２６５−３２８９−９，
（ＥＥＰＲＯＭ Ｓｔｒｕｃｔｕｒｅ ｉｎ ＣＭＯＳ
Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｏｎｅ Ｐｏｌｙ
ｃｒｙｓａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｌｅｖｅｌ
Ｓｈａｋｅｒ Ｖｅｒｌａｇ，ＩＳＢＮ３−８２６５−
３２８９−９，Ａａｃｈｅｎ １９９８）｝
ｍ ＣＭＯＳ−Ｔｅｃｈｎｏｌｏｇｉｅ ｍｉｔ ｅｉ
ｎｅｒ Ｐｏｌｙｓｉｌｉｃｉｕｍｅｂｅｎｅ”｛１９
９８年アーヘン シェーカー フェアラグ著 一個のポ
リシリコンレベルを備えたＣＭＯＳ技術におけるＥＥＰ
ＲＯＭ構造 ＩＳＢＮ３−８２６５−３２８９−９，
（ＥＥＰＲＯＭ Ｓｔｒｕｃｔｕｒｅ ｉｎ ＣＭＯＳ
Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｏｎｅ Ｐｏｌｙ
ｃｒｙｓａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｌｅｖｅｌ
Ｓｈａｋｅｒ Ｖｅｒｌａｇ，ＩＳＢＮ３−８２６５−
３２８９−９，Ａａｃｈｅｎ １９９８）｝
【特許文献３】ＰＣＴ出願ＷＯ ００／６０６７２号
【００１４】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたものであって、不揮発性記憶構造に基
づくとともにプロセス制御モニター（ＰＣＭ）構造とし
て動作する構造を提供することを目的とする。他の目的
は、構造の使用と方法を示すことにあり、それにより処
理工程中ウェハー上の与えられた位置に生ずる電荷を測
定でき、その構造は、ＣＭＯＳまたはＢＩＣＭＯＳ技術
のウェハーの製造および処理中に製造される。
考慮してなされたものであって、不揮発性記憶構造に基
づくとともにプロセス制御モニター（ＰＣＭ）構造とし
て動作する構造を提供することを目的とする。他の目的
は、構造の使用と方法を示すことにあり、それにより処
理工程中ウェハー上の与えられた位置に生ずる電荷を測
定でき、その構造は、ＣＭＯＳまたはＢＩＣＭＯＳ技術
のウェハーの製造および処理中に製造される。
【００１５】
【課題を解決するための手段】この構造についての目的
を達成するため、本発明における第一の実施の形態で
は、半導体材料上に設けられた構造の電荷検出半導体素
子を基礎とするものであって、 トランジスタゲート、
および好ましくはソースとドレインを有するＭＯＳ電界
効果トランジスタと、キャパシタゲート、および好まし
くはソースとドレインを有するＭＯＳキャパシタとを含
む不揮発性記憶セルを備える。
を達成するため、本発明における第一の実施の形態で
は、半導体材料上に設けられた構造の電荷検出半導体素
子を基礎とするものであって、 トランジスタゲート、
および好ましくはソースとドレインを有するＭＯＳ電界
効果トランジスタと、キャパシタゲート、および好まし
くはソースとドレインを有するＭＯＳキャパシタとを含
む不揮発性記憶セルを備える。
【００１６】本発明における電荷検出半導体素子は、次
のように構成される。
のように構成される。
【００１７】キャパシタゲートに作動的に接続されたア
ンテナを備え、このキャパシタゲートは更に、トランジ
スタゲートに作動的に接続されているので、アンテナに
生ずる電荷は、記憶セルに記憶され、且つ必要に応じて
取り出しでき、構造はＣＭＯＳ技術と両立できるように
構成されている。
ンテナを備え、このキャパシタゲートは更に、トランジ
スタゲートに作動的に接続されているので、アンテナに
生ずる電荷は、記憶セルに記憶され、且つ必要に応じて
取り出しでき、構造はＣＭＯＳ技術と両立できるように
構成されている。
【００１８】構造についての目的を達成するため、第二
の実施の形態においては、次のように構成される。
の実施の形態においては、次のように構成される。
【００１９】システムは、半導体材料上に設けられた構
造の、電荷検出半導体素子と基準半導体素子とを備え、
この電荷検出半導体素子は、検出トランジスタゲートお
よび好ましくはソースならびにドレインを有する第一の
ＭＯＳ電界効果トランジスタと、検出キャパシタゲート
および好ましくはソースならびにドレインを有する第一
のＭＯＳキャパシタとを有する不揮発性検出記憶セル
と、第一の作動的接続を介して検出キャパシタゲートに
接続されたアンテナとを備え、 前記検出キャパシタゲ
ートは、更に第一の作動的接続を介して検出トランジス
タに接続され、基準半導体素子は、基準トランジスタゲ
ートおよび好ましくはソースならびにドレインを有する
第二のＭＯＳ電界効果トランジスタと、基準ゲートなら
びに好ましくはソースとドレインを有する第二のＭＯＳ
キャパシタとからなる形態の不揮発性基準記憶セルと、
第二の作動的接続を介して基準キャパシタゲートに接続
された接地導体とを備え、前記基準キャパシタゲート
は、更に第二の作動的接続を介して基準トランジスタゲ
ートに接続されていることを特徴とする。
造の、電荷検出半導体素子と基準半導体素子とを備え、
この電荷検出半導体素子は、検出トランジスタゲートお
よび好ましくはソースならびにドレインを有する第一の
ＭＯＳ電界効果トランジスタと、検出キャパシタゲート
および好ましくはソースならびにドレインを有する第一
のＭＯＳキャパシタとを有する不揮発性検出記憶セル
と、第一の作動的接続を介して検出キャパシタゲートに
接続されたアンテナとを備え、 前記検出キャパシタゲ
ートは、更に第一の作動的接続を介して検出トランジス
タに接続され、基準半導体素子は、基準トランジスタゲ
ートおよび好ましくはソースならびにドレインを有する
第二のＭＯＳ電界効果トランジスタと、基準ゲートなら
びに好ましくはソースとドレインを有する第二のＭＯＳ
キャパシタとからなる形態の不揮発性基準記憶セルと、
第二の作動的接続を介して基準キャパシタゲートに接続
された接地導体とを備え、前記基準キャパシタゲート
は、更に第二の作動的接続を介して基準トランジスタゲ
ートに接続されていることを特徴とする。
【００２０】本発明は、ウェハーの製造中のＣＭＯＳ／
ＢＩＣＭＯＳの標準処理工程において、第一と第二の実
施の形態で構造の製造が可能であるとの認識に基づいて
いる。従って上記構造は、ＣＭＯＳ技術に応じた構成を
有し、即ちこれらのユニットのみが、使用されるＣＭＯ
Ｓ／ＢＩＣＭＯＳの標準処理工程で製造される構造に使
用される。特にＮＭＯＳやＰＭＯＳトランジスタのよう
なユニットが使用される。かかるユニットは、すべてＣ
ＭＯＳ処理工程で利用できる。前述の構造は、追加の処
理工程を必要とせずいずれもウェハーの製造で実現でき
る。
ＢＩＣＭＯＳの標準処理工程において、第一と第二の実
施の形態で構造の製造が可能であるとの認識に基づいて
いる。従って上記構造は、ＣＭＯＳ技術に応じた構成を
有し、即ちこれらのユニットのみが、使用されるＣＭＯ
Ｓ／ＢＩＣＭＯＳの標準処理工程で製造される構造に使
用される。特にＮＭＯＳやＰＭＯＳトランジスタのよう
なユニットが使用される。かかるユニットは、すべてＣ
ＭＯＳ処理工程で利用できる。前述の構造は、追加の処
理工程を必要とせずいずれもウェハーの製造で実現でき
る。
【００２１】各種のポリシリコンレベルを必要とするユ
ニットは、特に避けられてきた。実際の製造で帯電効果
を連続的に監視することは、認識に基づき前述した適切
なＰＣＭ構造（プロセス制御監視構造）でのみ可能であ
る。上記ＰＣＭ構造は、不揮発性方法でプロセス実行中
生ずる電荷を記憶できる。従って、上記ＰＣＭ構造は不
揮発性記憶セルを使用する。追加の処理工程が、不揮発
性記憶セルの製造のために通常必要とされるので、標準
ＣＭＯＳやＢＩＣＭＯＳ技術または同様な技術における
実現が今まで可能ではなかった。しかしながら標準ＣＭ
ＯＳ処理工程における上記構造の製造についてのプロセ
スシーケンスの追加の工程や変更は、本発明の認識によ
る上記ＰＣＭ構造では必要でない。
ニットは、特に避けられてきた。実際の製造で帯電効果
を連続的に監視することは、認識に基づき前述した適切
なＰＣＭ構造（プロセス制御監視構造）でのみ可能であ
る。上記ＰＣＭ構造は、不揮発性方法でプロセス実行中
生ずる電荷を記憶できる。従って、上記ＰＣＭ構造は不
揮発性記憶セルを使用する。追加の処理工程が、不揮発
性記憶セルの製造のために通常必要とされるので、標準
ＣＭＯＳやＢＩＣＭＯＳ技術または同様な技術における
実現が今まで可能ではなかった。しかしながら標準ＣＭ
ＯＳ処理工程における上記構造の製造についてのプロセ
スシーケンスの追加の工程や変更は、本発明の認識によ
る上記ＰＣＭ構造では必要でない。
【００２２】この方法においてのみ、特にウェハーの製
造において製品の監視が保護される。構造がある面にお
いて追加の費用なく製造でき、他方製造シーケンスの遅
れなくウェハーの処理工程中、製品の監視の可能性すら
提供できる。特に、製品は、費用対効果の面について連
続的に監視でき、帯電の連続的評価が実施できる。特に
高価なテストウェハーが回避できる。
造において製品の監視が保護される。構造がある面にお
いて追加の費用なく製造でき、他方製造シーケンスの遅
れなくウェハーの処理工程中、製品の監視の可能性すら
提供できる。特に、製品は、費用対効果の面について連
続的に監視でき、帯電の連続的評価が実施できる。特に
高価なテストウェハーが回避できる。
【００２３】第一と第二の実施の形態における本発明の
他の利点ある変形例は、請求の範囲に記載されている。
他の利点ある変形例は、請求の範囲に記載されている。
【００２４】好ましくは、電荷検出半導体素子及び基準
半導体素子の少なくとも一方は、ＭＯＳ電界効果トラン
ジスタおよび第一のウェルを有する第一の領域と、ＭＯ
Ｓキャパシタおよ第二のウェルを有する第二の領域とを
備え、上記第一のウェルと第二のウェルとは異なる符号
でドープされる。好ましくは、第一のウェルはｐウェル
で、第二のウェルはｎウェルである。特にＭＯＳ電界効
果トランジスタは、ＮＭＯＳ電界効果トランジスタで、
ＭＯＳキャパシタは積層されたポリシリコン／ｎウェル
キャパシタである。
半導体素子の少なくとも一方は、ＭＯＳ電界効果トラン
ジスタおよび第一のウェルを有する第一の領域と、ＭＯ
Ｓキャパシタおよ第二のウェルを有する第二の領域とを
備え、上記第一のウェルと第二のウェルとは異なる符号
でドープされる。好ましくは、第一のウェルはｐウェル
で、第二のウェルはｎウェルである。特にＭＯＳ電界効
果トランジスタは、ＮＭＯＳ電界効果トランジスタで、
ＭＯＳキャパシタは積層されたポリシリコン／ｎウェル
キャパシタである。
【００２５】本発明の他の変形例においては、アンテ
ナ、キャパシタゲート、及びトランジスタゲートは、導
電的に接続され、特に直結で接続されている。
ナ、キャパシタゲート、及びトランジスタゲートは、導
電的に接続され、特に直結で接続されている。
【００２６】制御ゲートがウエルまたはキャパシタのソ
ース／ドレインにより形成されることは、好ましいこと
である。これは記憶セルが、特に好ましい方法で読み出
しできるという利点がある。
ース／ドレインにより形成されることは、好ましいこと
である。これは記憶セルが、特に好ましい方法で読み出
しできるという利点がある。
【００２７】更にトランジスタゲートやキャパシタゲー
トは、それぞれポリシリコン板として形成されている。
トは、それぞれポリシリコン板として形成されている。
【００２８】特に第一と第二の実施の形態の装置は、半
導体材料が第一のレベルに配置され、その上に不揮発性
記憶セルが第二のレベルに設けられ、その上に配線、ト
ランジスタゲート、キャパシタゲート、及びアンテナま
たは接地導体が第三のレベルに設けられている。トラン
ジスタゲートやキャパシタゲートが一つのポリシリコン
レベルに一緒に接続されることは、特に有効であること
が判る。
導体材料が第一のレベルに配置され、その上に不揮発性
記憶セルが第二のレベルに設けられ、その上に配線、ト
ランジスタゲート、キャパシタゲート、及びアンテナま
たは接地導体が第三のレベルに設けられている。トラン
ジスタゲートやキャパシタゲートが一つのポリシリコン
レベルに一緒に接続されることは、特に有効であること
が判る。
【００２９】これらの変形例の一つに伴う構成は、構造
の製造工程がＣＭＯＳ形製造処理工程、特に標準ＣＭＯ
Ｓ処理工程と両立できることは利点がある。
の製造工程がＣＭＯＳ形製造処理工程、特に標準ＣＭＯ
Ｓ処理工程と両立できることは利点がある。
【００３０】アンテナが検出器のキヤパシタゲートすべ
てを支配することを達成するために、アンテナの表面積
は、ポリシリコン基板の表面積より大きいことは利点が
ある。
てを支配することを達成するために、アンテナの表面積
は、ポリシリコン基板の表面積より大きいことは利点が
ある。
【００３１】更に本発明の一連の変形例では、アンテナ
は標準のＣＭＯＳ技術と両立するように実施されること
は利点がある。アンテナはポリシリコン層として実施さ
れる。ＣＭＯＳ両立処理工程では、アンテナは単一のポ
リシリコン層として構成される利点がある。更にアンテ
ナは金属から作られる。特にアンテナは、接続アンテ
ナ、特にビアアンテナとして構成される。他の変形例に
おいては、アンテナは、ＭＯＳキャパシタ、特にＮＭＯ
Ｓキャパシタとして構成されることは利点がある。それ
は帯電が起こるすべてのレベルで監視できるので信頼で
きる。
は標準のＣＭＯＳ技術と両立するように実施されること
は利点がある。アンテナはポリシリコン層として実施さ
れる。ＣＭＯＳ両立処理工程では、アンテナは単一のポ
リシリコン層として構成される利点がある。更にアンテ
ナは金属から作られる。特にアンテナは、接続アンテ
ナ、特にビアアンテナとして構成される。他の変形例に
おいては、アンテナは、ＭＯＳキャパシタ、特にＮＭＯ
Ｓキャパシタとして構成されることは利点がある。それ
は帯電が起こるすべてのレベルで監視できるので信頼で
きる。
【００３２】本発明は更に、本発明の実施の形態の前述
の特徴で理解されるウェハーに関するものである。ウェ
ハーについて前記の目的を達成するため、本発明によれ
ば前述の種類の複数の電荷検出半導体素子及び前述の種
類のシステムの少なくとも一方に合致する、例えばシリ
コンウェハーのようなウェハーを提供する。これは、製
品と一緒に処理された上記装置が載る製品ウェハー即ち
テストウェハーでないことは利点がある。前述の装置
は、製品ウェハー上にすでに現実に製造されている。ど
の場合でも、製造や処理は、ＣＭＯＳ形の技術で行われ
る。このことは構造が、各製品ウェハーに存在するとい
うことは利点がある。好ましくは、前述の構造は、ウェ
ハーの切断レーンに適応し、それはウェハー上に役に立
つスペースの効果的な使用を提供できることになるので
有利である。製品の処理工程は、事実ウエハーの残りの
領域で行われる。本発明の他の実施の形態においては、
上記装置はウェハーの与えられた区域の配置に応じて製
造及び処理される。これは区域について分割された帯電
の測定及び処理工程についての選択的な帯電の測定の少
なくとも一方を可能にする。
の特徴で理解されるウェハーに関するものである。ウェ
ハーについて前記の目的を達成するため、本発明によれ
ば前述の種類の複数の電荷検出半導体素子及び前述の種
類のシステムの少なくとも一方に合致する、例えばシリ
コンウェハーのようなウェハーを提供する。これは、製
品と一緒に処理された上記装置が載る製品ウェハー即ち
テストウェハーでないことは利点がある。前述の装置
は、製品ウェハー上にすでに現実に製造されている。ど
の場合でも、製造や処理は、ＣＭＯＳ形の技術で行われ
る。このことは構造が、各製品ウェハーに存在するとい
うことは利点がある。好ましくは、前述の構造は、ウェ
ハーの切断レーンに適応し、それはウェハー上に役に立
つスペースの効果的な使用を提供できることになるので
有利である。製品の処理工程は、事実ウエハーの残りの
領域で行われる。本発明の他の実施の形態においては、
上記装置はウェハーの与えられた区域の配置に応じて製
造及び処理される。これは区域について分割された帯電
の測定及び処理工程についての選択的な帯電の測定の少
なくとも一方を可能にする。
【００３３】本発明による使用に関する目的を達成する
ため、ウェハーの処理工程中、ウェハーの電荷、特にプ
ラズマ誘導電荷の定性的及び定量的測定について、前述
した複数の種類の電荷検出半導体素子および前述したシ
ステムの利用が提供できる。本発明の他の実施の形態で
は、上記与えられた区域の配置が、ウェハーの処理工程
中、ウェハーの電荷、特にプラズマ誘導電荷の測定につ
いて提供でき、その測定は領域ごとに分割されるか処理
工程ごとに選択的に行われるかの少なくとも一方が行わ
れる。
ため、ウェハーの処理工程中、ウェハーの電荷、特にプ
ラズマ誘導電荷の定性的及び定量的測定について、前述
した複数の種類の電荷検出半導体素子および前述したシ
ステムの利用が提供できる。本発明の他の実施の形態で
は、上記与えられた区域の配置が、ウェハーの処理工程
中、ウェハーの電荷、特にプラズマ誘導電荷の測定につ
いて提供でき、その測定は領域ごとに分割されるか処理
工程ごとに選択的に行われるかの少なくとも一方が行わ
れる。
【００３４】本発明の目的は、ウェハーの処理中のウェ
ハーの電荷、特にプラズマ誘導電荷の定性的および定量
的測定方法による方法で達成できるが、その方法は、ウ
ェハーはＣＭＯＳ形の技術の使用で製造され、ウェハー
は、製造中、電荷検出半導体素子および基準半導体素子
を備えるシステムで設けられ、該電荷検出半導体素子
は、不揮発性検出記憶セルを有し、該セルは、検出トラ
ンジスタゲートと、好ましくはソース並びにドレインと
を有する第一のＭＯＳ電界効果トランジスタと、検出キ
ャパシタゲートと、好ましくはソース並びにドレインと
を有する第一のＭＯＳキャパシタとを備え、且つ第一の
作動的接続を介して検出キャパシタゲートに接続された
アンテナとを含み、検出キャパシタゲートは、更に第一
の作動的結合を介して検出トランジスタゲートに接続さ
れ、基準半導体素子は不揮発性基準記憶セルを有し、基
準トランジスタゲートと、好ましくはソース並びにドレ
インとを有する第二のＭＯＳ電界効果トランジスタと、
基準キャパシタゲートと、好ましくはソース並びにドレ
インとを有する第二のＭＯＳキャパシタと、接地導体と
を含み、該導体は、第二の作動的接続により基準キャパ
シタゲートに接続され、一方基準キャパシタゲートは、
他の第二の作動的接続により基準トランジスタゲートに
接続され、且つ装置はＣＭＯＳ技術により配設され、処
理中検出キャパシタゲートは、アンテナを介して帯電さ
れ、且つ基準キャパシタゲートは、帯電可能で、基準キ
ャパシタゲートは接地導体を介して放電され、検出キャ
パシタの帯電は、測定により基準キャパシタゲートの帯
電と比較されることを特徴としている。
ハーの電荷、特にプラズマ誘導電荷の定性的および定量
的測定方法による方法で達成できるが、その方法は、ウ
ェハーはＣＭＯＳ形の技術の使用で製造され、ウェハー
は、製造中、電荷検出半導体素子および基準半導体素子
を備えるシステムで設けられ、該電荷検出半導体素子
は、不揮発性検出記憶セルを有し、該セルは、検出トラ
ンジスタゲートと、好ましくはソース並びにドレインと
を有する第一のＭＯＳ電界効果トランジスタと、検出キ
ャパシタゲートと、好ましくはソース並びにドレインと
を有する第一のＭＯＳキャパシタとを備え、且つ第一の
作動的接続を介して検出キャパシタゲートに接続された
アンテナとを含み、検出キャパシタゲートは、更に第一
の作動的結合を介して検出トランジスタゲートに接続さ
れ、基準半導体素子は不揮発性基準記憶セルを有し、基
準トランジスタゲートと、好ましくはソース並びにドレ
インとを有する第二のＭＯＳ電界効果トランジスタと、
基準キャパシタゲートと、好ましくはソース並びにドレ
インとを有する第二のＭＯＳキャパシタと、接地導体と
を含み、該導体は、第二の作動的接続により基準キャパ
シタゲートに接続され、一方基準キャパシタゲートは、
他の第二の作動的接続により基準トランジスタゲートに
接続され、且つ装置はＣＭＯＳ技術により配設され、処
理中検出キャパシタゲートは、アンテナを介して帯電さ
れ、且つ基準キャパシタゲートは、帯電可能で、基準キ
ャパシタゲートは接地導体を介して放電され、検出キャ
パシタの帯電は、測定により基準キャパシタゲートの帯
電と比較されることを特徴としている。
【００３５】ウェハーは、複数の確定された、局部的に
分配されたシステムで製造される。
分配されたシステムで製造される。
【００３６】本発明の方法に関する更なる利点は、請求
の範囲に規定されている。
の範囲に規定されている。
【００３７】本発明の他の実施の形態は、電荷検出半導
体素子の閾値電圧が、測定のため基準半導体素子の閾値
電圧と比較される。
体素子の閾値電圧が、測定のため基準半導体素子の閾値
電圧と比較される。
【００３８】またドレイン電流が比較され、この間、電
荷検出素子と基準半導体素子に印加される制御電位は同
じである。その場合特に、制御ゲート電位は、ウエルま
たは検出半導体素子と基準半導体素子のキャパシタの各
ソース／ドレインとの接続により形成される。
荷検出素子と基準半導体素子に印加される制御電位は同
じである。その場合特に、制御ゲート電位は、ウエルま
たは検出半導体素子と基準半導体素子のキャパシタの各
ソース／ドレインとの接続により形成される。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら具体的に説明する。図面はこれらの実
施の形態の実際の寸法を示すものではなく、事実図面
は、概略的およびより明確にするためにやや誇張した形
態で示されている。図面から直接生ずる教示の補助とし
て適切な従来技術を参考として揚げる。同一部分は同じ
参考符号として記載する。
面を参照しながら具体的に説明する。図面はこれらの実
施の形態の実際の寸法を示すものではなく、事実図面
は、概略的およびより明確にするためにやや誇張した形
態で示されている。図面から直接生ずる教示の補助とし
て適切な従来技術を参考として揚げる。同一部分は同じ
参考符号として記載する。
【００４０】図１のウェハー電荷検出装置９において、
不揮発性記憶セルは、ＮＭＯＳトランジスタと、積層さ
れたポリシリコン／ｎ−ウエルキャパシタとからなる。
ポリ／ｎウエルキャパシタのｎ＋拡散領域は、もし所望
ならｐ＋拡散領域で置換しても良い。ＮＭＯＳトランジ
スタ７ａのゲートと積層されたポリ／ｎウエルキャパシ
タ７ｂのポリシリコン板は、一つのポリシリコンレベル
で直接に接触することより相互接続されている。更にア
ンテナ１，２，３は、ポリシリコン板に直接に接続さ
れ、後者のポリシリコン板はキャパシタゲート７ｂの部
分を形成している。このユニットは、浮遊ゲート７の機
能を有する。アンテナ１，２，３により浮遊ゲート７
（キャパシタゲート）が支配されるのを達成するため、
アンテナ１，２，３の表面積は、ポリシリコン板の表面
積より少なくとも大きい。制御ゲート１０は、キャパシ
タのｎウエル、即ち積層されたポリシリコン／ｎウエル
キャパシタのｎ＋端子により形成される。ＮＭＯＳトラ
ンジスタのドレイン配線１２はウェハー電荷検出装置の
読み取り配線である。１１はソース配線、１２はドレイ
ン配線、１３はＮＭＯＳトランジスタのｐウエルのｐ補
助端子である。ソース配線１２は、書き込み配線（ビッ
トライン）を形成している。
不揮発性記憶セルは、ＮＭＯＳトランジスタと、積層さ
れたポリシリコン／ｎ−ウエルキャパシタとからなる。
ポリ／ｎウエルキャパシタのｎ＋拡散領域は、もし所望
ならｐ＋拡散領域で置換しても良い。ＮＭＯＳトランジ
スタ７ａのゲートと積層されたポリ／ｎウエルキャパシ
タ７ｂのポリシリコン板は、一つのポリシリコンレベル
で直接に接触することより相互接続されている。更にア
ンテナ１，２，３は、ポリシリコン板に直接に接続さ
れ、後者のポリシリコン板はキャパシタゲート７ｂの部
分を形成している。このユニットは、浮遊ゲート７の機
能を有する。アンテナ１，２，３により浮遊ゲート７
（キャパシタゲート）が支配されるのを達成するため、
アンテナ１，２，３の表面積は、ポリシリコン板の表面
積より少なくとも大きい。制御ゲート１０は、キャパシ
タのｎウエル、即ち積層されたポリシリコン／ｎウエル
キャパシタのｎ＋端子により形成される。ＮＭＯＳトラ
ンジスタのドレイン配線１２はウェハー電荷検出装置の
読み取り配線である。１１はソース配線、１２はドレイ
ン配線、１３はＮＭＯＳトランジスタのｐウエルのｐ補
助端子である。ソース配線１２は、書き込み配線（ビッ
トライン）を形成している。
【００４１】アンテナ１，２，３は、直接的電気接触で
キャパシタゲート７に接続されている。ゲートキャパシ
タンスＣＧＰとＣＧＮは、また記号で図に示されてい
る。
キャパシタゲート７に接続されている。ゲートキャパシ
タンスＣＧＰとＣＧＮは、また記号で図に示されてい
る。
【００４２】可能なアンテナのグラフ的表示並びにその
理解は、次のように与えられる。
理解は、次のように与えられる。
【００４３】
【表１】
可能なアンテナは、図２に詳細に示されている。可能な
アンテナは、（ａ）ポリシリコンまたは金属板、（ｂ）
接点またはビア、（ｃ）ＭＯＳキャパシタである。
アンテナは、（ａ）ポリシリコンまたは金属板、（ｂ）
接点またはビア、（ｃ）ＭＯＳキャパシタである。
【００４４】図２（ａ）を参照すると、アンテナ１はポ
リシリコンまたは金属板から構成される。それは例えば
第一の金属化レベル（ＩＮ）と第二の金属化レベル（Ｉ
ＮＳ）とを有する相互接続アンテナとして、即ちＩＮま
たはＩＮＳアンテナとして構成されている。
リシリコンまたは金属板から構成される。それは例えば
第一の金属化レベル（ＩＮ）と第二の金属化レベル（Ｉ
ＮＳ）とを有する相互接続アンテナとして、即ちＩＮま
たはＩＮＳアンテナとして構成されている。
【００４５】図２（ｂ）を参照すると、アンテナ２は、
接点またはビア、もしくは複数の接点または複数のビ
ア、例えば、ポリシリコン（ＰＳ）からなる被覆層、第
一の金属化部材（ＩＮ）、または第二の金属化部材（Ｉ
ＮＳ）を備える接点（ＣＯ）または他の接点（ＣＯＳ）
構造として構成されている。
接点またはビア、もしくは複数の接点または複数のビ
ア、例えば、ポリシリコン（ＰＳ）からなる被覆層、第
一の金属化部材（ＩＮ）、または第二の金属化部材（Ｉ
ＮＳ）を備える接点（ＣＯ）または他の接点（ＣＯＳ）
構造として構成されている。
【００４６】図２（ｃ）を参照すると、アンテナ３は、
ＭＯＳ構造で構成され、例えばＭＯＳキャパシタ、ＮＭ
ＯＳトランジスタ、ＰＭＯＳトランジスタ、バイポーラ
・インプラント・アンテナまたはポリシリコン（ＰＳ
Ｓ）構造として構成されている。特に、即ち浅いｎ
＋（ＳＮ）または浅いｐ＋（ＳＰ）構造を有する第一の
ポリシリコン（ＰＳ）または第二のポリシリコン（ＰＳ
Ｓ）レベルを備えたＰＳまたはＰＳＳ板、またはバイポ
ーラ・インプラント・マスクがこのために有効である。
ＭＯＳ構造で構成され、例えばＭＯＳキャパシタ、ＮＭ
ＯＳトランジスタ、ＰＭＯＳトランジスタ、バイポーラ
・インプラント・アンテナまたはポリシリコン（ＰＳ
Ｓ）構造として構成されている。特に、即ち浅いｎ
＋（ＳＮ）または浅いｐ＋（ＳＰ）構造を有する第一の
ポリシリコン（ＰＳ）または第二のポリシリコン（ＰＳ
Ｓ）レベルを備えたＰＳまたはＰＳＳ板、またはバイポ
ーラ・インプラント・マスクがこのために有効である。
【００４７】ＭＯＳキャパシタは、インプラント用のア
ンテナである。しかしながらインプラントアンテナは、
ポリシリコン板がインプラントされることにより得られ
る。
ンテナである。しかしながらインプラントアンテナは、
ポリシリコン板がインプラントされることにより得られ
る。
【００４８】ＣＧＮ はＮＭＯＳＴゲートキャパシタン
スである。すべての３個のケースにおいて、４は浮遊ゲ
ートに接続されている。図２（ｃ）において、５は制御
ゲートに接続される。６はｎウエルを表す。
スである。すべての３個のケースにおいて、４は浮遊ゲ
ートに接続されている。図２（ｃ）において、５は制御
ゲートに接続される。６はｎウエルを表す。
【００４９】図３には、図２の各アンテナ１，２，３と
接続されている完全なウェハー電荷検出装置９が示され
ている。図２（ａ）と図２（ｂ）に関して、アンテナ
１，２は、ポリシリコン／ｎウエルキャパシタビア４の
浮遊ゲート７に接続されている。図２（ｃ）には、アン
テナがＰＭＯＳトランジスタとして構成されている。ア
ンテナ３のゲートは４を介してポリシリコン／ｎウエル
キャパシタの浮遊ゲート７に接続され、アンテナの制御
ゲートは５を介してポリシリコン／ｎウエルキャパシタ
の制御ゲート１０に接続されている。
接続されている完全なウェハー電荷検出装置９が示され
ている。図２（ａ）と図２（ｂ）に関して、アンテナ
１，２は、ポリシリコン／ｎウエルキャパシタビア４の
浮遊ゲート７に接続されている。図２（ｃ）には、アン
テナがＰＭＯＳトランジスタとして構成されている。ア
ンテナ３のゲートは４を介してポリシリコン／ｎウエル
キャパシタの浮遊ゲート７に接続され、アンテナの制御
ゲートは５を介してポリシリコン／ｎウエルキャパシタ
の制御ゲート１０に接続されている。
【００５０】ウェハー電荷検出装置の機能は次の通りで
ある。
ある。
【００５１】半導体素子の製造の多くの処理工程が、プ
ラズマまたは荷電粒子により行われるので、電荷は製造
工程中、浮遊アンテナ１，２，３に蓄積される。蓄積さ
れる電荷の量は、アンテナ１，２，３の製造の処理工程
中、いかに多く生じた電荷の量に依存する。電荷は絶縁
されたアンテナ１，２，３からは引き出されず、貯蔵さ
れる。
ラズマまたは荷電粒子により行われるので、電荷は製造
工程中、浮遊アンテナ１，２，３に蓄積される。蓄積さ
れる電荷の量は、アンテナ１，２，３の製造の処理工程
中、いかに多く生じた電荷の量に依存する。電荷は絶縁
されたアンテナ１，２，３からは引き出されず、貯蔵さ
れる。
【００５２】アンテナ１，２，３に貯蔵された電荷を読
み出すために、正の読みとり電圧が制御ゲート１０に印
加される。基板端子１３は、接地電位である。その結果
読みとり電圧は、直列に接続されたゲートキャパシタＣ
ＧＰとＣＧＮ にほとんど印加される。読みとり電圧
が、制御ゲート１０に印加されたとき、キャパシタゲー
ト電圧ＶＦＧは、ゲートキャパシタＣＧＰとＣＧＮ 、
アンテナ１，２，３（Ｃ Ａｎｔｅｎｎａ），とアンテナ
１，２，３またはキヤパシタゲートの電荷ＱＡｎ
ｔｅｎｎａとの間の関係に依存する。
み出すために、正の読みとり電圧が制御ゲート１０に印
加される。基板端子１３は、接地電位である。その結果
読みとり電圧は、直列に接続されたゲートキャパシタＣ
ＧＰとＣＧＮ にほとんど印加される。読みとり電圧
が、制御ゲート１０に印加されたとき、キャパシタゲー
ト電圧ＶＦＧは、ゲートキャパシタＣＧＰとＣＧＮ 、
アンテナ１，２，３（Ｃ Ａｎｔｅｎｎａ），とアンテナ
１，２，３またはキヤパシタゲートの電荷ＱＡｎ
ｔｅｎｎａとの間の関係に依存する。
【００５３】
【数１】
キャパシタゲートに印加される電位が、ＮＭＯＳトラン
ジスタの閾値電圧より大きいとき、反転層がＮＭＯＳト
ランジスタのソースとドレイン拡散間のゲート下に形成
される。ウェハー電荷検出装置のＮＭＯＳトランジスタ
は、従ってスイッチオンされる。ドレイン電圧が印加さ
れたときドレインで電流が検出される。
ジスタの閾値電圧より大きいとき、反転層がＮＭＯＳト
ランジスタのソースとドレイン拡散間のゲート下に形成
される。ウェハー電荷検出装置のＮＭＯＳトランジスタ
は、従ってスイッチオンされる。ドレイン電圧が印加さ
れたときドレインで電流が検出される。
【００５４】しかしながら製造中にアンテナ１，２，３
が、負に帯電されたならば、負の電荷が、ウェハー電荷
検出装置のソースとドレイン拡散間での正の電荷キャリ
アの蓄積を引き起こす。印加された同じ読みとり電圧
は、もはや反転層を形成するのに充分ではなくなる。Ｎ
ＭＯＳトランジスタは、従ってブロックされる。ドレイ
ン電圧が印加されたとき、ドレイン端子には電流は検出
されない。
が、負に帯電されたならば、負の電荷が、ウェハー電荷
検出装置のソースとドレイン拡散間での正の電荷キャリ
アの蓄積を引き起こす。印加された同じ読みとり電圧
は、もはや反転層を形成するのに充分ではなくなる。Ｎ
ＭＯＳトランジスタは、従ってブロックされる。ドレイ
ン電圧が印加されたとき、ドレイン端子には電流は検出
されない。
【００５５】一方製造中、アンテナ１，２，３が正に帯
電されたならば、正電荷が、ウェハー電荷検出装置のソ
ースとドレイン拡散間に反転層の発生を引き起こす。Ｎ
ＭＯＳトランジスタは、読みとり電圧の印加なくスイッ
チオンされる。ドレイン電圧が印加されたとき、ドレイ
ン端子には電流は検出される。
電されたならば、正電荷が、ウェハー電荷検出装置のソ
ースとドレイン拡散間に反転層の発生を引き起こす。Ｎ
ＭＯＳトランジスタは、読みとり電圧の印加なくスイッ
チオンされる。ドレイン電圧が印加されたとき、ドレイ
ン端子には電流は検出される。
【００５６】ウェハー電荷検出装置９の検出電流は、す
べての場合次の方程式で表される。
べての場合次の方程式で表される。
【００５７】
【数２】
ウェハー電荷検出装置の３個の可能性ある帯電状態“ア
ンテナ正帯電”、“基準”、“アンテナ負帯電”が、式
（２）に基づく特性曲線により例示として図４に示され
ている。
ンテナ正帯電”、“基準”、“アンテナ負帯電”が、式
（２）に基づく特性曲線により例示として図４に示され
ている。
【００５８】ウェハー電荷検出装置９の評価は、本発明
の方法の好ましい実施の形態について以下詳細に記載す
る。
の方法の好ましい実施の形態について以下詳細に記載す
る。
【００５９】処理工程中、ウェハー電荷検出装置９に生
ずる電荷は、図１に示すウェハー電荷検出装置の図５に
示す基準構造１９と比較して、プロセス・コントロール
・モニター（ＰＣＭ）測定中に評価される。基準構造
は、ウェハー電荷検出装置と基本的には同じようにして
製造されるが、キャパシタゲート２７が処理工程中生ず
る電荷を貯蔵することができるのをここでは避けなけれ
ばならない。これは、ダイオード３０またはダイオード
スタック３１によって達成できる。この電荷はダイオー
ド３０，３１を介して漏洩電流として流出されるので、
キャパシタゲート２７にもはや電荷は蓄積されない。
ずる電荷は、図１に示すウェハー電荷検出装置の図５に
示す基準構造１９と比較して、プロセス・コントロール
・モニター（ＰＣＭ）測定中に評価される。基準構造
は、ウェハー電荷検出装置と基本的には同じようにして
製造されるが、キャパシタゲート２７が処理工程中生ず
る電荷を貯蔵することができるのをここでは避けなけれ
ばならない。これは、ダイオード３０またはダイオード
スタック３１によって達成できる。この電荷はダイオー
ド３０，３１を介して漏洩電流として流出されるので、
キャパシタゲート２７にもはや電荷は蓄積されない。
【００６０】これに対して、２１はソース配線、２２は
ドレイン配線、２３は基準構造のｐウエルのｐサブ配線
を示している。ソース配線１２は書き込み配線１２（ビ
ットライン）を形成する。制御ゲート２０は、ｎウエル
の読みとり配線を形成する。
ドレイン配線、２３は基準構造のｐウエルのｐサブ配線
を示している。ソース配線１２は書き込み配線１２（ビ
ットライン）を形成する。制御ゲート２０は、ｎウエル
の読みとり配線を形成する。
【００６１】上記アンテナ１，２，３の製造中生ずる電
荷は、基準構造１９と式（１）と（２）によるウェハー
電荷検出装置９に印加される同じ制御ゲート電圧につい
てドレイン電流の比較を通して決定される。
荷は、基準構造１９と式（１）と（２）によるウェハー
電荷検出装置９に印加される同じ制御ゲート電圧につい
てドレイン電流の比較を通して決定される。
【００６２】ドレイン電流の基準測定についての回路の
例は、図６に示されている。
例は、図６に示されている。
【００６３】与えられた処理工程中フェハー帯電を介し
て生ずる電荷を決定する多の可能性は、ウェハー電荷検
出装置の閾値の測定および基準構造との比較である。こ
の目的のために、特性制御勾配（例えば図４に示すもの
と同様なもの）は、ドレイン電圧ＶＤＳが印加されてい
る間、制御ゲート電圧Ｖｃｏｎｔｒｏｌｇａｔｅの連続
的上昇を介して考察しなければならない。引き続き電荷
は、以下の式（３）により計算される。
て生ずる電荷を決定する多の可能性は、ウェハー電荷検
出装置の閾値の測定および基準構造との比較である。こ
の目的のために、特性制御勾配（例えば図４に示すもの
と同様なもの）は、ドレイン電圧ＶＤＳが印加されてい
る間、制御ゲート電圧Ｖｃｏｎｔｒｏｌｇａｔｅの連続
的上昇を介して考察しなければならない。引き続き電荷
は、以下の式（３）により計算される。
【００６４】
【数３】
ウェハー電荷検出装置９が各種のアンテナ１，２，３を
有するＰＣＭ構造に使用されるならば、各バッチから各
ウェハーのウェハー帯電の影響は、与えられたウェハー
の位置で確認できる。これは製造中ウェハー帯電に関し
て連続処理工程の監視を可能にできる。ウェハー帯電を
導く装置または処理工程は、廉価な方法で直ちに確認で
きる。
有するＰＣＭ構造に使用されるならば、各バッチから各
ウェハーのウェハー帯電の影響は、与えられたウェハー
の位置で確認できる。これは製造中ウェハー帯電に関し
て連続処理工程の監視を可能にできる。ウェハー帯電を
導く装置または処理工程は、廉価な方法で直ちに確認で
きる。
【図１】電荷検出半導体素子、即ちウェハー電荷検出装
置の好ましい実施の形態の断面図。
置の好ましい実施の形態の断面図。
【図２】図１のウェハー電荷検出装置の考えられるアン
テナａ），ｂ），ｃ）を示す図。
テナａ），ｂ），ｃ）を示す図。
【図３】図２のアンテナの考えられる接続をした図１の
ウェハー電荷検出装置の断面図。
ウェハー電荷検出装置の断面図。
【図４】ウェハー電荷検出装置の帯電状態を制御曲線で
示す図。
示す図。
【図５】基準半導体素子の好ましい実施の形態、即ちシ
ステムの好ましい実施の形態に使用するためウェハー電
荷検出装置の基準構造の断面図。
ステムの好ましい実施の形態に使用するためウェハー電
荷検出装置の基準構造の断面図。
【図６】図５による基準構造を有する比較測定を介して
ウェハー電荷検出装置の評価方法を示す図。
ウェハー電荷検出装置の評価方法を示す図。
１、２、３ アンテナ
７ａ 検出トランジスタゲート
７ｂ 検出キャパシタゲート
９ ウェハー電荷検出装置
１０ 制御ゲート
１１ ソース配線
１２ ドレイン配線
１３ ｐ補助端子
１９ 基準半導体素子
２７ａ 基準トランジスタゲート
２７ｂ 基準キャパシタゲート
３０ 接地導体
３１ 接地導体
ＭＯＳ 金属酸化物半導体
ＣＭＯＳ 相補形金属酸化物半導体
ＢＩＣＭＯＳ バイポーラと相補形金属酸化物半導体の
組み合わせ ＰＣＭ プロセス制御モニター ｎ＋ 強度にドープされたｎ形拡散 ｐ＋ 強度にドープされたｐ形拡散 ＣＧＰ 制御ゲートのゲートキャパシタンス ＣＧＮ ＮＭＯＳゲートキャパシタンス ＩＮ 第一の金属化レベル ＩＮＳ 第二の金属化レベル ＣＯ シリコン材料または多結晶シリコンと第一の金属
化レベル間の接触構造 ＣＯＳ 第一と第二の金属化レベル間の接合構造 ＰＳ 多結晶シリコン（第一のレベル） ＰＳＳ 多結晶シリコン（第二のレベル） ＳＮ 例えばソース／ドレイン領域について浅いｎ＋，
強度にドープされ且つプレーナｎ−形拡散領域 ＳＰ 例えばソース／ドレイン領域について浅いｐ＋，
強度にドープされ且つプレーナｐ−形拡散領域 ＶＦＧ 浮遊ゲート電位 ＣＡｎｔｅｎｎａ アンテナと半導体材料間のキャパシ
タンス ＱＡｎｔｅｎｎａ アンテナ上の電荷 ＶＴ 閾値電圧 ＶＴＨ 閾値電圧 ＩＤＳ ドレイン／ソース電流 μ 電荷キャリア Ｗ トランジスタチャンネル幅 Ｌ トランジスタチャンネル長さ ＶＤＳ ドレイン／ソース電圧
組み合わせ ＰＣＭ プロセス制御モニター ｎ＋ 強度にドープされたｎ形拡散 ｐ＋ 強度にドープされたｐ形拡散 ＣＧＰ 制御ゲートのゲートキャパシタンス ＣＧＮ ＮＭＯＳゲートキャパシタンス ＩＮ 第一の金属化レベル ＩＮＳ 第二の金属化レベル ＣＯ シリコン材料または多結晶シリコンと第一の金属
化レベル間の接触構造 ＣＯＳ 第一と第二の金属化レベル間の接合構造 ＰＳ 多結晶シリコン（第一のレベル） ＰＳＳ 多結晶シリコン（第二のレベル） ＳＮ 例えばソース／ドレイン領域について浅いｎ＋，
強度にドープされ且つプレーナｎ−形拡散領域 ＳＰ 例えばソース／ドレイン領域について浅いｐ＋，
強度にドープされ且つプレーナｐ−形拡散領域 ＶＦＧ 浮遊ゲート電位 ＣＡｎｔｅｎｎａ アンテナと半導体材料間のキャパシ
タンス ＱＡｎｔｅｎｎａ アンテナ上の電荷 ＶＴ 閾値電圧 ＶＴＨ 閾値電圧 ＩＤＳ ドレイン／ソース電流 μ 電荷キャリア Ｗ トランジスタチャンネル幅 Ｌ トランジスタチャンネル長さ ＶＤＳ ドレイン／ソース電圧
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(72)発明者 ハンス‐ウルリヒ、シュローダー
ドイツ連邦共和国クイックボルン、ハン
ス‐ヘイデン、シュトラーセ、28
Ｆターム(参考） 4M106 AA01 AA07 AB01 AB12 AB20
CA70 DJ18
5F038 AC05 BH11 DF01 DF05 DT12
EZ11 EZ20
Claims (24)
- 【請求項１】半導体材料上に設けられた構造の電荷検出
半導体素子であって、 前記素子はトランジスタゲートを有するＭＯＳ電界効果
トランジスタと、キャパシタゲートを有するＭＯＳキャ
パシタとを含む不揮発性記憶セルと、 前記キャパシタゲートと作動的に接続されるアンテナと
を備え、 前記アンテナに生ずる電荷が、前記記憶セルに貯蔵さ
れ、需要に応じて取り出すことができるように前記キャ
パシタゲートは他の作動的接続で前記トランジスタゲー
トに接続され、前記構造はＭＯＳ技術と両立するように
構成されていることを特徴とする電荷検出半導体素子。 - 【請求項２】前記ＭＯＳ電界効果トランジスタの第一領
域と、第一のウエルと、前記ＭＯＳキャパシタの第二の
領域と、第二のウエルとを具備し、前記第一のウエルと
第二のウエルは導電型が異なることを特徴とする請求項
１記載の電荷検出半導体素子。 - 【請求項３】前記アンテナと、前記キャパシタゲートお
よび前記トランジスタゲートは、導電的に相互接続さ
れ、浮遊ゲートを形成するため特に直接接触されること
を特徴とする請求項１または２記載の電荷検出半導体素
子。 - 【請求項４】前記ＭＯＳ電界効果トランジスタは、ＮＭ
ＯＳ電界効果トランジスタであることを特徴とする請求
項１乃至３のいずれかに記載の電荷検出半導体素子。 - 【請求項５】前記ＭＯＳキャパシタは、積層されたポリ
シリコン／ｎウエルキャパシタであることを特徴とする
請求項１乃至４のいずれかに記載の電荷検出半導体素
子。 - 【請求項６】制御ゲートが、ウエルまたはキャパシタの
ソース／ドレイン接続により形成されることを特徴とす
る請求項１乃至５のいずれかに記載の電荷検出半導体素
子。 - 【請求項７】前記トランジスタゲートと前記キャパシタ
ゲートは、それぞれポリシリコン板から構成されること
を特徴とする請求項１乃至６のいずれかに記載の電荷検
出半導体素子。 - 【請求項８】前記アンテナの表面積は、前記ポリシリコ
ン板の表面積より大きいことを特徴とする請求項７記載
の電荷検出半導体素子。 - 【請求項９】前記アンテナは、ポリシリコン層から構成
されることを特徴とする請求項１乃至８のいずれかに記
載の電荷検出半導体素子。 - 【請求項１０】前記アンテナは、金属からなることを特
徴とする請求項１乃至８のいずれかに記載の電荷検出半
導体素子。 - 【請求項１１】前記アンテナは、接続アンテナ、特にビ
アアンテナとして構成されることを特徴とする請求項１
乃至１０のいずれかに記載の電荷検出半導体素子。 - 【請求項１２】前記アンテナはＭＯＳキャパシタ、特に
ＮＭＯＳキャパシタとして構成されることを特徴とする
請求項１乃至１１のいずれかに記載の電荷検出半導体素
子。 - 【請求項１３】前記半導体材料が第一のレベルに配設さ
れ、その上に不揮発性記憶セルが第二のレベルに設けら
れ、第二のレベルの上に、トランジスタゲート、キャパ
シタゲート、およびアンテナまたは接地導体の接続が第
三のレベルに設けられていることを特徴とする請求項１
乃至１２のいずれかに記載の電荷検出半導体素子。 - 【請求項１４】前記トランジスタゲートと、前記キャパ
シタゲートは、一つのポリシリコンレベルに共通に接続
されることを特徴とする請求項１乃至１３のいずれかに
記載の電荷検出半導体素子。 - 【請求項１５】半導体材料の上に設けられた構造を含む
電荷検出半導体素子と基準半導体素子を具備するシステ
ムにおいて、前記電荷検出半導体素子は、 検出トランジスタゲートを有する第一のＭＯＳキャパシ
タと、検出キャパシタゲートを有する第一のＭＯＳキャ
パシタとを有する不揮発性検出記憶セルと、 第一の作動的結合を介して検出キャパシタゲートに接続
されるれアンテナとを備え、 前記検出キャパシタゲートは、他の作動的接続を介して
検出トランジスタゲートに接続され、 基準半導体素子は、 基準トランジスタゲートを有する第二のＭＯＳ電界効果
トランジスタと、基準キャパシタゲートを有する第二の
ＭＯＳキャパシタとを有する不揮発性記憶セルと、 第二の作動的接続を介して基準キャパシタゲートに接続
される接地導体とを備え、 基準キャパシタゲートは、
他の第二の作動的接続を介して基準トランジスタゲート
に接続され、且つ構造は、ＣＭＯＳ技術と両立して配設
されることを特徴とするシステム。 - 【請求項１６】請求項１に記載の複数の電荷検出半導体
素子および請求項１５記載のシステムを具備するウェハ
ー。 - 【請求項１７】前記電荷検出半導体素子およびシステム
は、前記ウェハーの切断レーンに配置されていることを
特徴とする請求項１６記載のウェハー。 - 【請求項１８】耐電、特に前記ウェハーの処理工程中ウ
ェハーのプラズマ誘導帯電の定性的及び定量的測定のた
め、請求項１記載の複数の電荷検出半導体素子および請
求項１５記載のシステムのいずれか一方を具備するウェ
ハーの使用。 - 【請求項１９】前記複数の予定の局部的配置は、電荷の
測定、特にウェハーの処理工程中ウェハーのプラズマ誘
導電荷の測定のために設けられ、該測定は、領域に関し
て分割されるかおよび処理工程に関して選択的に行われ
るかの少なくとも一方が行われることを特徴とする請求
項１８に記載のウェハーの使用。 - 【請求項２０】電荷の定性的および定量的測定、特にウ
ェハーの処理工程中、ウェハーのプラズマ誘導電荷の測
定方法において、 前記ウェハーはＣＭＯＳ形の技術を使用して製造され、 前記ウェハーは、製造中、電荷検出半導体素子と基準半
導体素子とを備えるシステムで提供され、該電荷検出半
導体素子は検出トランジスタゲートを有する第一のＭＯ
Ｓ電界効果トランジスタと、検出キャパシタゲートを有
する第一のＭＯＳキャパシタとを有する不揮発性検出記
憶セルと、 第一の作動的接続により検出器キャパシタに接続されて
いるアンテナを備え、該検出キャパシタゲートは、他の
第一の作動的接続により検出トランジスタゲートに接続
され、 該基準半導体素子は、 基準トランジスタゲートを有する第二のＭＯＳ電界効果
トランジスタと、基準キャパシタゲートを有する第二の
ＭＯＳキャパシタとを有する不揮発性基準記憶セルと、
接地導体とを含み、 該導体は、第二の作動的接続により基準キャパシタゲー
トに接続されており、一方基準キャパシタゲートは、他
の第二の作動的接続により基準トランジスタゲートに接
続されており、且つ構造はＣＭＯＳ技術により配設さ
れ、 処理工程中、検出キャパシタゲートは、アンテナを介し
て帯電され、基準キャパシタゲートは、帯電可能で、基
準キャパシタゲートは接地導体を介して放電され、 検出キャパシタゲートの帯電は、測定基準キャパシタゲ
ートの帯電と比較されることを特徴とする方法。 - 【請求項２１】前記ウェハーは、複数の確定された局部
的に配置されたシステムで製造されることを特徴とする
請求項２０記載の方法。 - 【請求項２２】前記電荷検出半導体素子の閾値電圧は、
測定用の基準半導体素子の閾値電圧と比較されることを
特徴とする請求項２０または２１記載の方法。 - 【請求項２３】測定のため、電荷検出素子および基準半
導体素子のドレイン電流は、印加された制御ゲート電位
が同じ時に比較されることを特徴とする請求項２０また
は２１記載の方法。 - 【請求項２４】前記制御ゲート電位は、ウエルにより、
または検出半導体子のキャパシタと基準半導体素子の各
ソース／ドレイン接続により形成されることを特徴とす
る請求項２３記載の方法。
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