CN1320622C - 半导体元件及系统、晶片、晶片的用途及其测量方法 - Google Patents
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Abstract
本发明涉及提供在半导体材料上的结构形式的电荷检测半导体元件，该元件包括具有晶体管栅极的MOS场效应晶体管和具有电容器栅极的MOS电容器形式的非易失存储单元。本发明还涉及包括电荷检测半导体元件和参考半导体元件的系统。本发明还涉及晶片以及具有多个电荷检测半导体元件和/或系统的晶片的用途。最后，本发明涉及在晶片处理期间用于定量和定性地测量晶片带电的方法。根据本发明，可以精确测量在晶片处理和半导体元件制造、特别是等离子体和离子注入工艺期间出现的电荷。可以连续地监视该工艺，并且用标准CMOS技术制造该结构。
Description
技术领域
本发明涉及以提供在半导体材料上的结构形式的电荷检测半导体元件，该元件包括具有晶体管栅极的MOS场效应晶体管和具有电容器栅极的MOS电容器形式的非易失性存储单元。本发明还涉及包括电荷检测半导体元件和参考半导体元件的系统。本发明还涉及晶片和具有大量电荷检测半导体元件和/或系统的晶片的用途。最后，本发明涉及在晶片处理期间定量和定性地测量晶片带电的方法。
背景技术
晶片带电是在半导体元件制造期间经常发生的现象，因为很多工艺步骤在等离子体中进行或借助带电粒子进行。特别是，在CMOS型技术即CMOS或BICMOS或相似技术中，在处理步骤期间由于产生的隧道电流而使MOS晶体管的薄栅极氧化物可能被收集在例如由多晶硅或金属制成的导电表面上的电荷破坏。这种带电现象通常是造成低产量的原因。
在产品研制当中试图借助所谓的天线行来减少带电对产量的影响。
在处理期间，使用测试晶片，即所谓的CHARM晶片(带电监视器)，试图识别特别造成大量带电因而导致低产量的那些工艺步骤和设备的部件。
然而，借助CHARM晶片进行的工艺监视非常复杂和昂贵，特别是，因为为了测量一个或几个CHARM晶片而需要中断制造。
JP-10-284726介绍了由p沟道和n沟MOS晶体管构成的结构和在包括等离子体的环境中测量晶片带电的方法。该结构需要在等离子体处理步骤之前和之后测量。这只有在与该结构接触的情况下是可能的。这意味着具有这种结构的制造产品的监视可以在制造工艺结束时明确地用于等离子体步骤。
US 5 959 309介绍了一种包括天线、二极管串、反偏置和正偏置晶体管、以及用于在包括等离子体的环境中测量晶片带电的存储电容器的结构。其中还介绍了最终结构以瞬时状态放置在等离子体装置中的方法。完成等离子体处理之后，读出结束状态，并与原始瞬时状态相比较。在正在进行的该步骤中的带电测量值可以源自测量的差值。可以利用该方法监视装置。然而，在使用材料的制造期间不能进行这种监视。
上面引证的两篇公报的方法具有很多缺陷。因此，在监视晶片带电期间不能使用昂贵的制造装置。制造中断造成相当大的费用损失。
此外，为了监视而需要昂贵的测试晶片例如公知为CHARM晶片的那些晶片。
最后，只在一个特定时刻检测该装置。然而，在这期间正在制造的产品没有检测。
此外，JP-10-284726和US 5959309中介绍的结构没有提供对带电的准确评估。特别是，不可能分析任何单独的工艺步骤。
而且，该结构与CMOS制造工艺不相容，因为它们没有CMOS技术型的结构也没有CMOS技术型的电路，因此在CMOS技术标准之外需要大量工艺步骤。因此，应该注意到JP10-284726的结构与标准CMOS制造方法不相容，因为它使用两个多晶硅层(图3中的4和3)。US专利5959309的结构与标准CMOS制造方法不相容，因为一方面它使用了高质量电容器(图4a和4b中的46)，作为CMOS工艺中的规则，该电容器应该用两个叠加的多晶硅层来制造。结果是，与标准CMOS工艺相比，又需要附加的多晶硅层。另一方面，光电二极管串(图4a中的43)要求位于光电二极管上的层是透明的。但是，在标准CMOS工艺中这不是必须的。此外，硅半导体不能在产生的整个光谱范围内吸收等离子体辐射。将这里所述的结构应用于在CMOS晶片处理范围内的制造产品是不可能的。
从公报“EEPROM-Struktur im CMOS-Technologie mit einerPolysiliciumebene”(EEPROM Sructure in CMOS Technology with OnePolycrystalline Silicon Level)，Shaker Verlag，ISBN 3-8265-3289-9，Aachen 1998，和WO00/60672中可以知道非易失存储单元，这种非易失存储单元可以用标准CMOS工艺制造。但是，不适合用做晶片带电的监视器，即晶片带电检测器器件。
发明内容
本发明的目的是提供一种以非易失存储结构为基础并作为工艺监控器(PCM)结构操作的结构。另一目的是提供该结构的使用和由此在工艺步骤期间测量出现在晶片的给定位置中的电荷的方法，在CMOS或BICMOS技术中在晶片的制造和/或处理期间制造该结构。
为实现上述关于结构的目的，本发明公开了一种提供在半导体材料上的电荷检测半导体元件，该电荷检测半导体元件包括非易失性存储单元，所述的非易失性存储单元采用具有晶体管栅极的MOS场效应晶体管和具有电容器栅极的MOS电容器的形式，其特征在于天线连接到电容器栅极，并且电容器栅极以另外的连线连接到晶体管栅极，以使出现在天线上的电荷可以储存在存储单元中，并根据需求可以取出，而且所述电荷检测半导体元件采用与CMOS技术相同的技术设置。
为实现上述关于结构的目的，本发明还公开了一种包括提供在半导体材料上的电荷检测半导体元件和参考半导体元件的系统，其中电荷检测半导体元件包括以下形式的非易失性检测存储单元：具有检测晶体管栅极的第一MOS场效应晶体管，和具有检测电容器栅极的第一MOS电容器，并包括经过第一连线连接到检测电容器栅极的天线，并且检测电容器栅极经过另外的第一连线连接到检测晶体管栅极，并且参考半导体元件包括以下形式的非易失性参考存储单元：具有参考晶体管栅极的第二MOS场效应晶体管，和具有参考电容器栅极的第二MOS电容器，并包括经过第二连线连接到参考电容器栅极的接地导体，而参考电容器栅极经过另外的第二连线连接到参考晶体管栅极，并且所述参考半导体元件以与CMOS技术相同的技术设置。
这里本发明基于在制造晶片期间在每个CMOS/BICMOS标准工艺中制造第一和第二实施例中的结构的识别。该结构相应地具有根据CMOS技术的布置，即在该结构中只可以使用那些也可以在使用的任何CMOS/BICMOS标准工艺中制造的单元。特别是，使用如NMOS和PMOS晶体管的单元。这种单元在所有CMOS工艺中都可得到。在不需要附加工艺步骤的情况下，在每个制造晶片上都存在上述结构。
特别避免了需要几个多晶硅层的单元。只有利用上述合适的PCM结构(工艺监控器结构)才可能根据识别在正在进行的制造中连续检测带电效应。所述PCM结构可以将处理期间产生的电荷以非易失方式储存起来。相应地，所述PCM结构采用非易失存储单元。为了制造非易失存储单元通常需要附加的工艺步骤，因此迄今为止不可能在标准CMOS或BICMOS技术或相似技术中实施。然而，在根据本发明的识别的上述PCM结构中不需要为了在标准CMOS工艺中制造该结构所需要的附加的工艺步骤和改变工艺步骤顺序。
只有通过这种方式才可以安全地监视制造产品，特别是在晶片的处理中。因此一方面可以在不需要附加费用的情况下制造该结构，另一方面可以在不延迟制造顺序的情况下提供在晶片处理期间只监视制造产品的可能性。特别是，可以用节约费用方式连续监视制造产品，并且可以进行连续的带电评估。特别是避免了昂贵的测试晶片。
关于本发明第一和第二实施例中的结构的本发明的附加有利修改将示于从属权利要求中。
优选地，电荷检测半导体元件和/或参考半导体元件包括具有MOS场效应晶体管和第一阱的第一区域、以及具有MOS电容器和第二阱的第二区域，所述第一阱和第二阱用不同的标记(sign)掺杂。有利地，第一阱是p阱，第二阱是n阱。特别是，MOS场效应晶体管是NMOS场效应晶体管，MOS电容器是叠层多晶硅/n阱电容器。
在本发明的又一改型中，天线、电容器栅极和晶体管栅极导电地互连，特别是通过直接接触导电连接。
有利地，通过阱或通过电容器的源/漏接触件形成控制栅极。这样做的附加优点是可以利用特别有利的方式读出存储单元。
此外，有利地，晶体管栅极和电容器栅极各构成为多晶硅板。
特别是，第一和第二实施例的结构设置成使得半导体材料设置在第一层中，在其上面的第二层中设置非易失存储单元，在第二层上面的第三层中设置连线、晶体管栅极、电容器栅极和天线或接地导体。发现这里特别有利的是晶体管栅极和电容器栅极在一个多晶硅层中共同连接。
根据这些改型之一的结构具有的优点是该结构的制造工艺与CMOS型制造工艺、特别是标准CMOS工艺相容。
为实现天线支配检测器的电容器栅极，有利地，天线的表面面积大于多晶硅板的表面面积。
在本发明的进一步的一系列改型中，有利地实现天线以便与标准CMOS技术相容。该天线构成为多晶硅层。在CMOS相容实施中，天线有利地构成为单层多晶硅层。或者，天线可以由金属构成。特别是，天线还可以构成为接触天线，特别是通路天线。在另一改型中，天线有利地构成为MOS电容器，特别是NMOS电容器。由此保证了可以监视可能发生带电的所有层。
本发明还涉及可以实现本发明的上述实施例的特性的晶片。为实现关于晶片的目的，本发明提供晶片，例如硅晶片，根据本发明，该晶片配有大量上述类型的电荷检测半导体元件和/或上述类型的系统。有利地，这是制造晶片，即不是测试晶片，在该晶片上，上述结构与制造产品共同处理。上述结构实际上已经被制造在该制造晶片上了。在任何情况下，利用CMOS型技术进行制造或处理。这样的优点是该结构位于每个制造晶片上。优选，上述结构安装在晶片的锯齿形通道(sawing lane)中，这有利地有效利用了晶片上的可得到空间。实际上，制造产品的处理发生在晶片的其余区域中。在本发明的又一实施例中，根据晶片上的给定区域分布制造和/或处理上述结构。这就可以对区域细分和/或对处理步骤选择而进行带电测量。
为实现上述关于用途的目的，根据本发明，提供在晶片处理期间利用上述多个电荷检测半导体元件和/或上述系统用于定量和定性地测量晶片带电、特别是等离子体感应带电的晶片的用途。在本发明的另一实施例中，在晶片处理期间，为测量晶片的带电、特别是等离子体感应带电而提供所述多个的给定区域分布，该测量对区域细分和/或对处理步骤选择。
关于借助定量和定性地测量在晶片处理期间的晶片带电、特别是等离子体感应带电的方法的方法，本发明的目的是如下实现的，其中：
利用CMOS型技术制造该晶片，
该晶片在其制造期间提供有包括电荷检测半导体元件和参考半导体元件的系统，电荷检测半导体元件包括以下形式的非易失检测器存储单元：
具有检测晶体管栅极、和有利地具有源和漏极的第一MOS场效应晶体管，和
具有检测电容器栅极、和有利地具有源和漏极的第一MOS电容器，和
包括借助第一可操作连线连接到检测电容器栅极的天线，其中
检测电容器栅极借助另一第一可操作连接线连接到检测晶体管栅极，其中
参考半导体元件包括下列形式的非易失参考存储单元：
具有参考晶体管栅极、和有利地还具有源和漏极的第二MOS场效应晶体管，
具有参考电容器栅极、和有利地还具有源和漏极的第二MOS电容器，
和接地导体
该接地导体通过第二可操作连线连接到参考电容器栅极，而参考电容器栅极借助另一第二可操作连线连接到参考晶体管栅极，并且该结构根据CMOS技术设置，以便：
在处理期间，检测电容器栅极经过天线带电，并且参考电容器栅极可能也带电，参考电容器栅极经过接地导体放电，和
检测电容器栅极的带电与参考电容器栅极的带电通过测量相比较。
有利地，利用大量明确的、局部分布的系统制造该晶片。
关于该方法的本发明的进一步有利的实施例限定在从属权利要求中。
在本发明的再一实施例中，为了测量而将电荷检测半导体元件的阈值电压与参考半导体元件的阈值电压相比较。
或者，可以在施加于电荷检测元件和参考半导体元件的控制栅极电位相同的同时比较漏电流。特别是，在这种情况下，控制栅极电位是通过阱或通过检测半导体元件和参考半导体元件的电容器的各个源/漏连线形成的。
附图说明
下面参照附图解释本发明的实施例。附图没有按真实比例示出实施例；附图只是示意性的和/或为了清楚起见而以放大形式示出的。还应该参考相关的现有技术，用于补充从附图中直接得出的教导。相同的元件采用相同的参考标记表示。附图中：
图1是电荷检测半导体元件即晶片带电检测器件的最佳实施例的截面图；
图2是图1的晶片带电检测器件的可能天线a)、b)和c)；
图3是具有用于图2的天线的可能的连线的图1的晶片带电检测器件的截面图；
图4表示控制曲线形式的晶片带电检测器件的电荷状态；
图5是参考半导体元件即用在该系统的最佳实施例中的晶片带电检测器件的参考结构的最佳实施例的截面图；
图6表示通过与图5的参考结构比较测量结果的晶片带电检测器件的评估方法。
具体实施方式
在图1的晶片带电检测器件9中，非易失存储单元由NMOS晶体管和层叠多晶硅/n阱电容器构成。如果希望的话，多晶硅/n阱电容器的n+扩散区可以用p+扩散区代替。NMOS晶体管7a的栅极和叠层多晶硅/n阱电容器7b的多晶硅板通过在一个多晶硅层中直接接触而互连。此外，天线1、2或3直接连接到多晶硅板，而后者形成电容器栅极7b的一部分。这个单元具有浮置栅极7的功能。为实现浮置栅极7(电容器栅极)由天线1、2、3控制，天线1、2、3的表面面积至少大于多晶硅板的表面面积。控制栅极10是由电容器的n阱即层叠多晶硅/n阱电容器的n+端子形成的。NMOS晶体管的漏极连线12是晶片带电检测器件的读取连线。11表示NMOS晶体管的源极，12表示漏极，13表示NMOS晶体管的p阱的p子端子(subterminal)。源极连线12形成写连线12(位线)。
天线1、2、3通过直接电接触连接到电容器栅极7。图中还用符号示意性示出了栅极电容CGP和CGN。
可能天线的图示概述和它们的实现给出如下：
天线：PS或PSS
PSS
可能的天线详细地示于图2中。可能的天线是(a)多晶硅或金属板，(b)接触件或通路，和(c)MOS电容器。
在图2(a)中，天线可以构成为多晶硅或金属板。例如可以设计成具有第一金属层(IN)和第二金属层(INS)的互连天线，即IN或INS天线。
在图2(b)中，天线2可以设计成一个接触件或通路，或者几个接触件或通路，即例如具有由多晶硅(PS)、第一金属结构(IN)或第二金属结构(INS)构成的覆盖层的接触-(CO)或另外的接触-(COS)结构。
在图2(c)中，天线3可以构成为MOS结构，例如MOS电容器、NMOS晶体管、PMOS晶体管、双极注入天线、或另外的多晶硅(PSS)结构。特别是，即包括具有浅n+(SN)或浅p+(SP)结构的覆盖层、或双极注入掩模的第一多晶硅(PS)或第二多晶硅(PSS)层的PS或PSS板，可以如此构成。
MOS电容器是用于注入的天线。然而，如果要注入多晶硅板的话，注入天线也可以由多晶硅板提供。
CGN是NMOST栅极电容。在三种情况下，4连接到浮置栅极。在图2(c)中，5连接到控制栅极。6表示n阱。
图3表示与图2的各个天线1、2和3接触的完整的晶片带电检测器件9。关于图2(a)和图2(b)，天线1或2连接到多晶硅/n阱电容器通路4的浮置栅极7。在图2(c)中，天线构成为PMOS晶体管。天线3的栅极连接到多晶硅/n阱电容器通路4的浮置栅极7，天线的控制栅极连接到多晶硅/n阱电容器通路5的控制栅极10。
下面说明晶片带电检测器件的功能。
由于在制造半导体元件中的很多工艺步骤在等离子体中进行或借助带电粒子进行，因此在制造期间在浮置天线1、2或3上积累电荷。积累的电荷的量取决于在制造天线1、2或3的工艺步骤期间出现的电荷量。这些电荷不能从隔离的天线1、2或3排出而是被储存起来。
为读出储存在天线1、2或3中的电荷，正读取电压施加于控制栅极10。基板端子13处于地电位。结果是，读取电压几乎本身都施加于串联的栅极电容器CGP和CGN。当读取电压施加于10时，电容器栅极电位VFG取决于栅极电容器CGP和CGN、天线1、2或3的电容(C天线)、以及天线1、2或3或电容器栅极上的电荷Q天线之间的关系。
如果施加于电容器栅极的电位大于NMOS晶体管的阈值电压，则将在NMOS晶体管的源和漏扩散层之间的栅极下面形成反向层。相应地使晶片带电检测器件的NMOS晶体管导通。当施加漏极电压时可以在漏极检测到电流。
然而，如果在制造期间天线1、2或3带负电，则负电荷将导致在晶片带电检测器件的源和漏扩散区之间积累正电荷载流子。则施加的相同读取电压将不足以形成反向层。相应地NMOS晶体管截止。当施加漏极电压时，在漏极端子检测不到电流。
另一方面，如果在制造期间天线1、2或3带正电，正电荷将导致在晶片带电检测器件的源和漏扩散区之间形成反向层。在不施加读取电压的情况下就可以使NMOS晶体管导通。在施加漏极电压时，在漏极端子可检测到电流。
在所有情况下晶片带电检测器件9的检测电流可以由下列等式表示：
晶片带电检测器件的三种可能的带电状态：“天线带正电”、“参考电压”和“天线带负电”借助根据等式(2)的特性曲线示于图4中。
下面在该方法的最佳实施例中详细说明晶片带电检测器件9的评估。
在工艺步骤期间出现在晶片带电检测器件9上的电荷可以通过与示于图1中的晶片带电检测器件的示于图5中的参考结构19相比较而在工艺监控器(PCM)测量期间进行评估。参考结构基本上以与晶片带电检测器件相同的方式构成，但是这里必须避免电容器栅极27将在处理期间产生的电荷储存起来。这可以通过二极管30或二极管叠置体31来实现。此时没有电荷储存在电容器栅极27，因为这种电荷可以作为漏电流而通过二极管30、31排出。
相应地，21表示参考结构的源极连线，22表示漏极连线，23表示参考结构的p阱的p子连线。源极连线12形成写连线12(位线)。控制栅极20形成n阱中的读连线(字线)。
在制造相关天线1、2或3期间产生的电荷可以借助等式(1)和(2)通过用于施加于参考结构19和施加于晶片带电检测器件9的相同控制栅极电位的漏电流的对比来确定。
用于漏极电流的参考测量的电路的例子示于图6中。
用于确定在给定处理步骤期间由于晶片带电产生的电荷的其它可能性是测量晶片带电检测器件的阈值电压和利用参考结构进行比较。为此，在施加漏极电压VDS的同时，特性控制梯度(例如与图4中所示相同)必须经过控制栅极电位V控制栅极的连续上升。接着，可以借助下列等式(3)计算电荷：
如果使用的晶片带电检测器件9是具有几个天线1、2或3的PCM结构，则可以在晶片的给定位置上确定晶片带电对每批的每个晶片的影响。这就可以在制造期间对晶片带电进行连续处理监视。可以利用便宜的方式直接识别造成晶片带电的设备或处理步骤。
本说明书和附图中使用的缩写词解释如下：
MOS：金属氧化物半导体
CMOS：补偿金属氧化物半导体
BICMOS：双极补偿金属氧化物半导体
PCM：工艺监控器
well：阱
poly：多晶硅
N+：重掺杂n型扩散
P+：重掺杂p型扩散
CGP：控制栅极的栅极电容
CGN：NMOST栅极电容
via(通路)：两个金属层之间的接触结构
IN：第一金属层
INS：第二金属层
CO：硅材料或多晶硅和第一金属层之间的接触结构
COS：第一和第二金属层之间的接触结构
PS：多晶硅(第一层)
PSS：多晶硅(第二层)
SN：浅n+、重掺杂的平面n型扩散区，例如源/漏区
SP：浅p+、重掺杂的平面p型扩散区，例如源/漏区
VFG：浮置栅极电位
C天线：天线和半导体材料之间的电容
Q天线：天线上的电荷
VT：阈值电压
VTH：阈值电压
Ids：漏源极电流
μ：电荷载流子的迁移率
W：晶体管沟道宽度
L：晶体管沟道长度
VDS：漏/源电压
Claims (30)
1、一种提供在半导体材料上的电荷检测半导体元件(9)，该电荷检测半导体元件包括非易失性存储单元，所述的非易失性存储单元采用具有晶体管栅极(7a)的MOS场效应晶体管和具有电容器栅极(7b)的MOS电容器的形式，其特征在于天线(1、2、3)连接到电容器栅极(7b)，并且电容器栅极(7b)以另外的连线连接到晶体管栅极(7a)，以使出现在天线(1、2、3)上的电荷可以储存在存储单元中，并根据需求可以取出，而且所述电荷检测半导体元件采用与CMOS技术相同的技术设置。
2、根据权利要求1的电荷检测半导体元件，其特征在于包括：具有MOS场效应晶体管和第一阱的第一区域，以及具有MOS电容器和第二阱的第二区域，并且所述第一和第二阱用不同类型的杂质掺杂。
3、根据权利要求1或2的电荷检测半导体元件，其特征在于天线(1、2、3)、电容器栅极(7b)和晶体管栅极(7a)导电地互连，以便形成浮置栅极(7)。
4、根据权利要求3的电荷检测半导体元件，其特征在于天线(1、2、3)、电容器栅极(7b)和晶体管栅极(7a)直接电接触连接，以便形成浮置栅极(7)。
5.根据权利要求1的电荷检测半导体元件，其特征在于MOS场效应晶体管是NMOS场效应晶体管。
6、根据权利要求1的电荷检测半导体元件，其特征在于MOS电容器是叠层多晶硅/n阱电容器。
7、根据权利要求1的电荷检测半导体元件，其特征在于通过阱或电容器的源/漏接触件形成控制栅极。
8、根据权利要求1的电荷检测半导体元件，其特征在于晶体管栅极(7a)和电容器栅极(7b)由多晶硅板构成。
9、根据权利要求8的电荷检测半导体元件，其特征在于天线(1、2、3)的表面面积大于多晶硅板的表面面积。
10、根据权利要求1的电荷检测半导体元件，其特征在于天线(1)由多晶硅板构成。
11、根据权利要求1的电荷检测半导体元件，其特征在于天线(1)由金属构成。
12、根据权利要求1的电荷检测半导体元件，其特征在于天线(1、2)由接触天线(2)构成，特别是由通路天线(2)构成。
13、根据权利要求12的电荷检测半导体元件，其特征在于天线(1、2)由通路天线(2)构成。
14、根据权利要求1的电荷检测半导体元件，其特征在于天线(3)由MOS电容器构成，特别是由NMOS电容器构成。
15、根据权利要求14的电荷检测半导体元件，其特征在于天线(3)由NMOS电容器构成。
16、根据权利要求1的电荷检测半导体元件，其特征在于半导体材料设置在第一层中，在其上面的第二层中设置非易失性存储单元，在第二层上面的第三层中设置连线、晶体管栅极、电容器栅极，并且在第二层上面的所述第三层中设置天线或接地导体。
17、根据权利要求1的电荷检测半导体元件，其特征在于晶体管栅极(7a)和电容器栅极(7b)在一个多晶硅层中共同连接。
18、一种包括提供在半导体材料上的电荷检测半导体元件(9)和参考半导体元件(19)的系统，其中电荷检测半导体元件(9)包括以下形式的非易失性检测存储单元：
具有检测晶体管栅极(7a)的第一MOS场效应晶体管，和
具有检测电容器栅极(7b)的第一MOS电容器，
并包括经过第一连线连接到检测电容器栅极(7b)的天线(1、2、3)，并且
检测电容器栅极(7b)经过另外的第一连线连接到检测晶体管栅极(7a)，并且
参考半导体元件(19)包括以下形式的非易失性参考存储单元：
具有参考晶体管栅极(27a)的第二MOS场效应晶体管，和
具有参考电容器栅极(27b)的第二MOS电容器，
并包括经过第二连线连接到参考电容器栅极(27b)的接地导体(30、31)，而参考电容器栅极(27b)经过另外的第二连线连接到参考晶体管栅极(27a)，并且所述参考半导体元件(19)以与CMOS技术相同的技术设置。
19、一种晶片，包括多个如权利要求1所述的电荷检测半导体元件(9)和/或如权利要求18所述的系统。
20.根据权利要求18的晶片，其特征在于所述晶片是通过制造产生的晶片。
21、根据权利要求18的晶片，其特征在于所述电荷检测半导体元件(9)和/或系统设置在该晶片的锯齿形通道中。
22、一种包括多个如权利要求1所述的电荷检测半导体元件(9)和/或如权利要求18所述的系统的晶片的用途，其中用于在晶片处理期间对晶片带电进行定量和定性地测量。
23、一种包括多个如权利要求1所述的电荷检测半导体元件(9)和/或如权利要求18所述的系统的晶片的用途，其中用于在晶片处理期间对晶片的等离子体感应带电进行定量和定性地测量。
24、根据权利要求22的晶片的用途，其特征在于为了在晶片处理期间测量晶片带电、而提供多个的预定局部化分布，该测量对区域进行细分和/或对处理步骤进行选择。
25、根据权利要求22的晶片的用途，其特征在于为了在晶片处理期间测量等离子体感应带电、而提供所述多个的预定局部化分布，该测量对区域进行细分和/或对处理步骤进行选择。
26、一种用于在晶片处理期间定量和定性地测量晶片带电、特别是等离子体感应带电的方法，其中
该晶片是采用CMOS型技术制造的，
该晶片在其测量期间提供有一系统，该系统包括电荷检测半导体元件(9)和参考半导体元件(19)，
该电荷检测半导体元件(9)包括以下形式的非易失检测存储单元：
具有检测晶体管栅极(7a)的第一MOS场效应晶体管，和
具有检测电容器栅极(7b)的第一MOS电容器，
并包括经过第一连线连接到检测电容器栅极(7b)的天线(1、2、3)，其中
检测电容器栅极(7b)借助另外的第一连线连接到检测晶体管栅极(7a)，并且
参考半导体元件(19)包括以下形式的非易失参考存储单元：
具有参考晶体管栅极(27a)的第二MOS场效应晶体管，和
具有参考电容器栅极(27b)的第二MOS电容器，和
接地导体(30，31)，
接地导体(30、31)是借助第二连线连接到参考电容器栅极(27b)，而参考电容器栅极(27b)借助另外的第二连线连接到参考晶体管栅极(27a)，并且所述参考半导体元件(19)按照与CMOS技术相同的方式设置，以便
在处理期间，检测电容器栅极(7b)经过天线(1、2、3)带电，并且参考电容器栅极(27b)也带电，参考电容器栅极(27b)经过接地导体(30、31)放电，并且
检测电容器栅极(7b)的带电量与参考电容器栅极(27b)的带电量借助测量相比较。
27、根据权利要求26的方法，其特征在于晶片被制造成具有多个明确的、局部分布的系统。
28、根据权利要求26或27的方法，其特征在于为了测量而将半导体元件(9)的阈值电压与参考半导体元件(19)的阈值电压相比较。
29、根据权利要求26或27的方法，其特征在于，为了测量，将半导体元件(9)和参考半导体元件(19)的漏极电流相比较，同时施加给它们的控制栅极电位相同。
30、根据权利要求29的方法，其特征在于控制栅极电位是通过阱或通过半导体元件(9)和参考半导体元件(19)的电容器的各个源/漏连线形成的。
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