JPH0974200A - Ｍｉｓ半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 信頼性が高く，動作速度が速く，かつ特性の
良好なＭＩＳ半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１１の第１の領域Ｒe1に、ゲ
ート絶縁膜１３と、ゲート電極１４とソース・ドレイン
領域からなるＭＩＳトランジスタが形成されている。半
導体基板１１の第２の領域Ｒe2には導電層である不純物
拡散層１５が形成されている。層間絶縁膜１６の上にゲ
ート電極１３に接続されるアンテナ配線１７と、不純物
拡散層１５に接続される電荷逃し用配線１８とが形成さ
れている。配線を形成するためのドライエッチング工程
で、電荷逃し用配線１８を介して電荷が半導体基板１１
内に移動する。ゲート電極１４への電荷の注入に起因す
るゲート絶縁膜１３の劣化が抑制され、ＭＩＳトランジ
スタのしきい値のシフトなどの特性の悪化も抑制され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳトランジス
タを配置したＭＩＳ半導体装置の構造に関するものであ
り、特にドライエッチングの際におけるゲート絶縁膜へ
の電荷の注入に起因するＭＩＳ半導体装置の特性の悪化
を防止するための対策に関する。

【０００２】

【従来の技術】本発明は、ゲート電極，ゲート酸化膜及
びソース・ドレイン領域からなるＭＩＳトランジスタを
配置したＭＩＳ半導体装置の構造に関するものであり、
特にドライエッチングの際におけるゲート酸化膜への電
荷の注入に起因するＭＩＳ半導体装置の特性の悪化を防
止するための対策に関する。

【０００３】近年、半導体集積回路の高集積化が大きく
進展してきており、半導体集積回路を構成するためのＭ
ＩＳ半導体装置においても、ＭＩＳトランジスタ等の半
導体素子が微細化されてきている。そして、ＭＩＳトラ
ンジスタの微細化に伴って、ゲート絶縁膜が薄膜化され
てきており、その結果、具体的には０．２５μｍデザイ
ンルールでは６〜８ｎｍの薄いゲート絶縁膜が使用され
ることになりつつある。

【０００４】ここで、ゲート絶縁膜が薄くなると、半導
体装置の使用中にゲート絶縁膜に注入される電荷量が増
え、ゲート絶縁膜中にトラップ等の欠陥を生ぜしめるこ
とによって、ゲート絶縁膜の寿命が短くなるなどの不具
合を生じる虞れがある。そこで、例えば電源電圧を５Ｖ
から３．３Ｖへと引き下げることにより、ＴＤＤＢ等の
絶縁膜の耐圧特性への悪影響を緩和するようなことも考
えられている。

【０００５】一方、半導体装置の製造工程中において
も、ゲート絶縁膜に対して電源電圧以上の電圧が印加さ
れる場合がある。例えば、ゲート電極に接続される金属
配線を形成するためにはドライエッチングを行なって金
属膜を選択的に除去することが必要となるが、その際、
プラズマ領域から金属膜に注入された電荷や、金属膜の
除去の際に生じる電荷が金属配線に蓄積される。そし
て、この電荷の蓄積によって、１０Ｖ以上の非常に高い
電圧がゲート絶縁膜に印加され、極端な場合にはゲート
絶縁膜が破壊されてしまうことがある。また、ゲート絶
縁膜の破壊にまで至らなくても、トランジスタ特性の劣
化（しきい値電圧変動、飽和電流値減少）を生じること
があり、微細化にともなって大きな問題となってくる。
このような現象はアンテナ効果と呼ばれ、絶縁膜が薄膜
化されるに従って大きな問題となってくる。

【０００６】上記のアンテナ効果を抑制するためには、 （Ａ）第１に、電荷集中の原因となる配線長を極力短く
すること （Ｂ）第２に、ドライエッチング中にプラズマから配線
中に注入される電荷量を低減すること （Ｃ）第３に、配線中に蓄積される電荷を即時に取り除
くこと 等の対策が考えられる。

【０００７】第１の方法（Ａ）は、素子の高集積化にも
関連し非常に重要である。しかしながら、ＬＳＩチップ
をカスタム設計する場合は別であるが、殆どの場合、配
置配線は従来のＣＡＤツールを用い自動的に行っている
ので、回路が複雑化している。その結果、ＭＩＳ半導体
装置中の半導体素子数が増加するにしたがって、配線長
はかえって長くなる方向に進んでいる。この方法を用い
るためには、さらなるＣＡＤツールの技術革新が必要で
ある。

【０００８】第２の方法（Ｂ）は、半導体素子の微細化
に対するプロセス技術の進む方向と逆行するものであ
る。例えば、形成される配線パターンが微細になればな
るほど、エッチング工程時におけるプラズマの密度を上
昇させなければならないので、電荷が多量に発生するこ
とになる。そのため、実質上この方法を採用することは
困難である。

【０００９】一方、第３の方法（Ｃ）については、半導
体装置に与える悪影響もほとんど生じないので、実用価
値が高いと考えられる。この方法の例について、以下、
図９〜図１１を参照しながら説明する。

【００１０】図９は、従来の半導体装置の製造工程にお
ける状態を示す断面図である。ｎ型半導体基板１１の上
に素子分離であるＬＯＣＯＳ膜１２が形成されており、
ＬＯＣＯＳ膜１２で囲まれる第１の領域Ｒe1には、ゲー
ト酸化膜１３，ソース・ドレイン領域（図示せず）及び
ゲート電極１４からなるｐチャネルＭＯＳトランジスタ
が形成されている。また、ＬＯＣＯＳ膜で囲まれる第２
の領域Ｒe2にｐ型不純物拡散層１５が形成されていて、
ｎ型半導体基板１１の一部との間にダイオードが形成さ
れている。そして、基板上に層間絶縁膜１６が堆積され
た後、層間絶縁膜１６を貫通してゲート電極１３に到達
する接続孔を埋めるコンタクトプラグを介してゲート電
極に接続されるアンテナ配線２１が形成される。その
際、層間絶縁膜１６及びゲート絶縁膜１３を貫通してｐ
型不純物拡散層１５に到達する接続孔をも形成してお
き、アンテナ配線２１がｐ型不純物拡散層１５を介して
つまりダイオードを介して半導体基板１１に接続される
ようにしている。すなわち、ドライエッチング中にアン
テナ配線２１に注入されあるいは発生する電荷をｐ型不
純物拡散層１５を介して半導体基板１１内に逃すように
している。

【００１１】図１０は、図９に対応する従来のｐチャネ
ルＭＯＳトランジスタの回路図、図１１は図９に対応す
る従来のｐチャネルＭＯＳトランジスタの配線２１の配
列状態を示す平面図である。

【００１２】

【発明が解決しようとする課題】しかしながら、図９に
示すような従来の半導体装置においては、ゲート電極１
４に接続される配線２１のうちｐ型不純物拡散層１５に
接続されるバイパス部分の容量が配線容量に付加される
こととなり、回路動作の高速化が妨げられる虞れがあ
る。さらに、半導体基板１１内のダイオードに生じるリ
ーク電流によって配線２１の電位が変動し、配線２１内
を伝達する信号に変動を与えてしまうという問題があっ
た。

【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ゲート電極に接続されるアンテナ配
線の配線容量の増大や半導体基板内におけるリークの影
響に起因する配線電位の変動を回避しうるＭＩＳ半導体
装置及びその製造方法の提供を図ることにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜９に記載されるＭＩＳ半導
体装置に関する手段と、請求項１１〜１４に記載される
ＭＩＳ半導体装置の製造方法に関する手段とを講じてい
る。

【００１５】請求項１に係るＭＩＳ半導体装置は、半導
体基板と、上記半導体基板の第１の領域に形成され、ゲ
ート電極，ゲート絶縁膜及びソース・ドレイン領域を有
するＭＩＳトランジスタと、上記半導体基板及びＭＩＳ
トランジスタの上方に形成された層間絶縁膜と、上記層
間絶縁膜の上に形成され、かつ上記ＭＩＳトランジスタ
のゲート電極に接続された第１の配線と、上記半導体基
板の第２の領域に形成された導電層と、上記層間絶縁膜
の上で上記第１の配線に近接して形成され、上記半導体
基板の第２の領域の導電層に接続される第２の配線とを
備えている。

【００１６】この構成により、第１及び第２の配線を形
成する際に、両者を構成する導電膜がドライエッチング
によって選択的に除去される間、電荷が第２の配線を介
して半導体基板に移動する。また、ドライエッチングが
終了して、両配線が切り離されてオーバーエッチングを
行なう間でも、プラズマイオン源からの電荷の注入に対
するポテンシャルが第１の配線よりも第２の配線のほう
が低くなるので、第２の配線に多くの電荷が注入され
る。したがって、第１の配線に接続されるゲート電極の
電荷の蓄積量が低減され、電荷の注入に起因するゲート
絶縁膜の劣化も抑制される。しかも、第１の配線が第２
の配線とは切り離されているので、寄生容量が小さくな
り、かつＭＩＳトランジスタが第２の配線と半導体基板
との接続部におけるリークの影響を受けることもない。

【００１７】請求項２に係るＭＩＳ半導体装置は、請求
項１において、上記第１及び第２の配線を同じ材料でか
つ同じ厚みで構成したものである。

【００１８】この構成により、第１及び第２配線が同じ
工程で形成することが可能になるので、両者が異なる製
造工程で形成されるのに比べ、製造コストを低減するこ
とが可能になる。

【００１９】請求項３に係るＭＩＳ半導体装置は、請求
項１において、上記第１の配線の長さを１ｍｍ以上とし
たものである。

【００２０】この構成により、従来の構造では第１の配
線に注入される電荷量が特に大きくなってゲート絶縁膜
の劣化が激しくなる状態を確実に防止することができ
る。

【００２１】請求項４に係るＭＩＳ半導体装置は、請求
項１において、上記第１の配線と上記第２の配線とを１
００μｍ以上の長さに亘って近接させたものである。

【００２２】請求項５に係るＭＩＳ半導体装置は、請求
項１において、上記第１の配線と上記第２の配線との間
隔を最小デザインルール以下としたものである。

【００２３】請求項６に係るＭＩＳ半導体装置は、請求
項１において、上記第１の配線と上記第２の配線との間
隔を１．０μｍ以下としたものである。

【００２４】請求項４，５又は６の構成により、第２の
配線を介して電荷が半導体基板に移動する機能が特に高
くなり、ゲート絶縁膜の劣化を防止する機能が確実に得
られる。

【００２５】また、請求項７に記載されるように、請求
項１において、上記第１の配線が上記ＭＩＳトランジス
タのゲート電極に接続される外部パッドである場合に
は、上記第２の配線を、上記外部パッドを取り囲むよう
に形成すればよい。

【００２６】請求項８に係るＭＩＳ半導体装置は、請求
項１において、上記第２の領域の導電層に接続されるダ
ミー電極をさらに備え、上記第２の配線を上記ダミー電
極に接続させる構成としたものである。

【００２７】請求項９に係るＭＩＳ半導体装置は、請求
項８において、上記ゲート電極とダミー電極とを、導電
膜からなる共通の上層膜及び下層膜で構成し、上記ダミ
ー電極の上層膜をダミー電極に形成された開口部を埋め
て上記導電層に接続する構成としたものである。

【００２８】請求項８又は９の構成により、ゲート電極
を形成する際や、層間絶縁膜にアンテナ配線−ゲート電
極間及び電荷逃し用配線−ダミー電極間を接続する２つ
の接続孔を形成するために必要なドライエッチング工程
においても、ゲート電極を介してゲート絶縁膜に注入さ
れる電荷量を低減することができる構造となり、特に信
頼性の高いＭＩＳ型半導体装置を構成することができ
る。

【００２９】請求項１０に係るＭＩＳ半導体装置の製造
方法は、半導体基板の第１の領域に、ゲート絶縁膜，ゲ
ート電極及びソース・ドレイン領域を有するＭＩＳトラ
ンジスタを形成する第１の工程と、上記半導体基板の第
２の領域に導電層を形成する第２の工程と、上記半導体
基板の上方に層間絶縁膜を形成する第３の工程と、上記
層間絶縁膜を貫通して上記ゲート電極に到達する第１の
接続孔と、少なくとも上記層間絶縁膜を貫通して上記導
電層に到達する第２の接続孔とを形成する第４の工程
と、上記第１接続孔を埋める第１の埋め込み層と上記第
２の接続孔を埋める第２の埋め込み層とを形成する第５
の工程と、上記層間絶縁膜の上に、上記第１及び第２の
埋め込み層に接触する導電膜を堆積する第６の工程と、
上記導電膜の上に、配線を形成しようとする領域を覆う
フォトレジスト膜を形成する第７の工程と、上記フォト
レジスト膜をマスクとするドライエッチングにより上記
導電膜を選択的に除去して、上記第１の埋め込み層に接
続される第１の配線と上記第２の埋め込み層に接続され
上記第１の配線に近接する第２の配線とを形成する第８
の工程とを備えている。

【００３０】この方法により、第８の工程において、導
電膜を除去する際にプラズマ領域から導電膜に注入さ
れ、あるいは導電膜の除去により導電膜に発生する電荷
が第２の配線を介して半導体基板側に逃される。しか
も、導電膜のパターニングが終了した時点では第１の配
線と第２の配線とは切り離されているので、ＭＩＳ半導
体装置の形成後において第１の配線の寄生容量の増大を
招くこともなく、ＭＩＳトランジスタが第２の配線と半
導体基板との接続部におけるリークの影響を受けること
もない。したがって、動作速度の高い，信頼性の高い，
かつ特性の良好なＭＩＳ半導体装置が形成される。

【００３１】請求項１１に係るＭＩＳ半導体装置の製造
方法は、請求項１０において、上記第８の工程では、上
記第１の配線と上記第２の配線との間隔が１．０μｍ以
下になるように上記各配線を形成する方法である。

【００３２】請求項１２に係るＭＩＳ半導体装置の製造
方法は、請求項１０において、上記第８の工程では、上
記第１の配線と上記第２の配線との間隔が最小デザイン
ルール以下になるように上記各配線を形成する方法であ
る。

【００３３】請求項１１又は１２の方法により、第８の
工程において電荷を半導体基板に逃す作用が向上するの
で、特に信頼性の高いＭＩＳ半導体装置を得ることがで
きる。

【００３４】請求項１３に係るＭＩＳ半導体装置の製造
方法は、請求項１０において、上記第２の工程は、上記
半導体基板の導電型と逆導電型の不純物イオンを半導体
基板内に注入することにより、上記ＭＩＳトランジスタ
のソース・ドレイン領域の形成と同時に行なう方法であ
る。

【００３５】この方法により、工程が簡略化されること
になる。

【００３６】請求項１４に係るＭＩＳ半導体装置の製造
方法は、ＭＩＳトランジスタを形成しようとする第１の
領域と電荷を逃すための第２の領域とを有する半導体基
板の上記第１及び第２の領域の上に絶縁膜を形成する第
１の工程と、上記絶縁膜の上に第１の導電膜を形成する
第２の工程と、上記第１の導電膜及び上記絶縁膜を貫通
して上記第２の領域に到達する開口部を形成する第３の
工程と、上記開口部及び上記第１の導電膜の上に第２の
導電膜を形成する第４の工程と、上記第１及び第２の導
電膜をパターニングして、上記第１及び第２の導電膜に
より、上記第１の領域の上にはゲート電極を、上記第２
の領域の上にはダミー電極を互いに切り離して形成する
第５の工程と、上記半導体基板の上方に層間絶縁膜を形
成する第６の工程と、上記層間絶縁膜を貫通して上記ゲ
ート電極に到達する第１の接続孔と上記層間絶縁膜を貫
通して上記ダミー電極に到達する第２の接続孔とを形成
する第７の工程と、上記第１接続孔を埋める第１の埋め
込み層と上記第２の接続孔を埋める第２の埋め込み層と
を形成する第８の工程と、上記層間絶縁膜の上に、上記
第１及び第２の埋め込み層に接触する導電膜を堆積する
第９の工程と、上記導電膜の上に、配線を形成しようと
する領域を覆うフォトレジスト膜を形成する第１０の工
程と、上記フォトレジスト膜をマスクとするドライエッ
チングにより上記導電膜を選択的に除去して、上記第１
の埋め込み層に接続される第１の配線と、上記第２の埋
め込み層に接続され上記第１の配線に近接する第２の配
線とを形成する第１１の工程とを備えている。

【００３７】この方法により、請求項１０に係る製造方
法に示すアンテナ配線と電荷逃し用配線とを形成する前
の工程におけるゲート絶縁膜への電荷の注入量を低減す
ることができる。、すなわち、ゲート電極を形成するた
めの第１及び第２の導電膜のパターニング工程（第５の
工程）では第１及び第２導電膜を介して電荷が導電層つ
まり半導体基板に逃される。また、層間絶縁膜に第１，
第２の接続孔を形成する工程（第７の工程）において
も、接続孔の深さがほぼ同じとなってオーバーエッチン
グがほとんど不要となることから、ゲート絶縁膜への電
荷の注入量が少なくなる。

【００３８】

【発明の実施の形態】

（第１の実施形態）図１は第１の実施形態におけるｐチ
ャネルＭＯＳトランジスタ部の断面図、図２は図１に対
応するｐチャネルＭＯＳトランジスタ部の平面図、図３
は図２のIII −III 線における断面図である。

【００３９】図１に示すように、ｎ型半導体基板１１上
には各半導体素子を分離するためのＬＯＣＯＳ膜１２が
形成されている。また、ＬＯＣＯＳ膜１２で囲まれる第
１の領域Ｒe1及び第２の領域Ｒe2内の半導体基板１１上
にはゲート酸化膜１３が形成され、第１の領域Ｒe1内の
ゲート酸化膜１３及びＬＯＣＯＳ膜１２に跨ってゲート
電極１４が形成されている。つまり、第１の領域Ｒe1に
おいて、半導体基板１１，ゲート酸化膜１３及びゲート
電極１４によって、ＭＯＳキャパシタが構成されてい
る。一方、第２の領域Ｒe2には、半導体基板１１内にｐ
型不純物を注入してｐ型不純物拡散層１５が形成されて
いる。そして、ゲート電極１４の上には層間絶縁膜１６
が形成されており、さらに、層間絶縁膜１６の上に、第
１の金属配線であるアンテナ配線１７と、第２の金属配
線である電荷逃し用配線１８とが形成されている。アン
テナ配線１７は、層間絶縁膜１６に開口された接続孔を
埋めてゲート電極１４に接続されている。電荷逃し用配
線１８は、層間絶縁膜１６及びゲート酸化膜１３に開口
された接続孔を埋めて、第２の領域Ｒe2内のｐ型不純物
拡散層１５に接続されている。

【００４０】図２に示すように、上記電荷逃し用配線１
８は、各アンテナ配線１７間の空間を利用して形成され
ており、この電荷逃し用配線１８の存在によって半導体
装置の占有面積の増大を招くことがないようになされて
いる。

【００４１】なお、図示しないが、第１の領域Ｒe1にお
いて、図１に示す断面に直交する縦断面内では、ゲート
電極１４の両側方に位置する半導体基板１１内にソース
・ドレイン領域となる高濃度のｐ型不純物拡散層が形成
されており、ｐチャネルＭＯＳトランジスタ（電界効果
型トランジスタ）が形成されている。

【００４２】以上のように構成されたｐチャネルＭＯＳ
トランジスタの製造工程について説明する。

【００４３】まず、ｎ型半導体基板１１の表面を選択的
に酸化してＬＯＣＯＳ膜１２を形成した後、ＬＯＣＯＳ
膜で囲まれるゲート酸化膜１３を形成し、さらにポリシ
リコン膜を堆積した後、これをパターニングしてゲート
電極１４を形成する。次に、基板上に層間絶縁膜１６を
堆積した後、層間絶縁膜１６及びゲート酸化膜１３を開
口してゲート電極１４に到達する接続孔とｎ型拡散層１
５に到達する接続孔とを形成する。その後、各接続孔を
埋め層間絶縁膜１６の上に亘る金属膜（例えばアルミニ
ウム合金膜）を堆積してから、この金属膜をドライエッ
チングにより選択的に除去して第１，電荷逃し用配線１
７，１８を形成する。

【００４４】そのとき、金属膜に対するドライエッチン
グを行なう工程において、以下のような作用が生じる。
すなわち、基板の上方に生じるプラズマ領域からのイオ
ン衝突と金属膜の除去に伴う電荷の発生とによって、除
去されつつある金属膜中に電荷が蓄積される。そして、
金属膜の除去が終了してからもある時間の間オーバーエ
ッチングが行なわれ、金属膜中に電荷が注入される。し
たがって、金属膜の除去が終了した状態で、アンテナ配
線１７が電気的に浮遊した状態となっているので、アン
テナ配線１７に接続されるゲート電極１４と半導体基板
１１との間の電圧が上昇する。その結果、ゲート電極１
４中の電荷がゲート酸化膜１３に注入されてゲート酸化
膜１３の膜質が劣化してしまう。

【００４５】ここで、本実施形態では、アンテナ配線１
７に隣接して電荷逃し用配線１８が形成され、この電荷
逃し用配線１８は浮遊状態ではなく半導体基板１１のｐ
型拡散層１５に接続されている。そして、プラズマ領域
に対してアンテナ配線１７と電荷逃し用配線１８とが並
列的に接続された状態となっている。したがって、アン
テナ配線１７と半導体基板１１との間の電圧が上昇する
と、プラズマ領域からの電荷のほとんどは電荷逃し用配
線１８を介して半導体基板１１に流れるようになる。ま
た、電荷逃し用配線１８がアンテナ配線１７に隣接して
いるので、アンテナ配線１７に蓄積された電荷も電荷逃
し用配線１８に移動しやすくなる。すなわち、図３に示
すような電流パスが生じることになる。その結果、ゲー
ト酸化膜１３への電荷の注入量を低減することができ、
ゲート酸化膜１３の劣化を抑制することができる。

【００４６】図４は、ゲート酸化膜のＴＤＤＢ耐圧特
性，具体的にはストレス時間−蓄積欠陥量（％）につい
て、従来の方法と本実施形態の方法とを比較して示す図
である。同図において、直線Ｄ１〜Ｄ３は、測定データ
から最小２乗法によって得られるストレス時間−蓄積欠
陥量間の関係を示し、直線Ｄ１は従来の保護ダイオード
がない場合，直線Ｄ２は保護ダイオードがある場合，直
線Ｄ３は本実施形態の場合のゲート酸化膜の耐圧特性を
それぞれ示す。従来の保護ダイオードを設けた試料につ
いては、図６に示すアンテナ配線を直接基板に接続した
試料を用いている。図４に示すように、アンテナ効果に
対して全く保護措置を施していない試料（直線Ｄ１参
照）に対して、本発明の試料（直線Ｄ３参照）は、従来
の保護ダイオードを設けた試料（直線Ｄ２参照）と同等
の高信頼性を得ることができる。

【００４７】以上のように、本実施形態によれば、ゲー
トに接続されるアンテナ配線１７に隣接して、半導体基
板１１に接地された電荷逃し用配線１８を設けるように
したので、金属膜をパターニングするためのドライエッ
チング工程において、プラズマ領域からアンテナ配線１
７に注入される電荷を電荷逃し用配線１８を介して半導
体基板１１に流すことができ、ゲート電極１４への電荷
の注入量を低減することができる。よって、ゲート酸化
膜１３中におけるダメージの発生を抑制することができ
るのである。しかも、アンテナ配線１７と電荷逃し用配
線１８とが切り離されているので、図６に示す従来のＭ
ＩＳ半導体装置のごとくアンテナ配線１７の寄生容量の
増大や、ｐ型不純物拡散層１５と半導体基板１１の一部
とで構成される保護ダイオードにおけるリークの影響を
受けることもない。

【００４８】なお、本実施形態では、図２に示すように
浮遊状態にあるアンテナ配線１７は電荷逃し用配線１８
の存在により局所的に直線的に形成されていない部分が
あるが、現在の段階では、このような屈曲した領域を形
成するための領域は十分に確保することができる。

【００４９】（第２の実施形態）次に、第２の実施形態
について、図５（ａ），（ｂ）を参照しながら説明す
る。図５（ａ）は、第２の実施形態に係るｐチャネルＭ
ＯＳトランジスタの図５（ｂ）に示すVa−Va線における
断面図であり、図５（ｂ）はその平面図である。

【００５０】図５（ａ），（ｂ）に示すように、本実施
形態では、層間絶縁膜１６の上には、第１の金属配線に
相当するほぼ正方形の外部パッド１９と、この外部パッ
ド１９を取り囲む四角リング状の第２の金属配線である
電荷逃し用配線２０とが形成されていて、上記外部パッ
ド１９はゲート電極１４に接続され、上記電荷逃し用配
線２０はｐ型不純物拡散層１５に接続されている。その
他の点は、上記第１の実施形態における図１に示す半導
体装置の構造と同じである。

【００５１】本実施形態のような外部パッド１９を有す
る半導体装置では、この外部パッド１９の面積が非常に
大きいので、従来のような構造では、アンテナ効果によ
る酸化膜ダメージも相当大きいと考えられている。ここ
で、本実施形態では、上述の第１の実施形態と同じ作用
により、外部パッド１９を形成するためのドライエッチ
ング工程において、電荷逃し用配線２０を介してプラズ
マ領域からの電荷を半導体基板１１内に流すことがで
き、外部パッド１９に接続されるゲート電極１４への電
荷の注入量を低減することができる。また、外部パッド
１９に蓄積された電荷は、電荷逃し用配線２０を介して
半導体基板１１に逃がされる。このことから、アンテナ
効果の抑制と共に、外部から注入される電荷のパスとす
ることができ、ゲート酸化膜中におけるダメージの発生
を効果的に抑制することができる。

【００５２】なお、第１及び第２の実施形態において、
アンテナ配線や外部パッドから電荷逃し用配線への電流
パスは、そのメカニズムは明らかではないものの、実験
結果からは生じていることがほぼ確実と思われる実験結
果が得られている。特に、電荷逃し用配線とアンテナ配
線や外部パッドとの間隔が小さい場合に効果が大きいと
いう事実から、エッチング残渣によるパス、あるいは両
配線間の層間絶縁膜の表面を介したリーク等が考えられ
る。このことから、アンテナ配線又は外部パッドと電荷
逃し用配線との間隔が１μｍ以下であれば、各配線の形
成が終了して各配線が分離されてからオーバーエッチン
グを行なう際にも、アンテナ配線又は外部パッドから電
荷逃し用配線に電荷を移動させる効果が大きいことが実
験的に確認されている。もっとも、この間隔は小さいほ
ど電荷を逃す機能が高くなるので、ＭＩＳトランジスタ
のデザインルールがどんどん微細化されている現状にお
いては、最小デザインルール以下で解像度の限界以上の
間隔とすることで、著効を発揮することができる。

【００５３】なお、第１および第２の実施形態におい
て、ｐチャネルＭＯＳトランジスタを例として挙げた
が、ｎチャネルＭＯＳトランジスタにおいても同様な効
果が得られる。さらに、電荷逃し用配線が接続される領
域をｐ型不純物拡散層として、このｐ型不純物拡散層と
ｎ型半導体基板との間でダイオードを構成するようにし
たが、電荷逃し用配線を直接ｎ型半導体基板と接続して
もよい。

【００５４】また、上記第１，第２実施形態において、
アンテナ配線又は外部パッドと電荷逃し用配線とを同じ
工程で同じ材料により同時に形成する必要は必ずしもな
いが、上記各実施形態のように同時に形成することで製
造コストを低減できる。

【００５５】（第３の実施形態）次に、第３の実施形態
について説明する。図６（ａ）〜（ｄ）は、第３の実施
形態における半導体装置のゲート電極の形成工程を示す
断面図である。

【００５６】図６（ａ）に示すように、ＬＯＣＯＳ膜１
２が形成されたｎ型半導体基板５０上に、厚み６ｎｍ程
度のシリコン酸化膜からなるゲート酸化膜１３を形成
し、その上にゲート電極となる厚み１００ｎｍ程度のｎ
型ポリシリコン膜５１を形成した後、ｎ型ポリシリコン
膜５１の上に、フォトリソグラフィー工程により、電荷
逃し領域を形成しようとする第２の領域Ｒe2の上を開口
したフォトレジスト膜Ｒm1を形成する。

【００５７】次に、図６（ｂ）に示すように、フォトレ
ジスト膜Ｒm1をマスクとして、ドライエッチングを行な
い、ポリシリコン膜５１およびゲート酸化膜１３を選択
的に除去して、第２の領域Ｒe2に到達する開口部６１を
形成する。

【００５８】次に、図６（ｃ）に示す工程では、フォト
レジスト膜Ｒm1を除去した後、開口部６１が形成された
ポリシリコン膜５１ａをマスクとして、例えば砒素イオ
ンを注入エネルギが３０ＫｅＶでドーズ量が５Ｅ15／ｃ
ｍ² 程度の条件で注入し、ｎ型半導体基板５０内に高濃
度のｎ型不純物が導入されたｎ型不純物拡散層５３を形
成する。このとき、ポリシリコン膜５１ａにも砒素イオ
ンが注入される。その後、基板の全面上に２００ｎｍ程
度の厚みのタングステンシリサイド膜５２を堆積する。
このとき、タングステンシリサイド膜５２は、開口部６
１をも埋めており、この部分が埋め込み層５２ａとなっ
ている。

【００５９】次いで、図６（ｄ）に示す工程では、タン
グステンシリサイド膜５２の上に、フォトリソグラフィ
ー工程により、ゲート電極を形成しようとする第１の領
域Ｒe1及びダミー電極を形成しようとする領域を除く領
域を開口したフォトレジスト膜Ｒm2を形成し、このフォ
トレジスト膜Ｒm2をマスクとしてドライエッチングを行
ない、タングステンシリサイド膜５２およびポリシリコ
ン膜５１ａをパターニングする。この工程によって、第
１の領域Ｒe1の上方には、ポリシリコン膜からなる下層
膜５１ｂとタングステンシリサイド膜からなる上層膜５
２ｂとで構成されるゲート電極１４が形成され、第２の
領域Ｒe2の上方には、ポリシリコン膜からなる下層膜５
１ｃとタングステンシリサイド膜からなる上層膜５２ｃ
とにより構成されるダミー電極５４が形成される。

【００６０】その後、図示は省略するが、周知の方法に
よって、ソース・ドレイン電極、配線等を形成すること
により、ＭＯＳトランジスタの形成を終了する。

【００６１】図８に示すように、上述の工程中のゲート
電極を形成するためのドライエッチング工程において、
ゲート電極となる上記タングステンシリサイド膜５２お
よびポリシリコン膜５１ａが高濃度のｎ型不純物拡散層
５３を介してｎ型半導体基板５０と電気的に導通してい
るので、各膜５１ａ，５２内の電荷の多くは、ｎ型半導
体基板５０に移動する。しかも、本実施形態では、図８
に示すように、ダミー電極５４の部分ではポリシリコン
膜５１ａ及びタングステンシリサイド膜５２内に電荷の
流れＣurが生じる。したがって、ダミー電極５４が存在
することによって、各膜５２，５１ａに注入された電荷
が流れるパスの抵抗値Ｒest が小さくなるので、発生す
る電荷によるゲート電極の局所的な電位上昇を低減する
ことができる。ゲート電極の局所的な電位に応じてその
直下のゲート酸化膜１３に流れるＦＮトンネル電流値が
決定されるため、ダミー電極５３を設けることによっ
て、ゲート電極１４の形成工程においても、ゲート酸化
膜１３中への電荷の注入をより効果的に抑制することが
できる。

【００６２】次に、上記ダミー電極５３を電荷逃し用配
線１８との接続用の引き出し電極として利用する工程に
ついて、図７（ａ），（ｂ）を参照しながら説明する。

【００６３】まず、図７（ａ）に示すように、ゲート電
極１４及びダミー電極５４が形成された基板の全面上に
層間絶縁膜５５を形成し、各電極１４，５４の上方に開
口部を有するフォトレジスト膜Ｒm3を形成する。そし
て、フォトレジスト膜Ｒm3をマスクとしてドライエッチ
ングを行ない、層間絶縁膜５５に、ゲート電極１４に到
達するコンタクトホール６２と、ダミー電極５４に到達
するコンタクトホール６３とを形成する。

【００６４】その後、図７（ｂ）に示すように、コンタ
クトホール６２を埋めてゲート電極１４に接続されるア
ンテナ配線１７と、コンタクトホール６３を埋めてダミ
ー電極５４に接続される電荷逃し用配線１８とを形成す
る。このとき、第１の実施形態で説明したと同じ作用に
より、アンテナ配線１７及びゲート電極１４を介してゲ
ート酸化膜１３に注入される電荷量を低減することがで
き、信頼性の向上を図ることができる。

【００６５】したがって、本実施形態では、アンテナ配
線の形成工程においては上記第１の実施形態と同様の効
果を発揮することができるに加えて、ゲート電極を形成
するための工程においても、ゲート絶縁膜に注入される
電荷量を低減することができるという著効を、新たな電
荷逃し用領域を形成することなく、発揮することができ
る。

【００６６】なお、本実施形態においては、ｐ型半導体
基板中にｎ型不純物拡散層５３を形成することによって
保護ダイオードを形成しているが、ｎ型半導体基板中に
ｐ型不純物拡散層を形成することによって保護ダイオー
ドを形成した場合についても、ゲート電極に注入される
正電荷をｎ型半導体基板中に流すことができるため、ゲ
ート電極への正電荷注入に対して同様の効果が得られ
る。

【００６７】また、上記実施形態では、ゲート絶縁膜を
シリコン酸化膜で構成したが、本発明は斯かる実施形態
に限定されるものではなく、ゲート絶縁膜としてシリコ
ン酸窒化膜やシリコン窒化膜等の他の材料で構成される
絶縁膜を使用することができる。

【００６８】

【発明の効果】請求項１〜９によれば、ＭＩＳ半導体装
置において、ゲート電極に接続される第１の配線に近接
した第２の配線を設け、この第２の配線を半導体基板に
接続する構成としたので、信頼性寿命が長く，動作速度
が速く，かつ特性が良好なＭＩＳ半導体装置の提供を図
ることができる。

【００６９】請求項１０〜１４によれば、ＭＩＳ半導体
装置の製造方法として、半導体基板にＭＩＳトランジス
タを形成した後層間絶縁膜を堆積し、層間絶縁膜上に導
電膜を堆積した後これをパターニングして、ゲート電極
に接続される第１の配線と、第１の配線に近接し半導体
基板に接続される第２の配線とを同時に形成するように
したので、信頼性が高く，動作速度が速く，かつ特性の
良好なＭＩＳ半導体装置を形成することができる。

【図面の簡単な説明】

【図１】第１の実施形態のＭＯＳ型半導体装置の断面図
である。

【図２】第１の実施形態のＭＯＳ型半導体装置の平面図
である。

【図３】第１の実施形態のＭＯＳ型半導体装置の図２に
示すIII −III 線における断面図である。

【図４】第１の実施形態のＭＯＳトランジスタのゲート
酸化膜のＴＤＤＢ特性を示す図である。

【図５】第２の実施形態のＭＯＳ型半導体装置の断面図
及び平面図である。

【図６】第３の実施形態のＭＯＳ型半導体装置のゲート
電極の形成工程を示す断面図である。

【図７】第３の実施形態のＭＯＳ型半導体装置のアンテ
ナ配線の形成工程を示す断面図である。

【図８】第３の実施形態のゲート電極形成のためのドラ
イエッチング時における電荷の流れを説明するための暖
園酢である。

【図９】従来のＭＯＳ型半導体装置の断面図である。

【図１０】従来のＭＯＳ型半導体装置の回路図である。

【図１１】従来のＭＯＳ型半導体装置の平面図である。

【符号の説明】

１１ 半導体基板 １２ ＬＯＣＯＳ膜（素子分離） １３ ゲート酸化膜（ゲート絶縁膜） １４ ゲート電極 １５ ｐ型不純物拡散層 １６ 層間絶縁膜 １７ アンテナ配線（第１の配線） １８ 電荷逃し用配線（第２の配線）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 薮 俊樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 江利口 浩二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板の第１の領域に形成され、ゲート電極，
   ゲート絶縁膜及びソース・ドレイン領域を有するＭＩＳ
   トランジスタと、 上記半導体基板及びＭＩＳトランジスタの上方に形成さ
   れた層間絶縁膜と、 上記層間絶縁膜の上に形成され、かつ上記ＭＩＳトラン
   ジスタのゲート電極に接続された第１の配線と、 上記半導体基板の第２の領域に形成された導電層と、 上記層間絶縁膜の上で上記第１の配線に近接して形成さ
   れ、上記半導体基板の第２の領域の導電層に接続される
   第２の配線とを備えていることを特徴とするＭＩＳ半導
   体装置。
2. 【請求項２】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第１及び第２の配線が同じ材料で構成され、かつ同
   じ厚みを有していることを特徴とするＭＩＳ半導体装置
3. 【請求項３】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第１の配線の長さが１ｍｍ以上であることを特徴と
   するＭＩＳ半導体装置。
4. 【請求項４】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第１の配線と上記第２の配線とは、１００μｍ以上
   の長さに亘って近接していることを特徴とするＭＩＳ半
   導体装置。
5. 【請求項５】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第１の配線と上記第２の配線との間隔は最小デザイ
   ンルール以下であることを特徴とするＭＩＳ半導体装
   置。
6. 【請求項６】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第１の配線と上記第２の配線との間隔は１．０μｍ
   以下であることを特徴とするＭＩＳ半導体装置。
7. 【請求項７】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第１の配線は、上記ＭＩＳトランジスタのゲート電
   極に接続される外部パッドであり、 上記第２の配線は、上記外部パッドを取り囲むように形
   成されていることを特徴とするＭＩＳ半導体装置。
8. 【請求項８】 請求項１記載のＭＩＳ半導体装置におい
   て、 上記第２の領域の導電層に接続されるダミー電極をさら
   に備え、 上記第２の配線は、上記ダミー電極に接続されているこ
   とを特徴とするＭＩＳ半導体装置。
9. 【請求項９】 請求項８記載のＭＩＳ半導体装置におい
   て、 上記ゲート電極とダミー電極とは、導電膜からなる共通
   の上層膜及び下層膜で構成されており、 上記ダミー電極の上層膜は、ダミー電極に形成された開
   口部を埋めて上記導電層に接続されていることを特徴と
   するＭＩＳ半導体装置。
10. 【請求項１０】 半導体基板の第１の領域に、ゲート絶
    縁膜，ゲート電極及びソース・ドレイン領域を有するＭ
    ＩＳトランジスタを形成する第１の工程と、 上記半導体基板の第２の領域に導電層を形成する第２の
    工程と、 上記半導体基板の上方に層間絶縁膜を形成する第３の工
    程と、 上記層間絶縁膜を貫通して上記ゲート電極に到達する第
    １の接続孔と、少なくとも上記層間絶縁膜を貫通して上
    記導電層に到達する第２の接続孔とを形成する第４の工
    程と、 上記第１接続孔を埋める第１の埋め込み層と上記第２の
    接続孔を埋める第２の埋め込み層とを形成する第５の工
    程と、 上記層間絶縁膜の上に、上記第１及び第２の埋め込み層
    に接触する導電膜を堆積する第６の工程と、 上記導電膜の上に、配線を形成しようとする領域を覆う
    フォトレジスト膜を形成する第７の工程と、 上記フォトレジスト膜をマスクとするドライエッチング
    により上記導電膜を選択的に除去して、上記第１の埋め
    込み層に接続される第１の配線と、上記第２の埋め込み
    層に接続され上記第１の配線に近接する第２の配線とを
    形成する第８の工程とを備えていることを特徴とするＭ
    ＩＳ半導体装置の製造方法。
11. 【請求項１１】 請求項１０記載のＭＩＳ半導体装置の
    製造方法において、 上記第８の工程では、上記第１の配線と上記第２の配線
    との間隔が１．０μｍ以下になるように上記各配線を形
    成することを特徴とするＭＩＳ半導体装置の製造方法。
12. 【請求項１２】 請求項１０記載のＭＩＳ半導体装置の
    製造方法において、 上記第８の工程では、上記第１の配線と上記第２の配線
    との間隔が最小デザインルール以下になるように上記各
    配線を形成することを特徴とするＭＩＳ半導体装置の製
    造方法。
13. 【請求項１３】 請求項１０記載のＭＩＳ半導体装置の
    製造方法において、 上記第２の工程は、上記半導体基板の導電型と逆導電型
    の不純物イオンを半導体基板内に注入することにより、
    上記ＭＩＳトランジスタのソース・ドレイン領域の形成
    と同時に行なうことを特徴とするＭＩＳ半導体装置の製
    造方法。
14. 【請求項１４】 ＭＩＳトランジスタを形成しようとす
    る第１の領域と電荷を逃すための第２の領域とを有する
    半導体基板の上記第１及び第２の領域の上に絶縁膜を形
    成する第１の工程と、 上記絶縁膜の上に第１の導電膜を形成する第２の工程
    と、 上記第１の導電膜及び上記絶縁膜を貫通して上記第２の
    領域に到達する開口部を形成する第３の工程と、 上記開口部及び上記第１の導電膜の上に第２の導電膜を
    形成する第４の工程と、 上記第１及び第２の導電膜をパターニングして、上記第
    １及び第２の導電膜により、上記第１の領域の上にはゲ
    ート電極を、上記第２の領域の上にはダミー電極を互い
    に切り離して形成する第５の工程と、 上記半導体基板の上方に層間絶縁膜を形成する第６の工
    程と、 上記層間絶縁膜を貫通して上記ゲート電極に到達する第
    １の接続孔と、上記層間絶縁膜を貫通して上記ダミー電
    極に到達する第２の接続孔とを形成する第７の工程と、 上記第１接続孔を埋める第１の埋め込み層と上記第２の
    接続孔を埋める第２の埋め込み層とを形成する第８の工
    程と、 上記層間絶縁膜の上に、上記第１及び第２の埋め込み層
    に接触する導電膜を堆積する第９の工程と、 上記導電膜の上に、配線を形成しようとする領域を覆う
    フォトレジスト膜を形成する第１０の工程と、 上記フォトレジスト膜をマスクとするドライエッチング
    により上記導電膜を選択的に除去して、上記第１の埋め
    込み層に接続される第１の配線と、上記第２の埋め込み
    層に接続され上記第１の配線に近接する第２の配線とを
    形成する第１１の工程とを備えていることを特徴とする
    ＭＩＳ半導体装置の製造方法。