KR100962888B1

KR100962888B1 - 다층 집적 회로, 유체 분출 장치, 프린트 헤드, 잉크젯 프린트 카트리지, 슬롯 피드 프린트 헤드, 다층 집적 회로 제조 공정 및 캐비테이션층의 층분리 억제 방법

Info

Publication number: KR100962888B1
Application number: KR1020020065410A
Authority: KR
Inventors: 도드시몬; 브라이언트프랭크랜돌프; 미클란폴아이
Original assignee: 휴렛-팩커드 컴퍼니(델라웨어주법인)
Priority date: 2001-10-26
Filing date: 2002-10-25
Publication date: 2010-06-10
Also published as: JP2003218353A; US20030080362A1; JP4746814B2; EP1306214A2; CN1442901B; US20030207477A1; CN101444993A; TWI315904B; CN101444993B; TW200802716A; EP1306214A3; KR20030035950A; EP1306214B1; TWI324813B; CN1442901A; US6740536B2; US7004558B2; DE60231462D1

Abstract

본 발명은 집적 회로와, 그러한 집적 회로를 생성하는 방법을 제공한다. 특히, 차폐 소자(shielding element)를 갖는 집적 회로를 제공한다.

Description

다층 집적 회로, 유체 분출 장치, 프린트 헤드, 잉크젯 프린트 카트리지, 슬롯 피드 프린트 헤드, 다층 집적 회로 제조 공정 및 캐비테이션층의 층분리 억제 방법{DEVICES AND METHODS FOR INTEGRATED CIRCUIT MANUFACTURING}

도 1은 잉크젯 프린트 헤드에서 사용가능한 예시적인 집적 회로의 단면의 일 실시예를 도시하는 도면,

도 2는 집적 회로의 수평 부분의 일 실시예를 도시하는 도면,

도 3은 예시적인 슬롯 피드 프린트 헤드의 단면의 일 실시예를 도시하는 도면,

도 4는 예시적인 슬롯 피드 프린트 헤드의 일부에 대한 평면도의 일 실시예를 도시하는 도면,

도 5는 사전 드릴 실리콘 에칭이 발생된 후, 슬롯의 드릴링 이전의, 슬롯 영역을 통한 예시적인 슬롯 피드 프린트 헤드의 단면의 일 실시예를 도시하는 도면,

도 6은 사전 드릴 실리콘 에칭이 발생된 후, 슬롯의 드릴링 이전의, 슬롯 영역을 통한 예시적인 슬롯 피드 프린트 헤드(600)의 단면의 일 실시예를 도시하는 도면,

도 7은 예시적인 슬롯 피드 프린트 헤드의 일부에 대한 평면도의 일 실시예 를 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

104 : 다이 108 : 게이트

112 : 소스 영역 116 : 드레인 영역

118 : 게이트 산화물층 119 : 게이트 전극층

120 : 유전층 124 : 저항/도전층

126 : 도전층 128 : 패시베이션층

132 : 캐비테이션층 136 : 유체 장벽층

많은 모뎀 장치는 기판상에 증착된 다층(multiple layers)으로 이루어지는 집적 회로를 이용하는 전자 부품을 포함한다. 다층은, 기판의 통상적인 표면 반도전 특성과 조합되어, 상이한 전기 및 물리적 특성을 제공하고, 서로에 대한 그들의 배향은 회로 논리를 제공한다.

다층 집적 회로를 구성하는 공정은 다양한 단계를 포함할 수 있다. 대체로, 반도전 벌크(bulk) 또는 "다이(die)"가 개시점으로서 이용된다. 이러한 다이는(대체로 실리콘 결정(Silicon crystal)이지만, 때로는 갈륨 비소(Gallium Arsenide), 게르마늄(Germanium) 또는 다른 반도전 물질임), 소량의 불순물과 함께 "도핑"되어 도전성이 향상된다. 다이의 상이한 표면 영역은 (전하 제공(donating) 또는 수용(accepting) 불순물) 반대로 도핑되어, 트랜지스터의 하부 소자를 생성할 수 있다. 표면 상의 도핑 영역의 공간 배열은 도핑제(doping agent)의 마스킹 또는 다이 표면층의 후도핑(post-doping) 에칭을 통해 수행될 수 있다.

트랜지스터 활성화를 위한 게이트 전극층, 전기 신호를 전달하기 위한 도전층, 부품을 분리하거나 저항을 제공하기 위한 절연층, 부품을 화학적으로 보호하기 위한 패시베이션층, 회로에 원하는 기계적 특성을 제공하기 위한 물리층을 포함하는 다양한 다른 층이 그러한 집적 회로에 적용될 수 있다. 이들 층은 상이한 수평 배열을 가질 수 있으며, 증착, 마스킹 및/또는 에칭 공정을 통해 일반적으로 부가될 수 있다.

그러나, 때때로 다층 집적 회로를 생성하는 일부 단계는 다른 단계에서 생성된 부품을 손상시킬 수 있다. 예를 들어, 화학적 에칭 단계는 다른 층의 전기적 특성을 손상시키거나, 다른 층에서 화학적 분해를 발생시키는 전기화학적 반응을 이용할 수 있다. 이들 부작용은 설계를 어렵게 하며, 불필요한 제조 단계가 요구되고, 일반적으로 비용이 증가할 수 있다. 흔히, 이들 부작용의 원인은 알려져 있지 않다.

본 발명의 일 실시예는 차폐 소자를 포함하는 집적 회로에 관한 것이다. 본 발명의 다른 실시예는 특허 청구 범위를 포함하는 명세서로부터 명확해질 것이다.

본 발명은 예를 통해 기술되며, 동일한 참조 번호는 동일한 구성 요소를 나타내는 첨부 도면으로 제한되지 않는다.

전반적으로, 향상된 집적 회로 및 그러한 집적 회로를 제조하는 방법이 기술된다. 이하의 기술 내용에서, 설명을 위해, 예시적인 실시예를 완전히 이해하도록 여러 가지 특정의 세부 내용이 개시된다. 그러나, 소정의 경우, 당업자라면 본 발명이 이들 특정한 세부 내용 없이도 실시될 수 있음을 명백히 알 것이다.

본 발명의 반도체 실시예 및 그들을 제조하는 방법은 넓은 부류의 기술 및 재료에 적용가능하다. 본 명세서에서의 설명은, 실리콘 기판을 사용하는 예를 이용하고 있지만, 실리콘 기판을 이용하는 장치 또는 방법에 국한시키고자 하는 것은 아니며, 집적 회로를 형성하는 데 사용될 수 있는 갈륨 비소 및 게르마늄(이에 한정되는 것은 아님)을 포함하는 다른 재료에도 적용가능하다. 더욱이, 비록 본 발명의 장치 실시예의 일부는 특정의 n 및 p 형 영역을 포함하도록 도시되었지만, 본 명세서에서의 개시 내용은 다양한 영역의 도전성이 반대인 반도체 장치에 동일하게 적용가능하여 예시된 장치의 두 가지 특징을 제공할 수 있음을 명확히 이해해야 할 것이다.

또한, 일부 도면은 적절한 정보를 유용하게 전달하기 위해 과장되어 있다. 예를 들어, 기판 상에 구성되는 다층 집적 회로가, 기판의 상부 위에 배치된 층보다 몇 배 두꺼운 것이 일반적이다. 이들 상부 층은, 하부의 기판 또는 서로에 대해 축척으로 도시된다면, 회로 내에서 보기에 너무 얇을 수 있으므로, 때로는 불균형하게 디스플레이될 수 있다. 더욱이, 본 명세서에서 장치 실시예는 2 차원으로 예시되었지만, 이들 예시는 장치를 구성하는 3 차원 구조의 일부만을 나타냄을 알아야 한다. 도면에서의 집적 회로 실시예를 참조하면, 전치사 "보다 위에(above)", "위에(upon)", "위에(over)" 등에서 나타낸 바와 같이, "위(up)" 방향은 집적 회로가 실제로 사용되는 최종 방향이 아닐 수도 있지만, (기판 다이로부터) 층의 증착이 통상적으로 발생하는 방향을 지칭할 것이다.

다양한 유형의 집적 회로가 다양한 용도로 제조된다. 이들 많은 회로는 기판에 대한 층에 물질을 도포하는 것을 포함하는 다층 처리를 필요로 하며, 도포되는 물질은 마스크 또는 에칭 공정에 의해 공간적으로 배치된다. 증착, 마스킹 및/또는 에칭의 단계는 완전한 집적 회로의 구성 동안에 수차례 반복될 수 있다.

때때로, 집적 회로의 층 처리는 처리되는 층의 이전에 또는 이후에 증착되는 층에 영향을 미칠 수 있다. 예를 들어, 몇몇 회로에서는, 에칭 절차를 이용하여 수 개의 층을 한 번에 절단할 수 있는데, 그 공정에서 다수의 화학 물질 및 전기적 환경을 사용할 수 있다. 다른 예로써, 하부층에 특정의 화학 또는 전기적 특성을 갖는 물질을 배치하는 것은 나중에 상부에 증착되는 층의 증착 특성, 본딩 또는 전기적 특성에 영향을 미칠 수 있다.

본 발명의 실시예는 공정 동안 층들 사이 또는 층들 내에서의 상호 작용을 최소화시키는 차폐 소자를 이용하여, 이러한 단점들을 최소화하고자 한다. 이들 차폐 소자는, 집적 회로를 형성하는 데 다수의 공정 단계가 필요한 다양한 응용에서 유용할 것으로 기대된다.

다층 집적 회로의 예는 유체 분출(fluid ejection) 장치의 분야에서 찾아볼 수 있다. 유체 분출 장치의 소정의 실시예는 단일의 회로에 통합될 수 있다. 여러 가지 형태의 잉크젯 프린트 헤드를 포함하는 그러한 실시예는, 때로는 다층 집적 회로로서 설계되며, 상부층에서의 잉크젯 분사(inkjet firing) 메카니즘을 제어하는 회로 논리를 하부층에 갖고 있다. 이와 관련하여, 잉크젯 프린트 헤드는 다층 집적 회로에서의 차폐 소자의 논의를 위한 유용한 예시적 시스템을 나타낸다. 전형적으로, 잉크젯 프린트 헤드는 잉크젯 카트리지에서 발견되며, 특히 개인 사용자를 갖거나 또는 저가의 컬러 또는 특수 응용 프린팅이 요구되는 컴퓨터 시스템에서 이용할 수 있는 프린터에서 유용하다.

도 1은 잉크젯 프린트 헤드에서 이용할 수 있는 예시적인 집적 회로(100)의 단면도이다. 도 1에는 다이(104)와, 다이 위에 위치하며 소스 영역(112)과 드레인 영역(116) 사이에서 동작하는 게이트(108)가 도시되어 있다. 회로(100)는 게이트 산화물층(118)과, 도 1의 실시예에서와 같이 바람직하게 다결정 실리콘(Polycrystalline Silicon) 또는 "폴리(Poly)" 층인 게이트 전극층(119)과, 유전층(120)과, 저항/도전층(124)과, 도전층(126)과, 패시베이션층(128)과, 캐비테이션층(cavitation layer)(132)과, 유체 장벽층(fluid barrier layer)(136)과, 오리피스 플레이트(orifice plate)(140)를 갖는다. 소정의 실시예에서, 유체 장벽층(136)은 오리피스 플레이트(140)를 갖는 통합층(integral layer)을 형성한다. 또한, 집적 회로(100)는 분출 챔버(ejection chamber)(144) 및 분사 소자(firing element)(148)를 갖는다. 통상적으로, 도 1에서와 같은 집적 회로(100)는 캐비테이션층(132) 상에 배치된 또 다른 도전층을 갖지만, 도 1에서는 그러한 층이 도시되어 있지 않다.

도 1에서와 같이, 집적 회로(100)는 p형 실리콘 다이(104), n 도핑 소스 영역(112) 및 드레인 영역(116), 게이트(108) 사이의 상호 작용에 의해 형성된 N-MOS 트랜지스터를 포함한다. 게이트(108)는 게이트 전극층(119) 아래에 배치된 게이트 산화물층(118)으로 이루어진다.

회로(100)의 논리 소자는 도전층(126)이 존재하지 않는 패시베이션층(128)의 바로 아래에 배치된 저항/도전층(124)의 섹션을 포함하는 분사 소자(148)를 제어한다. 분사 소자(148)를 가열하면, 프린팅 공정 동안 분출 챔버(144) 내의 잉크가 신속하게 팽창하여 분출 챔버(144)로부터 배출된다.

몇 개의 층이, 프린팅 동안 집적 회로(100)에 대한 물리적 보호를 제공한다. 패시베이션층(128)은 분출 챔버(144) 및 유체 장벽층(136) 부분에서의 부식 잉크로부터 구성 요소를 화학적으로 분리시킨다. 반드시 그러한 것은 아니지만, 패시베이션층은 때로는 실리콘 질화물(Silicon-Nitride), 실리콘 탄화물(Silicon-Carbide) 또는 이들 두 가지의 조합으로 이루어진다. 바람직하게, 캐비테이션층(132)은 분사시에 붕괴되는 잉크 방울의 충격을 흡수하는 양호한 능력을 갖는 비교적 불활성의 탄성 물질로 이루어진다. 유사한 특성을 갖는 다른 물질이 효과적으로 사용될 수 있으나, 캐비테이션층에 그러한 충격 흡수 특성을 제공하기 위해 탄탈룸(Tantalum)이 종종 이용된다. 유전층(120)은 분사 소자(148)를 열적으로 절연시키는 데 사용되므로, 바람직하게 적어도 2,000 옹스트롬(Angstrom)의 두께를 가지며, 보다 전형적으로는 6,000 내지 12,000 옹스트롬의 두께를 갖는다.

도 1에서와 같은 집적 회로(100)는, 다층 집적 회로를 구성하는 데 종종 사용되는 비교적 두꺼운 필드 산화물층(Field Oxide layer)이 부족하다. 종래 기술에 알려진 바와 같이, 처음에 기판을 도핑하고, "아일랜드 마스크(island mask)"를 이용하여 필드 산화물층을 제공하며, 게이트 산화물층을 성장시키고 "폴리/게이트" 마스크를 이용하여 폴리 게이트 전극층을 증착함으로써 트랜지스터 게이트를 더 제공하고, 필드 산화물 영역으로 덮이지 않은 영역을 반대로 도핑하여, p 및 n 도핑 영역을 규정함으로써, 트랜지스터를 구성하는 것이 가능하다. 따라서, 그러한 공정에서의 필드 산화물은 마스킹제(masking agent)로서 기능하며, 필요한 경우 서로 논리 구성 요소를 절연시키는 전기적 절연체로서 기능한다. 그러나, 도 1에서, 집적 회로(100)는 아일랜드 마스크 공정 및 부수(concomitant) 필드 산화물층 없이 구성되었다.

필드 산화물층에 선행하기 위해, 집적 회로 내의 절연된 구성 요소가 그들 자신의 트랜지스터 게이트를 이용하여 분리될 수 있다. 도 2는 아일랜드 마스크 공정 없이 구성된 트랜지스터의 예시적인 평면도 레이아웃이다. 도 2는 집적 회로(200)의 수평 부분으로서, 2 개의 트랜지스터(202, 204), 소스 전위 영역(source potential region)(212), 드레인 전위 영역(216)(전기적으로 접속되지 않았지만, 동일한 참조 번호로 표시됨) 및 게이트 전극층 영역(219)을 도시한다. 도 2에서, 소스 전위 영역(212) 및 드레인 전위 영역(216)은 둘 다 n 도핑 영역으로서 도시된다. 게이트 전극층 영역(219)은 얇은 게이트 산화물 영역(도시되지 않음)을 덮고 있으며, 게이트 산화물 영역은 다이의 p형 실리콘을 덮고 있다.

트랜지스터(202, 204)는 게이트 전극층 영역(219)에 시그널링하고, 게이트 전극층 영역(219) 바로 밑의 p형 영역의 경계 컨덕턴스의 증가를 초래하며, 소스 영역(212)과 각각의 드레인 영역(216)을 효과적으로 접속함으로써 활성화된다. 소스 영역(212)(n 도핑 영역)은 집적 회로(200)의 이러한 층의 표면의 대부분에 걸쳐 연장되므로, 전하 전달 도관(charge carrying conduit)을 제공한다. 그러나, 트랜지스터(202, 204)는 게이트 전극층 영역(219), 하부의 게이트 산화물 및 p형 다이 영역(도시되지 않음)의 박스 구조에 의해 서로 분리된다.

도 2에서의 트랜지스터 레이아웃은, 제조 공정에 있어서 아일랜드 마스크 단계가 필요하지 않아, 비용이 감소되고, 제조 공정이 단순화된다는 이점을 갖는다. 그러나, 도 2의 레이아웃은 필드 산화물(또는 다른 절연체) 층이 놓이게 될 넓은 범위의 전하 전달 도핑 영역(소스 영역(212))을 생성한다. 이것은 집적 회로(200)의 하부 표면의 상당 부분이 전기적으로 접속되도록 한다.

이러한 전기적 접속성은 슬롯 피드 프린트 헤드용 집적 회로 설계에서의 차후의 층 처리를 방해할 수 있다. 슬롯 피드 프린트 헤드는 잉크통(ink well)으로부터 잉크젯 분사 챔버로 잉크가 흐르도록 하면서, 다이를 통해 구멍이 뚫린 슬롯에 의해 잉크젯 분사 메카니즘으로 잉크를 공급하는 프린트 헤드를 의미한다. 도 3은 예시적인 슬롯 피드 프린트 헤드(300)의 단면도이다. 도 3은 기판 또는 다이(304), 다층(330)(도 1을 참조하여 기술된 것과 유사한 기능을 가짐), 유체 장벽층(336), 오리피스 플레이트(340), 잉크 분사 챔버(344), 분사 소자(348), 잉크 서플라이(ink supply)(352), 잉크통(ink reservoir)(354) 및 잉크 슬롯(356)을 갖는다.

잉크 서플라이(352)는 잉크 슬롯(356)에 의해, 잉크를 잉크통(354)에 제공한다. 잉크는 (일반적으로 압력하에서) 잉크통(354)으로 흐르고, 오리피스 플레이트(340)를 통해 분사 소자(348)의 가열에 의해 (통상적으로) 종이 수용 기판으로 분출된다.

잉크 슬롯(356)은 기판(304)과, 집적 회로(300)의 전기 구성 요소를 형성하는 다층 복합물(330)의 두께 전체를 통해 연장된다. 슬롯은 다양한 방법으로 생성될 수 있으나, 통상적으로 입자 드릴링(particulate drilling)에 의해 생성된다. 이 방법은 다이(304)의 밑바닥에서의 연마 입자를 가속화시키고, 완전한 슬롯이 생성될 때까지 다이(304)의 조각을 깍아낸다(chipping).

도 4는 예시적인 슬롯 피드 프린트 헤드(400)의 일부에 대한 평면도이다. 프린트 헤드(400) 부분은 잉크젯 분사 챔버(444)에 의해 경계 지워지는 잉크 슬롯(456)을 갖는다. 오리피스 플레이트(도시되지 않음)는 통상적으로 잉크 슬롯 및 주변 영역을 덮어, 잉크가 분사 챔버(444)로부터 분출되기 전에 배출되는 것이 방지되도록 한다. 공정에서 이용된 연마 입자는 프린트 헤드(400)에 충격을 가하고, 작은 부분들을 깍아내므로, 드릴링 공정에 의해 잉크 슬롯(456)의 거친 가장자리가 발생된다. 잉크 슬롯(456)은 펜 몸체(pen body)(보여지지 않음)로부터 잉크가 흘러, 도 1을 참조하여 전술한 메카니즘에 의해 분출될 분사 챔버(444) 내로 횡방향으로 흐르도록 한다.

잉크 슬롯(456) 형성시, 연마 입자 스트림을 정확한 배출 지점으로 유도하도록 기판을 사전 에칭하는 것이 때로는 바람직하다. 통상적으로, 드릴은 다이(여기서, 반대측의 정밀층은 통상적으로 존재하지 않음)의 밑바닥으로부터 진행하므로, 배출 지점 및 그러한 정밀층 부근의 배출 구멍의 형상은 중요한 고려 요소이다. 정확한 배출 특성을 촉진하기 위해, 때때로 다이의 사전 에칭이 수행된다. 사전 에칭은 정의된 결정면을 따라 기판을 절단하도록 수행되며, 그 결과 보다 깨끗한 가장자리가 형성되고, 드릴의 출현으로 인한 프린트 헤드에 대한 손상을 감소시키게 된다.

사전 에칭은 다수의 형태를 취할 수 있다. 일반적으로, 슬롯이 형성될 영역은 다층 마스킹 공정 동안 노출되어 있으므로, 프린트 헤드가 사전 드릴 에칭될 준비가 될 때, 슬롯이 확장되는 모든 층이 증착, 마스킹 및/또는 에칭된다. 통상적으로, 슬롯의 영역이 마스킹되어, 기판이 상부층을 통해 이 영역에서 노출되게 한다.

도 5는 사전 드릴 실리콘 에칭이 발생된 후, 슬롯의 드릴링 이전의, 슬롯 영역을 통한 예시적인 슬롯 피드 프린트 헤드(500)의 단면도이다. 프린트 헤드(500)는 기판 다이(504), 소스 영역(512), 유전층(520), 패시베이션층(528), 캐비테이션층(532) 및 잉크 슬롯 사전 드릴 에칭 영역(560)을 갖는다.

사전 드릴 실리콘 에칭은 소스 영역(512) 및 기판 다이(504)의 소정의 부분을 절단할 것이다. 이것은 기판 자체에 하나 이상의 홈통(trough)(560)을 남길 것이며, 그것은 드릴링 동안 출현하는 드릴 스트림의 유도를 돕게 될 것이다. 도 5의 프린트 헤드 실시예에서, 잉크 슬롯 사전 드릴 에칭 영역(560)은 기판내로 40-60 미크론(micron)의 깊이로 연장되거나, 또는 기판의 전체 두께의 약 10%까지 연장된다.

실리콘 에칭은 종래 기술에 알려진 다양한 수단에 의해 수행될 수 있다. 한 가지 방법은, 마스킹제로서 실리콘 질화물 또는 산화물을 이용하여, 노출된 실리콘 웨이퍼에 대해 TMAH(Tetra-Methyl Ammonium Hydroxide)를 적용하는 것을 포함한다. TMAH는 실리케이트와 같은 첨가물과 함께 사용될 수 있다. TMAH는 정의된 결정면을 따라 실리콘 결정을 에칭하여, 비교적 예측가능한 에칭 패턴을 생성한다. 또한, 에칭 깊이, 온도 및 시간 사이의 관계는 적절하게 잘 특성화된다.

그러나, 도 1에서와 같은 층 스택을 갖는 집적 회로에 실리콘 에칭을 적용하면, 이전에 증착된 층들 사이에 층분리(delamination)를 발생시킬 수 있음을 알게 되었다. 보다 구체적으로, 캐비테이션층(532)과 하부 층 사이의 접촉을 방해하여, 캐비테이션층(532)의 부분적인 층분리가 초래된다. 캐비테이션층(532)의 층분리는 반복되는 분사(잉크 분출)의 압력하에서 불량한 제품 성능을 초래할 수 있다.

층분리의 원인은 정확하게 알려져 있지 않지만, 실리콘 에칭 작용은 도핑된 실리콘에 전하 형성을 전기 화학적으로 유발하는 것으로 가정된다. (도 2에서와 같이) 기판상의 강 도핑 영역(212)은 기판 표면의 상당 부분을 포함하기 때문에, 실리콘 에칭 작용의 전기적 영향은 시스템내의 상위 층 아래에 놓이는 다른 기판에 전파된다. 이들 층 및/또는 도핑 영역의 일부는 그러한 영향을 더 전파하는 고도전성 접지 버스(highly conductive ground buss)와 접촉된다.

층분리는, 캐비테이션층(532) 자체가 접지 버스와 접촉하고 있는지의 여부에 관계없이 존재할 수 있다. 그러한 영향은 도핑 기판이 접지 버스와 접촉을 형성하는 영역의 바로 위에 놓인 영역에서 강하게 나타난다. 또한, 층분리는 배치(batch) 에칭 공정 동안 웨이퍼 구획(wafer lot)에서 가장 외부에 놓이는 웨이퍼에서 강하게 나타난다. 층분리에 대한 정확한 이유는 알려져 있지 않다.

본 명세서에서 사용된 용어와 같은 차폐 소자는 회로내의 기판, 층 또는 구조의 소정의 영역을 전기적으로 절연시키는 데 이용되는, 비교적 저도전성 재료로 이루어지거나, 또는 고도전성 재료가 부족한 장벽이며, 손상을 입히는 부작용의 발생으로부터 기판, 층 또는 구조를 보호하는 목적을 갖고 있다. 차폐 소자는 회로의 기능에 부가할 수 있지만, 그 목적은 또한 생성 동안에 회로의 소정 영역을 보호하는 것이다.

도 6은 도 5에서와 유사한 단면, 즉 사전 드릴 실리콘 에칭이 발생된 후, 슬롯의 드릴링 이전의, 슬롯 영역을 통한 예시적인 슬롯 피드 프린트 헤드(600)의 단면을 도시한다. 프린트 헤드(600)는 기판 다이(604), 외부 소스 영역(612), 게이트 전극층(619), 패시베이션층(628), 캐비테이션층(632), 잉크 슬롯 사전 드릴 에칭 영역(660), 게이트 산화물(GOX) 영역(618), 유전체 영역(620) 및 내부 n 도핑 실리콘 영역(664)을 갖는다. 바람직하게, 캐비테이션층(632)은 탄탈룸을 포함하지만, SiC 및 TiN을 포함하는 다른 재료도 사용될 수 있다. 층분리 문제는 탄탈룸 캐비테이션층과 함께 발생하는 것으로 알려져 있으며, TiN과 같은 다른 캐비테이션층 재료와 함께 발생하는 것으로 여겨진다.

사전 드릴 슬롯 에칭은 이전과 같이 발생된다. 그러나, 본 실시예에서 아래의 p형 실리콘과 조합된 게이트 산화물 영역(618)은 내부 n 도핑 실리콘 영역(664)으로부터 (n 도핑 실리콘을 포함하는) 외부 소스 영역(612)을 효율적으로 차폐한다. 도 6의 2 차원 단면에서 도시되지는 않았지만, 게이트 산화물 영역(618)은 전체 사전 드릴 에칭 영역(660) 주변에서 장벽으로서 연장한다. 따라서, 내부 n 도핑 실리콘 영역(664)이 외부 소스 영역(612)과 전기적으로 접촉되지 않고서도, 실리콘 에칭 작용이 이 영역에서 발생될 수 있다. 이러한 방법으로 차폐 소자를 사용하면, 탄탈룸을 포함하는 상부의 캐비테이션층(632)의 층분리가 대략 99% 만큼 감소되는 것으로 발견되었다.

도 6의 실시예에서, 게이트 산화물 영역(618)은 p형 실리콘 기판의 깊이내에서 부분적으로 디스플레이되며, 게이트 전극층(619) 아래에 배치된다. 본 실시예에서, 폴리/게이트 마스크 단계를 이용하여 차폐 소자를 규정한다. 이러한 공정 단계는, 우선, 트랜지스터 게이트의 일부로서 기능할 박형 산화물층(618)을 성장시키는 것을 포함한다. 게이트 산화물(618) 성장은 다이(604)의 표면에서 시작되며, 기판의 내부 및 위로 전개된다. 산화물층(618)의 성장 이후에 게이트 전극(바람직하게는, 폴리)층(619)의 증착이 수행되며, 그 후에 트랜지스터 게이트가 필요하지 않은 게이트 산화물 및 폴리층의 에칭을 허용하는 폴리/게이트 마스크가 뒤따라 수행된다. 산화물(618)은 하부의 p형 실리콘 기판(604)으로부터 폴리 영역(619)을 전기적으로 절연시킨다. 폴리/게이트 산화물층에 의해 덮이지 않은 다이(604)의 영역은 n 도핑을 받아들여, N-MOS 트랜지스터에서의 드레인 및 소스 영역으로서 작용한다. 물론, 반대의 결과(P-MOS 트랜지스터)도 마찬가지로 가능하며, 이들 실시예에서 이용될 수 있다.

본 실시예에서의 게이트 산화물 및 폴리의 선택은, 다소 임의적이며, 구성 요소를 전기적으로 절연시키는 소정의 시스템이 사용될 수 있다는 것을 알 수 있다.

이 경우에, 차폐 소자에 대한 폴리의 부가는, 이용된 제조 공정으로 인한 것이다. 게이트 산화물(실리콘 산화물)은 프린트 헤드의 영역을 전기적으로 절연시키는 자연적인 재료이므로, 게이트 산화물 영역(618) 및 하부의 p형 실리콘에 의해 형성된 차폐 소자는, 트랜지스터 게이트 자체와 동일한 에칭 및 마스킹 절차를 이용하여 동시에 형성되었다. 따라서, 차폐 소자에 폴리를 부가하는 것은 본 발명을 실시하는데 있어 불필요한 것임을 알 것이다.

도 6에서와 같이, 폴리층(619)의 부가는 복잡성을 또한 초래할 수 있다. 도 6에서와 같이, 트랜지스터는 외부 소스 영역(612)과, 내부 n 도핑 실리콘 영역(664)(이제, 드레인 영역)과, 게이트 산화물 영역(618) 및 폴리 영역(619)에 의해 정의된 게이트에 의해 정의될 수 있다. 만약, 충분한 전하가 폴리 영역(619)에 형성된다면, 트랜지스터가 활성화되어, 게이트 산화물 장벽(618) 아래의 다이(604)의 전하 도전성을 증가시키고, 차폐 소자의 이점을 무효로 할 수 있다. 이것은 폴리 영역(619)이 전기적으로 절연되어, 전하가 방전될 가능성 없이 축적될 수 있도록 하는 경우에 발생될 수 있다. 폴리 영역(619)을 접지와 같은 전하 싱크(charge sink)에 간단하게 접속함으로써, 문제점이 완화될 수 있다.

도 7은 예시적인 슬롯 피드 프린트 헤드(700)의 일부에 대한 평면도이다. 프린트 헤드(700) 부분은 잉크젯 분사 챔버(744), 폴리 + 게이트 산화물 차폐 소자(768) 및 전하 방출 소자(772)에 의해 경계가 이루어지는 잉크 슬롯 사전 드릴 에칭 영역(760)을 갖는다. 따라서, 프린트 헤드(700)는 실리콘 사전 에칭이 발생된 후, 드릴링 이전의, 도 5 및 6의 실시예의 단계에 있다.

슬롯 피드 프린트 헤드(700)는, 드릴링 이전이라는 것과, 차폐 소자(768)가 도입되었다는 것을 제외하고는, 도 4를 참조하여 기술된 것과 유사하다. 차폐 소자(768)는 실리콘 사전 드릴 에칭(760)의 전체 영역을 둘러싸서, 그 영역이 다이 내에서 전기적으로 절연되도록 한다. 트랜지스터 발화를 방지하기 위해 폴리 링(Poly ring)을 접지에 접속하는 단순한 폴리 및 게이트 산화물의 라인인 전하 방출 소자(772)도 제공된다.

도 7의 차폐 소자(768)가, 공정 동안 슬롯 사전 드릴 에칭 영역(760)을 전기적으로 절연시키는 것 이외의 목적을 제공하지 않는 실시예에서, 차후의 슬롯 드릴링이 차폐 소자(768) 부분을 파손시키는지의 여부는 중요하지 않으며, 비교적 도전성의 잉크가 파손된 공극을 채우도록 한다. 그러한 경우, 차폐 소자는 슬롯 피드 프린트 헤드(700)의 구성 이후 슬롯 사전 드릴 에칭 영역(760)을 단지 실질적으로 둘러쌀 것이며, 실리콘 에칭 단계 동안 슬롯 피드 프린트 헤드(700)를 완전하게 둘러싸지는 않을 거이다. 그러나, 차폐 소자(768)가 슬롯 피드 프린트 헤드(768)의 논리에 목적을 제공한다면, 드릴링 단계에서의 그러한 파손은 수용가능하지 않을 수도 있다.

도 7을 반영하는 바람직한 실시예는 대략 25 미크론 폭의 폴리 및 게이트 산화물 링을 사용하며, 폴리는 약 3,600 옹스트롬의 두께를 가지며, 게이트 산화물은 약 700 옹스트롬의 두께를 갖는다. 차폐 소자(768)의 폭은 변할 수 있다. 통상적으로, 차폐 소자가 넓어질수록, 하부 저항성 기판(약 도핑 또는 도핑 안된 기판)층이 넓어지고, 제공되는 전기적 절연도 커진다. 최소의 유효 폭은 알려져 있지 않지만, 종래의 공정 기술에서는 전형적으로, 쉽게 감소할 수 없는 최소 x-y 분해능(resolution)을 갖는다. 게이트 산화물의 두께 또한 변할 수 있다. 반대로, 게이트 산화물이 얇을수록, 효율성이 보다 저하된다. 물론, 차폐 소자가 회로 논리의 기능 소자로서도 이용될 수 있다면, 게이트 산화물 두께에 관한 결정에 작용하는 전기적 절연이 아닌 고려 사항이 존재할 것이다.

원리상, 만약 그러한 재료가, 문제 영역의 비교적 도전성의 재료가 다이의 나머지 부분의 비교적 도전성 재료에 (전기적 의미에서) "근접하게(near)" 되는 것을 방지한다면, 소정의 재료가 문제 영역을 전기적으로 절연하는 데 이용될 수 있다. 예를 들어, 실리콘 질화물, BPSG(boro-phospho-silicate glass) 및 PSG(phospho-silicate glass)가 공통으로 사용된 유전 재료이고, 그러한 재료가 개방 회로를 생성하거나 또는 도전층 또는 구조의 경로에 고저항성 소자를 도입하는 한, 차폐 소자를 생성하는 데 사용될 수 있다.

이러한 개시 내용으로부터, 차폐 소자를 이용하여 민감한 또는 문제 영역을 절연하는 데 다수의 상이한 처리 방안을 이용할 수 있으며, 민감한 또는 문제 영역은 다양한 처리 관련 이유에 대해 발생될 수 있음을 명백히 알 것이다. 문제 영역이 주변 영역으로부터 전기적으로 절연된다고 하는 결과로 되는 한, 그러한 영역을 절연하기 위해, 전형적인 다층 집적 회로의 처리 순서의 변화가 착수될 수 있다. 전기적 절연은 절연 재료의 직접 삽입, 도전성 재료의 제거 또는 도전성 재료의 생성 차단을 포함할 수 있다.

본 발명의 이점을 달성하기 위해, 소정의 환경에서는 도 7에서와 같은 링 형성을 이용할 필요가 없을 것이다. 예를 들어, 차폐 소자는 전하 전달 반도(charge carrying peninsula)를 마감하는 단순한 라인, 수직 전하 도전성을 차폐하는 수평층, 또는 심지어 다층에 영향을 미치는 라운드형 3 차원 구조일 수 있다. 차폐 소자는 다른 형상의 다른 차폐 소자와 함께 사용될 수 있으며, 또한, 최종 집적 회로에서의 기능적 목적을 이상적으로 제공할 수 있다.

본 발명은, 본 개시 내용에 의해 쉽게 이해할 수 있는 실시예를 통해, 예시적인 형태로 개시되었다. 이것은 본 발명이 이들 실시예에 한정됨을 의미하는 것은 아니다. 그보다는, 본 발명의 기술 및 장치는, 집적 회로의 하나의 소자 또는 층의 전기 화학적인 절연이 다른 소자 또는 층의 제조에 도움을 주는 경우에 유용할 것으로 고려된다. 본 발명은 개시된 바와 같은 예시적인 설명에 의해 제한되는 것으로 의도되지 않으며, 단지 이하의 특허 청구 범위에 의해서만 제한되는 것이다.

본 발명에 의하면, 공정 동안 층들 사이 또는 층들 내에서의 상호 작용을 최소화시키는 차폐 소자를 갖는 집적 회로와, 그러한 집적 회로를 생성하는 방법을 제공할 수 있다.

Claims

반도체 다이 -상기 반도체 다이의 표면은 상기 반도체 다이의 저도전성 반도체 영역 위에 배치된 파손되지 않은 유전체 절연층을 포함하는 차폐 소자에 의해 제 2 도핑 반도체 영역으로부터 분리되고 전기적으로 절연되는 제 1 도핑 반도체 영역을 포함하고, 상기 제 1 도핑 반도체 영역은 에칭 처리에 의해 형성된 홈통(trough)을 포함함- 와,

적어도 상기 제 1 도핑 반도체 영역을 관통하여 연장되는 드릴 슬롯(drill slot)을 포함하되,

상기 홈통은 상기 드릴 슬롯을 사전 규정하는 데 이용되는

다층 집적 회로.
삭제
제 1 항에 있어서,

상기 유전체 절연층은 게이트 산화물층을 포함하는

다층 집적 회로.
제 3 항에 있어서,

상기 차폐 소자는 상기 게이트 산화물층 위에 배치된 게이트 전극층을 더 포함하는

다층 집적 회로.
제 4 항에 있어서,

상기 게이트 전극층을 접지에 접속하는 전하 방출 소자(charge dissipating element)를 더 포함하는

다층 집적 회로.
삭제
삭제
삭제
유체를 분출시키는 하나 이상의 분사 메카니즘과,

다층 집적 회로를 포함하되,

상기 다층 집적 회로는,

반도체 다이 -상기 반도체 다이의 표면은 상기 반도체 다이의 저도전성 반도체 영역 위에 배치된 파손되지 않은 유전체 절연층을 포함하는 차폐 소자에 의해 제 2 도핑 반도체 영역으로부터 분리되고 전기적으로 절연되는 제 1 도핑 반도체 영역을 포함하고, 상기 제 1 도핑 반도체 영역은 에칭 처리에 의해 형성된 홈통을 포함함- 와,

적어도 상기 제 1 도핑 반도체 영역을 관통하여 연장되는 드릴 슬롯을 포함하되,

상기 홈통은 상기 드릴 슬롯을 사전 규정하는 데 이용되는

유체 분출 장치.
삭제
삭제
프린트 헤드(print head)에 있어서,

다층 집적 회로를 포함하되,

상기 다층 집적 회로는,

제조 공정에 손상을 입히는 부작용을 방지하기 위해 상기 회로의 민감한 부분을 전기적으로 절연하는 수단과,

반도체 다이 -상기 반도체 다이의 표면은 상기 반도체 다이의 저도전성 반도체 영역 위에 배치된 파손되지 않은 유전체 절연층을 포함하는 차폐 소자에 의해 제 2 도핑 반도체 영역으로부터 분리되고 전기적으로 절연되는 제 1 도핑 반도체 영역을 포함하고, 상기 제 1 도핑 반도체 영역은 에칭 처리에 의해 형성된 홈통을 포함함- 와,

적어도 상기 제 1 도핑 반도체 영역을 관통하여 연장되는 드릴 슬롯을 포함하되,

상기 홈통은 상기 드릴 슬롯을 사전 규정하는 데 이용되고,

상기 민감한 부분은 상기 드릴 슬롯을 둘러싸는 상기 반도체 다이의 도핑층 내의 영역을 포함하는

프린트 헤드.
삭제
다층 집적 회로를 제조하는 공정에 있어서,

반도체 다이의 표면에 적어도 하나의 절연층을 형성하는 단계와,

적어도 상기 절연층을 에칭하여, 반도체 영역과 절연 영역 양자 모두를 갖는 표면을 형성하는 단계와,

상기 표면을 도핑하여, 상기 표면이 절연 영역 및 도핑 반도체 영역으로부터 형성되도록 하는 단계를 포함하되,

상기 표면은 상기 반도체 다이 위에 배치된 파손되지 않은 절연체 영역에 의해, 제 2 도핑 반도체 영역으로부터 절연된 도핑 반도체 영역을 포함하는

다층 집적 회로 제조 공정.
제 14 항에 있어서,

상기 제 1 도핑 반도체층 상에 적어도 하나의 절연층을 형성하는 단계는 게이트 산화물층을 성장시키는 단계를 포함하는

다층 집적 회로 제조 공정.
제 15 항에 있어서,

상기 제 1 도핑 반도체층 상에 적어도 하나의 절연층을 형성하는 단계는 게이트 전극층을 증착하는 단계를 더 포함하는

다층 집적 회로 제조 공정.
제 16 항에 있어서,

캐비테이션층(cavitation layer)을 증착하는 단계를 더 포함하는

다층 집적 회로 제조 공정.
제 16 항에 있어서,

제 1 도핑 반도체 영역을 적어도 TMAH(Tetra-Methyl Ammonium Hydroxide)로 처리하는 단계를 더 포함하는

다층 집적 회로 제조 공정.
제 17 항에 있어서,

상기 캐비테이션층은 탄탈룸(Tantalum), SiC 및 TiN으로 이루어지는 그룹으로부터 선택된 하나의 재료를 포함하는

다층 집적 회로 제조 공정.
다층 집적 회로를 제조하는 공정에 있어서,

하나 이상의 도전층을 형성하는 단계와,

상기 하나 이상의 도전층의 적어도 일부를 절연하는 적어도 하나의 차폐 소자를 형성하는 단계와,

상기 하나 이상의 도전층을 더 처리하는 단계를 포함하는

다층 집적 회로 제조 공정.
제 20 항에 있어서,

상기 적어도 하나의 차폐 소자를 형성하는 단계는,

게이트 산화물층을 성장시키는 단계와,

다결정 실리콘층을 증착하는 단계와,

마스크를 이용하여, 상기 게이트 산화물층 및 다결정 실리콘층을 에칭하는 단계와,

노출된 반도체 도전성을 증가시키기 위해 도핑하는 단계를 더 포함하는

다층 집적 회로 제조 공정.
잉크젯 프린트 카트리지(ink jet print cartridge)에 있어서,

차폐 소자와 적어도 하나의 도핑 반도체층을 관통한 드릴 슬롯을 포함하는 다층 집적 회로를 더 구비한 프린트 헤드를 포함하되,

상기 적어도 하나의 도핑 반도체층은 상기 차폐 소자에 의해, 상기 드릴 슬롯을 포함하는 제 1 섹션과 제 2 섹션으로 적어도 실질적으로 분할되는

잉크젯 프린트 카트리지.
잉크젯 프린터에 유용한 슬롯 피드 프린트 헤드(slot fed print head)에 있어서,

적어도 하나의 실리콘 다이 및 캐비테이션층을 더 포함하는 다층 집적 회로와,

상기 실리콘 다이를 관통하여 배치된 드릴 슬롯과,

상기 실리콘 다이의 표면에서 상기 드릴 슬롯을 둘러싸는 도핑 실리콘 영역과,

상기 드릴 슬롯을 둘러싸는 상기 도핑 실리콘 영역을 실질적으로 포함하고, 저도전성 실리콘 다이의 바로 위에 배치되는 게이트 산화물 수용부(gate oxide enclosure)와,

상기 게이트 산화물 수용부의 바로 위에 배치된 다결정 실리콘층―상기 다결정 실리콘층은 상기 다결정 실리콘층을 접지에 접속하는 방출 소자(dissipating element)를 포함함―을 포함하는

슬롯 피드 프린트 헤드.
다층 집적 회로 내의 캐비테이션층의 층분리(delamination)를 억제하는 방법에 있어서,

도전층을 형성하는 단계와,

차폐 소자로 상기 도전층의 제 1 부분을 상기 도전층의 제 2 부분으로부터 전기적으로 절연시키는 단계와,

상기 제 1 부분 및 상기 제 2 부분의 일부 위에 및 상기 차폐 소자 위에 상기 캐비테이션층을 증착하는 단계를 포함하는

캐비테이션층의 층분리 억제 방법.
제 24 항에 있어서,

상기 전기적으로 절연시키는 단계는 상기 도전층의 일부 내에 필드 산화물층을 성장시키는 단계를 포함하는

캐비테이션층의 층분리 억제 방법.
제 25 항에 있어서,

상기 필드 산화물층 위에 다결정 실리콘층을 증착하는 단계를 더 포함하는

캐비테이션층의 층분리 억제 방법.
제 24 항에 있어서,

상기 캐비테이션층은 탄탈룸, SiC 및 TiN으로 이루어지는 그룹으로부터 선택된 하나의 재료를 포함하는

캐비테이션층의 층분리 억제 방법.
제 24 항에 있어서,

상기 도전층은 기판 내에 도핑 영역을 포함하는

캐비테이션층의 층분리 억제 방법.