JP2006049699A - 側面電極を有する半導体装置とその製造方法 - Google Patents
側面電極を有する半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2006049699A JP2006049699A JP2004230892A JP2004230892A JP2006049699A JP 2006049699 A JP2006049699 A JP 2006049699A JP 2004230892 A JP2004230892 A JP 2004230892A JP 2004230892 A JP2004230892 A JP 2004230892A JP 2006049699 A JP2006049699 A JP 2006049699A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- groove
- semiconductor device
- semiconductor substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01007—Nitrogen [N]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
【課題】 チップ表面の電極領域の面積を縮小し高集積化を実現する。
【解決手段】 半導体基板10を貫通しない溝31をチップ端に形成し、その溝31に電極としての導電膜30を形成し、溝31の底面と側面をそれぞれ表面電極32と側面電極34として使用することにより、占有面積を増やさずに側面電極を有する半導体装置を提供できる。
【選択図】 図1
【解決手段】 半導体基板10を貫通しない溝31をチップ端に形成し、その溝31に電極としての導電膜30を形成し、溝31の底面と側面をそれぞれ表面電極32と側面電極34として使用することにより、占有面積を増やさずに側面電極を有する半導体装置を提供できる。
【選択図】 図1
Description
本発明は、側面電極を有する半導体装置とその製造方法に係り、特に電極面積を縮小し高集積化を実現しつつ接触抵抗を低減するための技術に関する。
図6は側面電極を有する半導体装置の例であり、(A)は半導体装置の上面図、(B)は(A)のX−X線断面図を示している。また、同図の符号10が半導体基板、符号20が絶縁膜、符号21が表面保護膜、符号32が表面電極、符号33が貫通電極を示している。
半導体基板10のスクライブ領域と集積回路領域にまたがる領域に貫通電極33を形成し、表面電極32と電気的に接続し、貫通電極33の上をダイシングして個々の半導体装置(半導体チップ)に切断することにより貫通電極33の断面に露出する導電体を側面電極として形成していた。(特許文献1,2,3)
特開2002−299372号公報
特開平06−120294号公報
特開2001−068513号公報
ところが、図6のように貫通電極33をスクライブ領域と集積回路領域にまたがる領域に、表面電極32を集積回路領域に形成する必要があった。このような構成では、通常の半導体装置の有する表面電極領域に加え貫通電極領域を必要とするため、電極の占有面積が増大して高集積化を阻害していた。貫通電極33をスクライブ領域に形成することで半導体チップ内の電極面積を低減することもできるが、スクライブ幅が貫通電極の径によって規定され、スクライブ幅の縮小に限界が生じ、やはり高集積化を阻害する。さらに、貫通電極33を形成するために深い貫通孔を穿つ必要があり、処理時間がかかりスループットも改善する余地がある。加えて、貫通電極33の上をダイシングして半導体チップに切断し、側面電極を形成する際、電極材料の切断残渣で電極と基板とがショートする場合があった。
本発明の目的は、上述した実状に鑑み、チップ表面の電極領域の面積を縮小し高集積化を実現することができる半導体装置の構成および、この半導体装置の製造方法を提供することにある。
上記目的を達成するための本発明は、半導体基板上に集積回路が形成された半導体装置であって、該半導体基板の表面とこれに隣接する一側面がなす角部が前記表面および前記一側面の両方に開口した溝を有し、前記集積回路は該溝に表面電極と側面電極を兼ねた電極を有する半導体装置である。
上記のとおりの発明では、半導体基板の表面とこれに隣接する一側面がなす角部に、側面電極と表面電極を兼ねた電極を設けることで、半導体基板上に形成された集積回路領域に電極をその占有面積を増大させないで配置することが可能である。
さらに、前記角部が、前記表面および前記一側面の両方に開口した溝を有し、この溝の底面および側面に電極を形成することで、電極の表面積を増やし接触抵抗を低減することが可能である。
以上説明したように、本発明によれば、チップ表面の電極領域の面積を抑え高集積化を実現しつつ、電極の表面積を増やし接触抵抗を低減することが可能である。
以下、本発明の実施の形態について図面を参照して説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態による半導体チップの電極パッド付近の図であり、(A)は半導体チップの上面図、(B)は(A)の矢印Aから見た側面図、(C)は(A)のX−X線断面図である。
図1は、本発明の第1の実施の形態による半導体チップの電極パッド付近の図であり、(A)は半導体チップの上面図、(B)は(A)の矢印Aから見た側面図、(C)は(A)のX−X線断面図である。
半導体基板10の表面とこれに隣接する一側面がなる角部に凹形状の溝31が形成されている。溝31は、前記表面および一側面の両方に開口している。溝31の半導体基板10の厚み方向に関する深さは50〜80μmであり、溝31は半導体基板10を貫通しない深さで形成されている。
溝31の表面には、集積回路の電極としての導電膜30が絶縁膜20を介して形成されている。この電極は溝31の表面に沿って形成されるため、半導体チップの表面とこれに隣接する一側面に対して凹型に形成されている。さらに、電極としての導電膜30はチップ表面から見た場合に表面電極32として、チップ側面から見た場合には側面電極34として形成されている。
また、導電膜30は半導体チップの端面に露出しておらず、導電膜30の外周部が表面保護膜21で覆われている。
このような構造にすることで、1電極あたり、表面電極1面と側面電極3面を有し、ボンディング時の電極の接触面積を増やしながらチップ上の電極の占有面積を小さく抑えることができ、しかも、前記半導体チップの端面において前記電極を形成している導電膜30と半導体基板10との絶縁性に優れた半導体装置を提供できた。
ここで、溝31の深さ・形状は例として挙げただけで限定されるものではない。
以下、本実施形態における半導体チップの製造方法について述べる。
図2の(a)〜(f)は本実施形態における半導体チップの製造工程を示す図で、各図の上段は上面図、下段は断面図で、ダイシングライン50を一点鎖線で示してある。
図2(a)は半導体基板10を示している。図2(b)に示すように半導体基板10にレジスト40でパターニングし、半導体基板10に対しウエットエッチングやRIE(反応性イオンエッチング)、ICP(Inductively Coupled Plasma:誘導結合プラズマ)エッチング装置でC4F8とSF6の交互切り替えエッチングにより高エッチングレートで垂直加工が可能なボッシュプロセスや、−100℃以下の極低温によりスムーズな側壁制御が達成可能なクライオジェニックプロセスを使用することにより溝31をダイシングライン51をまたぐ形で形成する。
次に、図2(c)に示すように、半導体基板10の表面および溝31の内部に絶縁膜20を形成する。絶縁膜20として例えば1150℃30分のPYRO酸化で4000Å程度の熱酸化膜を形成する。CVD等を用いても良い。続いて、図2(d)に示すように導電膜30、例えばスパッタ装置でTi/TiN膜を基板温度50度においてTi/TiN=12kW/20kWの条件で形成し、Cuの電解メッキ装置等で埋め込み、チップ表面の過剰な金属膜をCMP等で除去するか、レジスト40でパターニングし、図2(e)に示すように導電膜30をドライエッチング装置によってBCl3/Cl2:80/120ml/min(normal)のガス条件でRFパワー150Wでエッチングする。
続いて図2(f)に示すように保護膜21を半導体基板10の表面および導電膜30の周辺部に形成する。例えばプラズマCVDでNH3/SiH4/N2を使用し、基板温度400℃30秒で0.5μmのプラズマ窒化膜を形成する。その後、導電膜30の保護膜21を開口し、ダイシングライン50でチップに分割する。
このように形成することで、表面電極と側面電極を兼ねた電極パッドを有する半導体装置を提供できた。ここで、各工程で上げた装置及び処理条件は一例であり限定されるものではない。
(第2の実施の形態)
図3は本発明の第2の実施の形態による半導体チップの電極パッド付近の図であり、(A)は半導体チップの上面図、(B)は(A)の矢印Aから見た側面図、(C)は(A)のX−X線断面図である。
図3は本発明の第2の実施の形態による半導体チップの電極パッド付近の図であり、(A)は半導体チップの上面図、(B)は(A)の矢印Aから見た側面図、(C)は(A)のX−X線断面図である。
半導体基板10の表面とこれに隣接する一側面がなる角部に凹形状の溝31が形成されている。溝31は、前記表面および一側面の両方に開口している。溝31の半導体基板10の厚み方向に関する深さは50〜80μmであり、溝31は半導体基板10を貫通しない深さで形成されている。
溝31には導電膜30が絶縁膜20を介して埋め込まれ集積回路の電極として形成されている。
本実施形態では、図3に示すように導電膜20のチップ表面に露出されている部分が表面電極32として、導電膜20のチップ側面に露出されている部分が側面電極34として用いられる。
このような構造にすることで、表面電極と側面電極の双方を有しながらチップ上の電極の占有面積を小さく抑えることが可能となる。
ここで、溝31の深さ・形状は例として挙げただけで限定されるものではない。
(第3の実施の形態)
図4は本発明の第3の実施の形態による半導体チップの電極パッド付近の図であり、(A)は半導体チップの上面図、(B)は(A)の矢印Aから見た側面図、(C)は(A)のX−X線断面図である。
図4は本発明の第3の実施の形態による半導体チップの電極パッド付近の図であり、(A)は半導体チップの上面図、(B)は(A)の矢印Aから見た側面図、(C)は(A)のX−X線断面図である。
本実施形態は、第1の実施の形態の半導体装置に対して表面保護膜21を設けていないものである。
すなわち、半導体基板10の表面とこれに隣接する一側面がなる角部に凹形状の溝31が形成されている。溝31は、前記表面および一側面の両方に開口している。溝31の半導体基板10の厚み方向に関する深さは50〜80μmであり、溝31は半導体基板10を貫通しない深さで形成されている。
溝31の表面には、集積回路の電極としての導電膜30が絶縁膜20を介して形成されている。この電極は溝31の表面に沿って形成されるため、半導体チップの表面とこれに隣接する一側面に対して凹型に形成されている。さらに、電極としての導電膜30はチップ表面から見た場合に表面電極32として、チップ側面から見た場合には側面電極34として形成されている。
このような構造にすることで、1電極あたり、表面電極1面と側面電極3面を有し、ボンディング時の電極の接触面積を増やしながらチップ上の電極の占有面積を小さく抑えた半導体装置を提供できた。
ここで、溝31の深さ・形状は例として挙げただけで限定されるものではない。
(第4の実施の形態)
図5(b)は本発明の第1乃至第3の実施の形態のいずれかの半導体装置の電極構造が適用できるインクジェットプリントヘッドの外部装置との接続例であり、(a)は該電極構造を適用していないインクジェットプリントヘッドの外部装置との接続例を示している。
図5(b)は本発明の第1乃至第3の実施の形態のいずれかの半導体装置の電極構造が適用できるインクジェットプリントヘッドの外部装置との接続例であり、(a)は該電極構造を適用していないインクジェットプリントヘッドの外部装置との接続例を示している。
インクジェットプリントヘッドはシリコンなどの半導体基板104の上に成膜技術を用いて吐出エネルギー発生部、共通インク室、インク路、吐出口106などを形成した、いわゆるサイドシュータタイプのものである。サイドシュータタイプとは後述する電気熱変換体の形成面と直交する方向にインク滴を吐出する形式をいう。
半導体基板104には、これを貫通する長孔状のインク供給口105が形成されている。このインク供給口105の両側には、紙などの記録シートの搬送方向、つまりインク供給口29の長手方向に沿って所定間隔で2列に並ぶ複数の電気熱変換体(不図示)が形成され、それぞれ吐出エネルギー発生部を構成している。半導体基板104には、これら電気熱変換体の他、電気熱変換体と記録装置本体側との電気的接続を行うための電極103が成膜技術によって形成されている。
図5(a)に示す一般的なインクジェットプリントヘッドでは、電極103とインク吐出面100とが同じ側の面にあり、不図示の記録装置本体と繋がる配線101を電極103に接続した後、ポッティング材102で接点を保護する。このとき、ポッティング材102がインク吐出面100よりも高くなり、印刷精度を高めるためにインク滴を微小化しインク吐出面100と紙などの記録シート面との間の距離を詰めるのを妨げていた。これに対し、本発明の電極構造を適用したインクジェットプリントヘッドでは、図5(b)に示すように電極103が基板の側面にあり、配線101を電極103に接続した後、ポッティング材102で接点を保護しても、インク吐出面100よりも高くなる事は無く、インク吐出面100と記録シートとの間の距離を狭くすることが可能となり、インク滴を微小化しつつ印刷精度を高めることが可能となった。
10 半導体基板
20 絶縁膜
21 表面保護膜
30 導電膜
31 溝
32 表面電極
34 側面電極
20 絶縁膜
21 表面保護膜
30 導電膜
31 溝
32 表面電極
34 側面電極
Claims (7)
- 半導体基板上に集積回路が形成された半導体装置であって、該半導体基板の表面とこれに隣接する一側面がなす角部が前記表面および前記一側面の両方に開口した溝を有し、前記集積回路は該溝に表面電極と側面電極を兼ねた電極を有する半導体装置。
- 前記溝に導電膜を埋め込むことで前記溝に前記電極が形成されている、請求項1に記載の半導体装置。
- 前記溝の底面に前記表面電極が形成され、前記溝の側面に前記側面電極が形成されている、請求項1に記載の半導体装置。
- 前記半導体基板の前記一側面に、前記側面電極と前記表面電極を兼ねた前記電極が露出していない、請求項3に記載の半導体装置。
- 前記集積回路と外部装置は前記側面電極を介して接続されている、請求項1から4のいずれか1項に記載の半導体装置。
- 半導体基板の集積回路領域とスクライブラインをまたぐ領域に、前記半導体基板を貫通しない溝を形成する工程と、前記溝の底面及び側壁に絶縁膜を形成する工程と、前記溝の前記集積回路領域内の前記絶縁膜上に導電膜を形成する工程と、前記導電膜上に保護膜を形成する工程と、前記導電膜の一部が開口するように前記保護膜を除去する工程と、前記スクライブラインに沿って前記半導体基板を切断する工程を有する、半導体装置の製造方法。
- 基板上に、該基板に垂直な方向に液滴を吐出する液体吐出部を有し、前記基板の端部に表面電極と側面電極とを兼ねた電極が形成されているインクジェットプリントヘッド。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004230892A JP2006049699A (ja) | 2004-08-06 | 2004-08-06 | 側面電極を有する半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004230892A JP2006049699A (ja) | 2004-08-06 | 2004-08-06 | 側面電極を有する半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006049699A true JP2006049699A (ja) | 2006-02-16 |
Family
ID=36027887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004230892A Pending JP2006049699A (ja) | 2004-08-06 | 2004-08-06 | 側面電極を有する半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006049699A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10658321B2 (en) | 2017-09-15 | 2020-05-19 | Kabushiki Kaisha Toshiba | Semiconductor chip, method for manufacturing semiconductor chip, integrated circuit device, and method for manufacturing integrated circuit device |
-
2004
- 2004-08-06 JP JP2004230892A patent/JP2006049699A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10658321B2 (en) | 2017-09-15 | 2020-05-19 | Kabushiki Kaisha Toshiba | Semiconductor chip, method for manufacturing semiconductor chip, integrated circuit device, and method for manufacturing integrated circuit device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4630680B2 (ja) | 半導体素子の製造方法およびインクジェット記録ヘッドの製造方法 | |
JP5851677B2 (ja) | インクジェットプリンタヘッド | |
JP3592136B2 (ja) | 液体吐出ヘッドおよびその製造方法と微小電気機械装置の製造方法 | |
JP5361231B2 (ja) | インクジェット記録ヘッド及び電子デバイス | |
JP6566709B2 (ja) | インクジェット記録ヘッド用基板 | |
JP2008114589A (ja) | インクジェット記録ヘッドおよびインクジェット記録ヘッドの製造方法。 | |
JP2005035281A (ja) | 液体吐出ヘッドの製造方法 | |
JP5010948B2 (ja) | 半導体装置 | |
US6675476B2 (en) | Slotted substrates and techniques for forming same | |
KR100452850B1 (ko) | 잉크젯 프린터의 프린트 헤드 및 그 제조방법 | |
JP2003300320A (ja) | 液体吐出装置及びプリンタ | |
JP2006137030A (ja) | 液体吐出記録ヘッド及びその製造方法 | |
JP2007175989A (ja) | 液体噴射ヘッドの製造方法 | |
KR100962888B1 (ko) | 다층 집적 회로, 유체 분출 장치, 프린트 헤드, 잉크젯 프린트 카트리지, 슬롯 피드 프린트 헤드, 다층 집적 회로 제조 공정 및 캐비테이션층의 층분리 억제 방법 | |
JP2006049699A (ja) | 側面電極を有する半導体装置とその製造方法 | |
JP2016076691A (ja) | インクジェット装置およびインクジェット装置の製造方法 | |
US10882314B2 (en) | Liquid ejection head, method for producing liquid ejection head, and liquid ejection apparatus | |
KR100499132B1 (ko) | 잉크젯 프린트헤드 및 그 제조방법 | |
JP2017071175A (ja) | 液体吐出ヘッドの素子基板及びウエハ | |
JP6587178B2 (ja) | インクジェットプリントヘッドおよびその製造方法 | |
JP2017001217A (ja) | 液体吐出ヘッド、液体吐出ヘッドの製造方法 | |
JP2020097118A (ja) | 液体吐出ヘッド用基板およびその製造方法 | |
JP7171426B2 (ja) | 液体吐出ヘッドおよびその製造方法と液体吐出装置 | |
JP2010137488A (ja) | 液体噴射ヘッドの製造方法及び結晶基板のエッチング方法 | |
JP2005280179A (ja) | インクジェットヘッド用基板およびインクジェットヘッド |