JP4746814B2 - 集積回路を製造するための装置および方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は集積回路に関し、より詳しくは遮蔽要素を含む集積回路に関する。
【0002】
【従来の技術】
多くの最新の装置は、基板上に配置された多数の層からなる集積回路を使用する電子部品を含む。この多数の層は、基板の通常は表面的な半導体特性と組み合わされて、様々な電気的および物理的特性を提供し、それらの特性の互いの方向性によって、回路論理が提供される。
【0003】
多層集積回路を構成する方法は、多数の段階を含むことができる。出発点として半導体のバルクまたは「ダイ」が使用されることがある。このダイは、シリコン結晶のこともあるが、ガリウム・ヒ素、ゲルマニウム、その他の半導体物質のこともあり、コンダクタンスを高めるために少量の不純物が「ドープ」される。ダイの様々な表面領域を、反対に(電荷供与不純物または電荷受容不純物の意味で)ドープして、トランジスタの基本要素を作成することができる。表面上のドープ領域の空間的な配置は、ドープ剤のマスキングと、ドープ後のダイ表面層のエッチングによって行うことができる。
【0004】
【発明が解決しようとする課題】
そのような集積回路に、トランジスタ動作用のゲート電極層、電気信号を伝える導電層、構成要素を絶縁したり抵抗を提供したりする絶縁層と、構成要素を化学的に保護するパッシベーション層、および回路に所望の機械的特性を与える物理層を含む、他の多くの層を付着させることがある。このような層は、様々な水平配置をとることができ、一般に、付着、マスキングおよび/またはエッチングの工程によって追加することができる。
【0005】
しかしながら、多層集積回路を作成するための段階の一部が、他の段階で生成される構成要素に支障をきたすことがある。例えば、化学的エッチング段階は、他の層の電気的特性に支障をきたしたり他の層の化学的分解を引き起こしたりする電気化学反応を使用することがある。そのような副作用は、全体の設計を難しくし、普通なら不要な製造段階を必要とし、一般にコストを高くする。このような副作用の原因は、知られていない場合がある。
【0006】
【課題を解決するための手段】
本発明の1つの実施形態は、遮蔽要素を含む集積回路に関する。本発明のその他の実施形態は、特許請求の範囲を含む本明細書から明らかになるであろう。
【0007】
本発明は、類似の参照番号が類似の要素を示す添付図面において、限定ではなく例として示される。
【0008】
【発明の実施の形態】
全般的に、改良した集積回路とその集積回路の製造方法について説明する。以下の説明では、説明のため、例示的な実施形態を完全に理解できるように多数の具体的な詳細を説明する。しかしながら、当業者は、いくつかの例において、本発明が、そのような特定の詳細なしに実施できることを理解されよう。
【0009】
本発明の半導体の実施形態とその作成方法は、幅広い種類の技術および材料に適用可能である。この説明は、シリコン基板を使用する例を利用するが、シリコン基板を使用する装置または方法に限定されるように意図されておらず、集積回路を形成するために使用することができるガリウム・ヒ素やゲルマニウムを含むがそれらに限定されない他の材料にも適用可能である。さらに、本発明の装置の実施形態のいくつかは、特定のn型領域とp型領域を含むように示されているが、本明細書における教示は、示した装置の対になるものを提供するために、様々な領域の導電性を逆にした半導体素子に等しく適用可能であることをよく理解されたい。
【0010】
さらに、図のいくつかは、適切な情報を有効に伝えるために誇張されている。例えば、多層集積回路が、基板上に配置される層の何倍も厚い基板上に構成されることもまれではない。そのような上側の層は、下にある基板に対してまたは互いに対して実寸で描かれていると、回路内で薄すぎて見えない可能性があり、したがって異なる比率で表示されている。さらに、装置の実施形態は、本明細書では、2次元で示されているが、これらの図は、装置を構成する3次元構造の一部分だけを表していることを理解されたい。図の集積回路の実施形態に関して、「上」、「上側」、「上層」などで示した方向は、層の付着が通常行われる方向(基板ダイから遠ざかる方向)を指すが、これは、集積回路が現実に使用される最終的な方向でないことがある。
【0011】
様々な用途に多くのタイプの集積回路が製造される。そのような回路の多くは、基板に物質を層で塗布する段階を含む積層処理を必要とし、塗布される物質は、マスキング工程またはエッチング工程によって空間的に構成される。付着、マスキングおよび/またはエッチングの段階は、完全な集積回路を作成している間に数回繰り返されることがある。
【0012】
集積回路の層の処理は、その層を処理する前または後に付着させた層に悪影響を及ぼすことがある。例えば、いくつかの回路では、エッチング工程が、いくつかの層を一度に切除するために使用され、そのプロセスで多数の化学物質と電気的環境に接する。もう1つの例として、下の方の層に特定の化学的または電気的特性を有する物質を配置すると、後でその上に付着させた層の付着、ボンディングまたは電気的特性に影響することがある。
【0013】
本発明の実施形態は、処理中の層間または層内の相互作用を最小にする遮蔽要素を使用することによって、そのような問題を最小にしようとするものである。そのような遮蔽要素は、集積回路を構成するために多くの工程段階を必要とする様々な用途に有効であることが予想される。
【0014】
多層集積回路の応用例を、流体放出装置の分野に見ることができる。流体放出装置のいくつかの実施形態を1つの回路に統合することができる。多くの形態のインクジェット印字ヘッドを含むそのような実施形態は、下層の回路論理が上層のインクジェット発射機構を制御する多層集積回路として設計されることがある。その点で、インクジェット印字ヘッドは、多層集積回路内の遮蔽要素を考察するのに有用なシステム例である。インクジェット印字ヘッドは、一般に、インクジェット・カートリッジ内に見られ、特に家庭ユーザによってあるいは特に安価なカラー印刷または特殊印刷が必要な場合に、コンピュータ・システムにおいて使用可能なプリンタに有用である。
【0015】
図1は、インクジェット印字ヘッドにおいて使用可能な例示的な集積回路100の断面である。図1は、ダイ104を有し、その上に、ソース領域112とドレイン領域116の間で作動するゲート108がある。回路100は、ゲート酸化物層118と、図1の実施形態のような多結晶シリコンまたは「ポリシリコン」層であることが好ましいゲート電極層119と、誘電体層120と、抵抗/導電体層124と、導電体層126と、パッシベーション層128と、キャビテーション層132と、流体障壁層136と、オリフィス板140とを有する。いくつかの実施形態において、流体障壁層136は、オリフィス板140と共に一体化層を形成する。また、集積回路100は、放出室144と発射要素148を有する。図1のような集積回路100は、通常、キャビテーション層132の上に配置されたさらに他の導電体層を有するが、そのような層は、図1に示していない。
【0016】
図1において、集積回路100は、p型シリコン・ダイ104と、nドープ・ソース領域112およびドレイン領域116と、ゲート108との間の相互作用によって形成されたN−MOSトランジスタを含む。ゲート108は、ゲート電極層119の下に配置されたゲート酸化物層118からなる。
【0017】
回路100の論理要素は、パッシベーション層128のすぐ下に配置された抵抗/導電体層124の断片を含み、導電体層126のない、発射要素148を制御する。印刷プロセスにおいて、発射要素148の加熱によって、放出室144内のインクが、急激に膨張し、放出室144から出る。
【0018】
いくつかの層は、印刷中に集積回路100の物理的保護を提供する。パッシベーション層128は、構成要素を放出室144内の腐食性インクと流体障壁層136の一部分から化学的に分離するはたらきをする。パッシベーション層は、窒化ケイ素、炭化ケイ素、またはこの2つの組み合せからなる場合があるが必須ではない。キャビテーション層132は、発射する際にインク泡をつぶす衝撃を吸収する優れた能力を有する比較的不活性でかつ弾性を持つ物質からなることが好ましい。キャビテーション層にそのような衝撃吸収特性を提供するために、タンタルを使用することがあるが、類似の特性を有する他の物質を有効に使用することができる。誘電体層120は、発射要素148を熱的に分離し、したがって少なくとも200ナノメートルの厚さを有することが好ましく、より典型的には600〜1,200ナノメートルである。
【0019】
図1の集積回路100は、多層集積回路を構成するのに使用されることが多い比較的厚いフィールド酸化物層がない。当技術分野において知られているように、最初に基板をドープし、次に「アイランド・マスク」を使ってフィールド酸化物層を設け、さらにゲート酸化物層を成長させることによってトランジスタ・ゲートを設け、「ポリシリコン/ゲート」マスクを使ってポリシリコン・ゲート電極層を付着させ、次にフィールド酸化物領域で覆われていない領域を反対の導電型にドープし、それによりp型とn型のドープ領域を定義することによって、トランジスタを構成することができる。したがって、そのようなプロセスにおけるフィールド酸化物は、必要に応じて、マスキング材と論理構成要素を互いに分離する電気絶縁体としてはたらく。しかしながら、図1において、集積回路100は、アイランド・マスク・プロセスおよび付随するフィールド酸化物層なしに構成される。
【0020】
フィールド酸化物層を無しで済ませるために、集積回路内の絶縁されている構成要素は、その集積回路自体のトランジスタ・ゲートを使用して分離することができる。図2は、アイランド・マスク・プロセスなしで構成されたトランジスタの例示的なレイアウトの平面図である。図2は、集積回路200、2つのトランジスタ202および204と、ソース電位領域212と、ドレイン電位領域216(同じ参照番号で示されているが、電気的に接続されていない)と、ゲート電極層領域219との水平断面である。図2では、ソース電位領域212とドレイン電位領域216は両方とも、nドープ領域として描かれている。ゲート電極層領域219は、薄いゲート酸化物領域(図示せず)を覆い、ゲート酸化物領域は、ダイのp型シリコンを覆っている。
【0021】
トランジスタ202および204は、ゲート電極領域219への信号によって作動し、ゲート電極層領域219のすぐ下のp型領域の境界コンダクタンスが増大し、ソース領域212がそれぞれのドレイン領域216と実質的に接続される。ソース領域212(nドープ領域)は、集積回路200のこの層の表面のほとんどに拡がっており、それにより電荷輸送路が提供される。しかしながら、トランジスタ202と204は、箱型構造のゲート電極層領域219とその下にあるゲート酸化物およびp型ダイ領域(図示せず)によって互いに絶縁されている。
【0022】
図2のトランジスタ・レイアウトは、製造工程においてアイランド・マスク段階が必要なく、したがってコストが下がり、製造工程が単純化されるという利点を有する。しかしながら、図2のレイアウトで、普通ならばフィールド酸化物(または他の絶縁体)層がある電荷輸送ドープ領域(ソース領域212)の大きな領域ができる。これにより、集積回路200の下側面の多くが電気的に接続されてしまう。
【0023】
この電気接続は、スロット供給印字ヘッドの集積回路設計における後の方の層の処理に支障をきたすことがあることが分かった。スロット供給印字ヘッドとは、ダイに穴開けされたスロットによってインクをインクジェット発射機構に送り、インクをインク井戸からインクジェット発射室に流す印字ヘッドのことを指す。図3は、例示的なスロット供給印字ヘッド300の断面である。図3は、基板またはダイ304と、多数の層330(図1に関して説明したものと類似の機能を有する)と、流体障壁層336と、オリフィス板340と、インク発射室344と、発射要素348と、インク供給源352と、インク・リザーバ354と、インク・スロット356を示している。
【0024】
インク供給源352は、インク・スロット356によってインクをインク・リザーバ354に提供する。インクは、(一般に加圧されて)インク・リザーバ354に流れ、発射要素348の加熱によって、オリフィス板340を介して、(通常は)紙受け基板上に放出される。
【0025】
インク・スロット356は、基板304ならびに集積回路300の電気的構成要素を構成する多層複合物330の厚さを貫通する。スロットは、様々な方法で作成することができるが、通常は、粒子穿孔(particulate drilling)によって行われる。この方法は、ダイ304の下面で研磨剤を加速し、完全なスロットが作成されるまでダイ304を少しずつ削り取る。
【0026】
図4は、例示的なスロット供給印字ヘッド400の一部分の平面図である。印字ヘッド400の一部分は、インクジェット発射室444と隣り合うインク・スロット456を有する。通常、発射室444からインクが放出される前にインクが漏れるのを防ぐために、オリフィス板(図示せず)がインク・スロット領域とそのまわりの領域を覆っている。インク・スロット456のぎざぎざの縁は、このプロセスで使用される研磨剤が、印字ヘッド400にぶつかって少しずつ削るような穴あけプロセスによってできる。インク・スロット456は、インクをペン本体(表示されていない)から発射室444内に横方向に流し、図1に関連して前に説明した機構によって放出するようにする。
【0027】
インク・スロット456を形成する際に、研磨剤の流れを目的の出口まで導くために基板をあらかじめエッチングすると有利なことがある。ドリルは、通常、ダイの下面(通常は、反対側の精密層がない)の方から進むので、出口の場所とそのような精密層近くの出口の形状は、考慮すべき重要な要素である。出口の形状をより正確にするために、ダイの事前エッチングが行われることがある。プレエッチングを行って、定義した結晶面に沿って基板を切削することができ、その結果、縁がきれいになり、ドリルの浮上による印字ヘッドの損傷が少なくなる。
【0028】
プレエッチングは、いくつかの形態をとることができる。一般に、スロットが形成される領域は、多層マスクキング工程の間露出したままであり、すなわち、印字ヘッドがプレドリル・エッチングの準備ができたとき、スロットが貫通する層はすべて、付着され、マスクされかつ/またはエッチングされている。通常、スロットの領域は、マスクされており、したがって、基板は、この領域で上側層から露出したままである。
【0029】
図5は、プレドリル・シリコン・エッチングを行った後でスロットを穴あけする前のスロット領域の例示的なスロット供給印字ヘッド500の断面である。印字ヘッド500は、基板ダイ504と、ソース領域512と、誘電体層520と、パッシベーション層528と、キャビテーション層532と、インク・スロット・プレドリル・エッチング領域560とを有する。
【0030】
プレドリル・シリコン・エッチングは、ソース領域512と基板ダイ504の特定部分を切削する。これにより、基板自体に1つまたは複数のトラフ560が残り、このトラフは、穴あけ中に現れるドリル・ストリームを導くのに役立つ。図5の印字ヘッドの実施形態において、インク・スロット・プレドリル・エッチング領域560は、基板の40〜60ミクロンの深さ、すなわち基板の厚さ全体の10%まで拡がる。
【0031】
シリコン・エッチングは、当技術分野において既知の様々な手段で行うことができる。1つの方法は、マスキング剤として窒化ケイ素または酸化ケイ素を使用して、露出したシリコン・ウェハへの水酸化テトラメチルアンモニウム(TMAH)の塗布を含む。TMAHは、ケイ酸塩のような添加剤といっしょに使うことができる。TMAHは、シリコン結晶を定義された結晶面に沿ってエッチングし、比較的予測可能なエッチング・パターンを作成する。また、エッチングの深さ、温度、および時間の関係は、かなり適切に特徴づけられる。
【0032】
しかしながら、図1のような層スタックを有する集積回路にシリコン・エッチングを適用することにより、以前に付着されていた層の層剥離が生じることがあることが分かっている。より具体的には、タンタル・キャビテーション層532とその下の層の接触が損なわれ、タンタル層の部分的な層剥離が生じる。タンタル(キャビテーション)層532の層剥離は、繰り返される発射(インク放出)のストレスのもとで製品性能の低下の原因となることがある。
【0033】
タンタルの層剥離の原因は正確に分かっていないが、シリコン・エッチング反応によって、ドープされたシリコン内に電荷が電気化学的に蓄積されるという仮説が立てられている。なぜなら(図2に示したように)基板の高濃度ドープ領域212が、基板の表面の大部分を構成しているので、シリコン・エッチング反応の電気的影響は、システム内のさらに上層の基礎となる基板領域に及ぶ。そのような層および/またはドープ領域のいくつかは、高導電性のグランド・バスと接触しており、さらにこの影響が広がる。
【0034】
タンタル層剥離は、タンタル自体がグランド・バスと接していてもいなくても存在し得ることが分かっている。この影響は、ドープされた基板がグランド・バスと接触している領域に直接重なっている領域で最も強く表れる。また、層剥離は、バッチ・エッチング工程において、ウェハ・ロット内の最も外側のウェハに最も強く生じる。タンタル層剥離の正確な理由は分かっていない。
【0035】
遮蔽要素は、この用語が本明細書で使用されるとき、基板、層または構造を作成時の副作用から守ると同時に、回路内の基板、層または構造の特定領域を電気的に絶縁するために使用される比較的低コンダクタンスの材料または高コンダクタンスでない材料からなる障壁である。遮蔽要素は、回路の機能を高めることができるが、また、その目的は、製造中に回路の特定領域を保護することである。
【0036】
図6は、図5と同類のの断面でプレドリル・シリコン・エッチングを行った後スロットを穴あけする前のスロット領域の例示的なスロット供給印字ヘッド600の断面である。印字ヘッド600は、基板ダイ604と、外部ソース領域612と、ゲート電極層619と、パッシベーション層628と、キャビテーション層632と、インク・スロット・プレドリル・エッチング領域660と、ゲート酸化物(GOX)領域618と、誘電体領域620と、内部のn型ドープ・シリコン領域664を有する。
【0037】
前と同じようにプレドリル・スロット・エッチングを行う。しかしながら、本実施形態では、下のp型シリコンと組み合わされたゲート酸化物領域618が、外部ソース領域612(n型ドープ・シリコン)を内部のn型ドープ・シリコン領域664から有効に遮蔽する。図6の2次元断面には示してないが、ゲート酸化物領域618は、プレドリル・エッチング領域660全体を囲む障壁として拡がっている。これにより、この領域において、内部のn型ドープ・シリコン領域664が外部ソース領域612と電気的に接触することなく、シリコン・エッチング反応を行うことができる。遮蔽要素を使用することにより、上に重なっているタンタル層の層剥離が、約99%減少することが分かった。
【0038】
図6の実施形態において、ゲート酸化物領域618は、p型シリコン基板の深さ内に部分的に示され、ゲート電極層619の下に配置されている。この実施形態において、ポリシリコン/ゲート・マスク段階は、遮蔽要素を定義するために使用されている。この工程段階は、最初に、トランジスタ・ゲートの一部としてはたらく薄い酸化物層618の成長を含む。ゲート酸化物618の成長は、ダイ604の表面から始まり、基板の中とその上の両方に発達する。酸化物層618の成長の次に、ゲート電極(好ましくはポリシリコン)層619が付着され、次にトランジスタ・ゲートを必要としない所のポリシリコン層とゲート酸化物層のエッチングを可能にするポリシリコン/ゲート・マスクが付着される。酸化物618は、その下のp型シリコン基板604からポリシリコン領域619を電気的に絶縁する。ダイ604のポリシリコン/ゲート酸化物層で覆われていない領域は、n型ドープされ、N−MOSトランジスタのドレインおよびソース領域としてはたらく。当然ながら、逆の成果(P−MOSトランジスタ)が、同じように可能であり、このような実施形態で使用することができる。
【0039】
本実施形態におけるゲート酸化物とポリシリコンの選択がある程度任意であり、構成要素を電気的に絶縁する任意のシステムを使用できることが分かる。
【0040】
この事例での遮蔽要素へのポリシリコンの追加は、使用される製造工程による。ゲート酸化物(酸化シリコン)は印字ヘッドの領域を電気的に絶縁する自然の材料なので、ゲート酸化物(酸化シリコン)なので、ゲート酸化物領域618とその下のp型シリコンで構成された遮蔽要素は、トランジスタ・ゲート自体と同じエッチングおよびマスキング工程を使用して同時に作成されている。したがって、本発明を実施するために遮蔽要素にポリシリコンを追加する必要はないことを理解されよう。
【0041】
図6のようにポリシリコン層619を加えると、複雑になる可能性がある。図6のように、トランジスタは、外部ソース領域612と、内部のn型ドープ・シリコン領域664(ここではドレイン領域)と、ゲート酸化物領域618およびポリシリコン領域619によって定義されたゲートとによって定義することができる。ポリシリコン領域619に十分な電荷が溜まると、トランジスタが作動することができ、ゲート酸化物障壁618の下のダイ604の電荷コンダクタンスが高まり、遮蔽要素の利点がなくなる。これは、電荷が放散せずに溜まるようにポリシリコン領域619が電気的に絶縁されている場合に起こることがある。この問題は、ポリシリコン領域619をグランドなどの電荷シンクに接続するだけで改善されることがある。
【0042】
図7は、例示的なスロット供給印字ヘッド700の一部分の平面図である。印字ヘッド700の一部分は、インクジェット発射室744と、ポリシリコン+ゲート酸化物遮蔽要素768と、電荷放散要素772とに隣接するインク・スロット・プレドリル・エッチング領域760を有する。したがって、印字ヘッド700は、シリコン・プレエッチングを行った後で穴あけする前の図5と図6の実施形態の段階にある。
【0043】
スロット供給印字ヘッド700は、穴あけ前の図であり遮蔽要素768が導入されているという点以外は、図4に関して説明したものと類似している。遮蔽要素768は、シリコン・プレドリル・エッチング760の領域がダイ内で電気的に絶縁されるようにその領域全体を取り囲んでいる。また、電荷放散要素772も提供され、この、電荷放散要素772は、トランジスタの発火を防ぐためにポリシリコン・リングをアースに接続するポリシリコンとゲート酸化物の単なる線である。
【0044】
図7の遮蔽要素768が、処理の間にスロット・プレドリル・エッチング領域760を電気的に絶縁するだけの役割りをしている実施形態では、後のスロットの穴あけによって遮蔽要素768の一部が破壊され、破壊された空隙に比較的導電性の高いインクを満たされるかどうかは重要ではない。そのような事例において、遮蔽要素は、スロット供給印字ヘッド700の構成後に、唯一実質的にスロット・プレドリル・エッチング領域760を取り囲んでいるが、シリコン・エッチング段階ではスロット供給印字ヘッド700を完全に取り囲んでいる。しかしながら、遮蔽要素768に、スロット供給印字ヘッド700の論理機構の役割りがある場合には、穴あけ段階におけるそのような破壊は許容できないことがある。
【0045】
図7においてそれを示す好ましい実施形態は、幅が約25ミクロンのポリシリコンとゲート酸化物のリングを使用し、ポリシリコンは厚さが約360ナノメートル、ゲート酸化物は厚さが約70ナノメートルである。遮蔽要素768の幅は変更することができる。通常、遮蔽要素の幅が広いほど、その下の抵抗性基板(低濃度または無ドープ基板)層の幅が広くなり、得られる電気的分離が大きくなる。最小有効幅は分かっていないが、従来の処理技術は、一般に、容易に縮小できない最小x−y距離を有する。ゲート酸化物の厚さを変更することができる。逆に言うと、ゲート酸化物が薄いほど効果が小さくなる。当然ながら、遮蔽要素が回路論理の機能要素としても使用される場合は、ゲート酸化物の厚さを決定するために電気的分離以外の検討事項がある。
【0046】
基本的には、問題のある領域を電気的に絶縁するために任意の材料を使用することができ、それは、その材料が、問題のある領域内の比較的導電性の高い材料が、ダイの他の部分の比較的導電性の高い材料の「近く」(電気的な意味で)に来るのを防ぐ場合である。普通なら導電性の層または構造の経路に開回路を作成したり高抵抗要素を導入したりできるのであれば、例えば、窒化ケイ素、ホウ素−リン−ケイ酸塩ガラス(BPSG)、リン−ケイ酸塩ガラス(PSG)を、誘電体材料として一般に使用し、遮蔽要素を作成するために使用することができる。
【0047】
この開示から、遮蔽要素を使用して敏感な領域または問題のある領域を絶縁するために、多くの様々な処理手法を使用することができ、敏感な領域または問題のある領域が、処理と関連した様々な理由のために存在していることがあることは明らかであろう。そのような領域を絶縁するために、最終的な結果が、問題のある領域が周囲領域から電気的に絶縁されるのであれば、代表的な多層集積回路の処理順序を変更することができる。電気的な絶縁には、例えば、絶縁材料の直接挿入、導電体材料の除去、または導電体材料の作成の阻止がある。
【0048】
本発明の利点を達成するために、特定の環境において図7のようなリング形状を使用する必要はない。例えば、遮蔽要素は、電荷輸送半島を囲む単純な線、垂直方向の電荷コンダクタンスを遮蔽する水平層、または複数層に影響を及ぼす曲線的な3次元構造でよい。遮蔽要素は、他の形状の他の遮蔽要素と共に使用することができ、最終的な集積回路内の機能にも役立つことができることが理想的である。
【0049】
本発明は、本開示の教示によって容易に理解することができる実施形態によって例示的に示された。これは、本発明をそのような実施形態に限定することを意味しない。より正確に言うと、本発明の技法および装置は、集積回路の1つの要素または層の電気化学的分離が、他の要素または層を製造する際に役立つ場合に有用であると想像される。本発明は、開示の例示的な説明によって限定されるようには意図されておらず、併記の特許請求の範囲によってのみ限定される。
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
1.遮蔽要素を含む集積回路。
2.前記遮蔽要素が、低コンダクタンス半導体領域の上に配置された誘電体層を含む上項1に記載の集積回路。
3.前記誘電体層が、ゲート酸化物を含む上項2に記載の集積回路。
4.前記遮蔽要素が、さらに、前記ゲート酸化物層の上に配置されたゲート電極層を含む上項3に記載の集積回路。
5.前記ゲート電極層をグランドに接続する電荷放散要素をさらに含む上項4に記載の集積回路。
6.前記遮蔽要素が、第2のドープ・シリコン領域から第1のドープ・シリコン領域を電気的に分離する上項5に記載の集積回路。
7.前記第1のドープ・シリコン領域が、シリコン・エッチング処理にかけられる上項6に記載の集積回路。
8.前記シリコン・エッチングが、ドリル・スロットを事前に定義するために使用される上項7に記載の集積回路。
9.遮蔽要素を含む集積回路を含む流体放出装置。
10.前記集積回路が、少なくとも1つのドープ・シリコン層を貫通するドリル・スロットと、前記1つのドープ・シリコン層とを含み、前記1つのドープ・シリコン層が、前記遮蔽要素によって前記ドリル・スロットを囲む第1の部分と第2の部分とに少なくとも実質的に分割された上項9に記載の流体放出装置。
11.前記遮蔽要素が、低コンダクタンス・シリコン層の上に配置されたゲート酸化物層を含む上項10に記載の流体放出装置。
12.多層集積回路を含み、さらに、製造工程の破壊的な副作用を防ぐために前記回路の敏感な部分を電気的に絶縁する手段を含む印字ヘッド。
13.半導体のダイと、前記インクの流れを可能にする前記ダイの全体にわたって配置されたドリル・スロットとをさらに含み、前記敏感な部分が、前記ドリル・スロットを囲む半導体ダイのドープ層内に領域を含む上項12に記載の印字ヘッド。
14.多層集積回路の作成方法であって、
半導体ダイの前記表面に、少なくとも1つの絶縁層を形成する段階と、
少なくとも前記絶縁層をエッチングし、それにより、半導体領域と絶縁領域の両方を有する表面を形成する段階と、
前記表面を、前記表面が絶縁領域とドープ半導体領域からなるようにドープする段階と、
前記表面が、前記半導体ダイの上に配置された無傷の絶縁体領域によって第2のドープ半導体領域から分離されたドープ半導体領域を有する方法。
15.前記第1のドープ半導体層上に少なくとも1つの絶縁層を形成する段階が、ゲート酸化物層を成長させる段階を含む上項14に記載の方法。
16.前記第1のドープ半導体層上に少なくとも1つの絶縁層を形成する段階が、さらに、ゲート電極層を付着させる段階を含む上項15に記載の方法。
17.タンタル・キャビテーション層を付着させる段階をさらに含む上項16に記載の方法。
18.前記第1のドープ半導体領域を少なくともTMAHで処理する段階をさらに含む上項16に記載の方法。
19.多層集積回路の製造方法であって、
1つまたは複数の導電体層を形成する段階と、
前記の1つまたは複数の導電体層の少なくとも一部分を絶縁する少なくとも1つの遮蔽要素を形成する段階と、
前記1つまたは複数の導電体層をさらに処理する段階とを含む方法。
20.少なくとも1つの遮蔽要素を形成する段階が、さらに、
ゲート酸化物層を成長させる段階と、
多結晶シリコン層を付着させる段階と、
マスクを使用して前記ゲート酸化物および多結晶シリコン層をエッチングする段階と、
露出した半導体のコンダクタンスを高めるためにドープする段階とをさらに含む上項19に記載の方法。
21.遮蔽要素と少なくとも1つのドープ半導体層を貫通するドリル・スロットとを含む多層集積回路をさらに含む印字ヘッドを含み、
前記1つのドープ半導体層が、前記遮蔽要素によって前記ドリル・スロットを囲む第1の部分と第2の部分とに少なくとも実質的に分割されたインクジェット・プリント用カートリッジ。
22.インクジェット・プリンタに有用なスロット供給印字ヘッドであって、
少なくとも1つのシリコン・ダイとタンタル・キャビテーション層とをさらに含む多層集積回路と、
前記シリコン・ダイの中に配置されたドリル・スロットと、
前記シリコン・ダイの前記表面にある前記ドリル・スロットを囲むドープ・シリコン領域と、
前記ドリル・スロットを囲み、低コンダクタンス・シリコン・ダイのすぐ上に配置された前記ドープ・シリコン領域を実質的に囲むゲート酸化物の囲いと、
前記ゲート酸化物の囲いのすぐ上に配置された多結晶シリコン層とを含み、前記多結晶シリコンが、前記多結晶シリコン層をアースに接続する放散要素を含むスロット供給印字ヘッド。
【発明の効果】
多層集積回路の製造において、ある工程が、他の段階で生成される構成要素に支障をきたすことがある。そのような副作用を、遮蔽要素を設けることで防ぐ効果がある。
【図面の簡単な説明】
【図1】インクジェット印字ヘッドに使用可能な例示的な集積回路の断面の1つの実施形態を示す図である。
【図2】集積回路の水平断面の1つの実施形態の図である。
【図3】例示的なスロット供給印字ヘッドの断面の1つの実施形態の図である。
【図4】例示的なスロット供給印字ヘッドの1つの実施形態の一部分の平面図である。
【図5】プレドリル・シリコン・エッチングを行った後でかつスロットを穴あけする前のスロット領域を通る例示的なスロット供給印字ヘッドの1つの実施形態を示す断面図である。
【図6】プレドリル・シリコン・エッチングを行った後でかつスロットを穴あけする前のスロット領域を通る例示的なスロット供給印字ヘッド600の1つの実施形態の断面図である。
【図7】例示的なスロット供給印字ヘッドの1つの実施形態の一部分の平面図である。
【符号の説明】
100 集積回路
104 ダイ
108 ゲート領域
112 ソース領域
116 ドレイン領域
118 ゲート酸化物層
119 ゲート電極層
120 誘電体層
124 抵抗/導電体層
126 導電体層
128 パッシベーション層
132 キャビテーション層
136 流体障壁層
140 オリフィス板
144 放出室
148 発射要素
Claims (4)
- 多層集積回路を含む流体放出装置(600、700)の製造方法であって、
半導体ダイ(604)の表面に、少なくとも1つの絶縁層(618)を形成し、
少なくとも前記絶縁層(618)をエッチングし、それにより、連続する絶縁体領域(768)によって第2の半導体領域から隔離された第1の半導体領域を有する表面を形成し、
前記表面を、該表面が、前記第2の半導体領域内の第2のドープされた半導体領域(612)から、連続する絶縁体領域(768)によって電気的に分離された前記第1の半導体領域内の第1のドープされた半導体領域(664)を含むように、ドープし、前記連続する絶縁体領域(768)が、前記第1のドープ半導体領域の周りに延びており、
タンタルキャビテーション層(632)を堆積させ、
前記第1の半導体領域の表面にトラフ(660、760)をエッチングし、該トラフ(660、760)が、スロット・プレドリル・エッチング領域であり、
前記トラフ内に、前記半導体ダイを貫通して延びるインクスロットを形成するステップを含む方法。 - 前記半導体ダイの表面に少なくとも1つの絶縁層を形成することが、ゲート酸化物層を成長させることを含む、請求項1に記載の方法。
- 前記半導体ダイの表面に少なくとも1つの絶縁層を形成することが、ゲート電極層を堆積させることをさらに含む、請求項2に記載の方法。
- 前記第1の半導体領域の表面にトラフ(660、760)をエッチングし、当該トラフ(660、760)内に、前記半導体ダイを貫通して延びるインクスロットを形成する際に、前記第1のドープされた半導体領域を、少なくともTMAHで処理することをさらに含む、請求項3に記載の方法。
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