JP2011097099A - 半導体コンポーネントとウエハの製造を評価するための手法 - Google Patents

Abstract

【課題】ウエハの製造を分析するためのアッセンブリを提供する。
【解決手段】ウエハが部分的に製造された状態である時点からでも、ウエハの製造を分析することができる。特定の性能パラメータ値は、ウエハのダイの能動領域の複数の箇所で決定することができる。特定の性能パラメータが、製造の特定の製造プロセスを示すことは周知である。このとき、評価情報は、複数の箇所における性能パラメータ値の変動に基づいて得ることができる。これは、ダイから生成されるチップの有用性に影響を及ぼさずに実施可能である。評価情報は、性能パラメータ値が示した特定の製造プロセスを含む１つ以上のプロセスが実施された方法を評価するために使用することができる。
【選択図】図１１

Description

関連出願

本願は、２００３年８月２５日出願の「製造プロセスの特徴付けのための装置と方法」と題する米国特許仮出願第６０／４９７，９４５号と、２００４年４月１５日出願の「半導体コンポーネントとウエハの製造を評価するためのシステムと方法」と題する米国特許仮出願第６０／５６３，１６８号の優先権を主張する。上記両先願は全体として本明細書において引用して援用する。

本発明は概して半導体コンポーネントの製造に関し、特にかかるデバイスの製造を評価することができる方法に関する。

マイクロプロセッサ等の半導体コンポーネントは、高密度集積回路（ＩＣ）から形成される。通常、これらのコンポーネントは、半導体ウエハ（例えばシリコン又はガリウムヒ素）を加工することによって製造される。ウエハは、トランジスタ、スイッチ素子、その他の素子（例えば、レジスタ、キャパシタンス、配線レイヤ等）が所定のパターン、配置、箇所にプリントされ形成されるように製造することができる。いったんウエハを十分加工して（環境から保護するための）保護膜を施すと、ウエハはダイシングにより個々のダイに分離され、キャリヤ上でパッケージングされ、最終テストと特徴付けがなされる。

半導体デバイスの製造は、複数工程と複雑なプロセスから成り立つ。多数の工程が実施され得る。ウエハ（ひいては個々の半導体コンポーネント）の製造プロセスは、トランジスタ、デバイス、その他の集積回路素子の所望のパターン、構成、配置がウエハを備える個々の半導体コンポーネント（例えば「チップ」）用に形成されるよう、所定の順序と特定の方法によりかかる工程を実施することを備える。各プロセス工程には、超高感度な機械及び手法の使用が要求され得る。したがって、製造工程の質を連続的に監視することが望ましい場合が多い。不良および／またはプロセス逸脱等の問題が製造中に発生しても速やかに検出されれば、製造者は修正措置を講じることができる。

一般に、設計および／または製造によって生じる問題を検出するためには、ウエハが完成する前後における２種類の手法がある。第１の手法は半導体デバイス製造手順の完了後に行われるもので、所定の動作条件下で、ウエハ（又はチップ）全体の機能テストおよび／または（ウエハレベル又はパッケージングを終えたチップの状態における）デバイスの重要な回路に関する性能テストが行われる。もう一方の手法は製造プロセス手順中に行われるもので、ウエハに関する特定のパラメータの測定に依存するものである。これらのパラメータは、問題のおそれ又は製造プロセスによる不測の結果のおそれを示すか、あるいはかかるおそれを示すと推定する材料になり得る。これらのパラメータは、例えば分光偏光解析法、反射計、臨界次元走査型電子顕微鏡検査法（ＣＤ−ＳＥＭ）等を含む光学電子ビーム手法によって決定することができる。ある方法においては、ゲート幅、ゲート−酸化物厚さ、相互接続幅、誘電体高さ等の特定の物理的パラメータを検証するために測定を行う。かかる方法においては、測定は通常、チップの能動部に隣接するウエハスクライブ領域内のテスト構造体で実施される。

現在使用されているその他の手法は、製造プロセスに起因する半導体ウエハ上の物理的不完全性の測定に依存する。かかる手法の例としては、ブロックエッチ、残留物、ゲートストリンガ、化学機械的ポリシング浸食、その他のプロセス不完全性の測定が挙げられる。これらの測定は、光学検査／レビュー、電子ビーム検査、光学／電子ビームレビューによって行うことができる。かかる測定を行うことによって、ウエハの製造中に形成された不良や不完全性を検査し、特定し、分類し、あるいはレビューし分析することができる。これらの測定は通常ウエハ全体に対して行われるが、チップの能動領域に隣接するスクライブ領域は適用範囲外である。

さらに、現在使用されている他の方法においては、ウエハは、ウエハのスクライブ部、又は最終製品として使用されないウエハの一部、又は最終製品として使用されないすなわち最終製品として十分加工されないウエハのテストダイに位置する特定化されたテスト構造体の電気テストを受ける。テストは通常、インライン（製造中）テストプロービングを行うために機械的接触を使用することによって実施される。

米国特許第６，２８１，６９６号明細書 米国特許第６，５０７，９４２号明細書 米国特許第６，４４９，７４９号明細書 米国特許第６，４７５，８７１号明細書 米国特許第６，５０７，９４２号明細書 米国特許第６，５５３，５４５号明細書 米国特許第６，６８６，７５５号明細書

現行の方法は多くの欠点を有する。これらの欠点としては例えば、これらの手法では半導体コンポーネントを破壊する必要があり得る。また、製造プロセスが失敗した箇所や不測の結果を生じた箇所を示す上で有用性が低い。更に、従来の検査・レビュー手法においては、ごく小さな不良に関する信号対雑音比が低いので、電気的特性や有害計数の形跡を示さない実質不良が存在することから、誤計数の発生率が高い。また、これらの手法は、測定されるデバイス又はチップの実際の最終電気特性を正確に予測することはできない。更に、現行の電気検査手法は非常に時間がかかるので、コストが非常に高く、通常の方法ではウエハの広い領域を調査するために使用することはできない。

更に、スクライブ領域内においてテスト構造体を使用すると、ウエハのチップ領域の能動領域におけるコンポーネントの情報があまり得られない。例えば、スクライブ領域は、ウエハの能動領域内のパターン密度の差異から生じるマイクロローディング問題からはずれており、かつ局所プロセスの差異から生じるチップ内の差異を予測するにはあまり適していないことが知られている。更に、ウエハのスクライブ領域はチップ切出しプロセス中に廃棄されるので、製造後の測定には適さない。

集積回路製造プロセスの質と完全性を監視するためには、多数の電気インラインテスト法がある。かかる方法は、部分的に加工されたウエハから得た測定値を使用して、完成集積回路の性能を予測することに基づく。例えば、ウエハの酸化膜の厚さは、偏光測定によって決定することができる。また、上記パラメトリック測定は、製造プロセスと直接関係する特定の重要なデバイスパラメータを測定するために使用することができる。例えば、拡散のドーピングレベルを測定するためには閾値電圧を使用することができる。通常のパラメトリック測定は、部分的に加工されたウエハにおいて様々な段階で実施される。通常の方法において、パラメトリック測定は、プロセスに関係する物理的パラメータと電気パラメータとを測定するために特に実施され、ウエハのスクライブ領域に位置する構造体で実施される。パラメトリック測定の例としては、トランジスタの閾値電圧とオフ漏電電流の測定とが挙げられる。これらの測定中、電気・プロセステストの定（ＤＣ）電圧又は小信号（ＡＣ）電圧がウエハの所定位置に印加されることにより、スクライブ領域内のウエハに分布する複数の個々の箇所におけるデバイス構造体が作動される。ある特定の手法においては、プロセスの完全性は測定ＤＣ回路パラメータの値を一組の期待値と比較することによって検証される。

上記の複数の欠点に加えて、電気インラインテスト法の結果は、プロセスパラメータの特徴付けにあまり適さない。例えば、集積回路の１つのパラメータにおいて観察される特定の差異は、複数のプロセスパラメータにおける差異に起因することがある。加えて、従来のＤＣ測定は、高速回路性能を良好に示すものではない。最も重要なことには、これらのパラメトリック測定は、上記のような問題を有するウエハのスクライブ領域に限定されている。

大面積テスト構造体に依存する電気テスト手法は、ウエハのスクライブテスト構造体から判断することができないダイ全体の効果を理解するために通常使用されている。これらの特許出願のうち、ダイのすべて（特許文献１および２）、又はダイの大部分（特許文献３〜５）が、低歩留り又は低性能を招くプロセス不良を検出し特定するために測定されるテスト構造体に使用されている。これらのダイは、製品チップダイの代わりに製造され、プロセスコントロール情報を得るために物理的プロービングを受ける。これらの手法はランダムな各種プロセス不良を特定するためには有用であるが、チップ内の直接測定の代替手法に過ぎない。これらの手法は電気的接触を確立するために物理的接触を必要とするので、また不良を特定するために使用される回路を画成するためには広い面積が必要なので、あるいは場合によっては低密度不良を見つけるには広い面積が必要なので、チップの能動領域に限定することは困難又は不可能である。この他、能動ダイ領域内に同様の構造体を設けることに依存する方法も複数あるが、この場合パッケージング後のダイに構造体が設けられる（特許文献６）。この用途においては、構造体をパッケージを介してテストするか、又は破壊不良分析手法を使用してパッケージングされたダイの層を破壊してデバイスにアプローチする。体系的不良差異を本願で扱うにあたり、ダイがウエハ上にあるとき測定を行うことができ、過剰なチップ内の差異を有するプロセスモジュールを確認することができ、物理的接触は必要なく、物理的接触があったとしてもチップ内で収まるほど十分小さい。最後に、その他の用途（特許文献７）においては、コンタクトレスな信号検出を使用してチップの機能性のプロービングが行われる。この場合チップは、従来のキャリヤに置かれ、従来の接触プローブ手法によってパワーと刺激が付与される。

概要
本明細書に記載の実施形態は、ウエハの製造を分析するためのシステム、方法、構造体、その他の手法を提供する。特に、本明細書に記載の実施形態においては、ウエハを備える個々のダイの能動領域内を含めた、共に配置されたパワー、テスト・検出構造体を有するウエハ上の多数の箇所から、ウエハの製造がどのように行われたかに関する情報を得る。情報は、ウエハの有用性および／または後続のウエハプロセシングに対するウエハの適性に影響を及ぼさない、ノンコンタクトで非侵入的な方法で得られる。ダイの能動領域内又はウエハ内の他の箇所で発生するプロセスの差異を含めた、製造工程又は製造手順の結果と属性は、検出され、評価され、および／または分析されることができる。

本発明の一実施形態における、ウエハの製造方法の評価情報を得るためのシステムを簡単に示したブロック図である。 ウエハ上の性能パラメータの測定箇所を示している。 ウエハおよび／またはチップの製造を評価するために性能パラメータ測定が行われるチップを示している。 本発明の一実施形態における、チップの製造におけるプロセス工程の実施法を評価する方法を示している。 チップ内の性能パラメータの測定に関係する対応する製造特性に基づき評価可能なプロセス工程を示している。 一実施形態における、ウエハの製造を評価するためにプロセス感応性テスト構造体を使用可能な方法に関するブロック図である。 一実施形態における、ウエハの製造に関する評価情報を決定するためにプロセス感応性テスト構造体を使用する方法を示している。 一実施形態における、ウエハの製造に関する評価情報を決定するためにプロセス感応性テスト構造体を使用する他の方法を示している。 一実施形態における、ＣＭＯＳ技術の適切な基礎単位回路素子の特徴を示す図である。 半導体コンポーネントの能動部上に形成可能な同一の基礎単位から構成されるプロセス感応性テスト構造体を示している。 １つ以上のインバータを備えた回路における遅延感応性素子の使用を示している。 １つ以上のインバータを備えた回路における遅延感応性素子の使用を示している。 図６で示したような方法をどのよう実施するかに関する代表例である。 図９Ａ〜９Ｅはそれぞれ様々な回路素子を示す。これらの回路素子は、半導体コンポーネントの能動部に形成され得るとともに、プロセス工程に対するこれらの回路素子の性能感応性を強調するために時間遅延又は位相シフトを行うよう構成され得る。 図９Ａ〜９Ｅはそれぞれ様々な回路素子を示す。これらの回路素子は、半導体コンポーネントの能動部に形成され得るとともに、プロセス工程に対するこれらの回路素子の性能感応性を強調するために時間遅延又は位相シフトを行うよう構成され得る。 図９Ａ〜９Ｅはそれぞれ様々な回路素子を示す。これらの回路素子は、半導体コンポーネントの能動部に形成され得るとともに、プロセス工程に対するこれらの回路素子の性能感応性を強調するために時間遅延又は位相シフトを行うよう構成され得る。 図９Ａ〜９Ｅはそれぞれ様々な回路素子を示す。これらの回路素子は、半導体コンポーネントの能動部に形成され得るとともに、プロセス工程に対するこれらの回路素子の性能感応性を強調するために時間遅延又は位相シフトを行うよう構成され得る。 図９Ａ〜９Ｅはそれぞれ様々な回路素子を示す。これらの回路素子は、半導体コンポーネントの能動部に形成され得るとともに、プロセス工程に対するこれらの回路素子の性能感応性を強調するために時間遅延又は位相シフトを行うよう構成され得る。 半導体コンポーネントの能動部に形成され得るとともに、ＣＤ ＳＥＭ測定と電気的ＣＤ測定との間のオフセットを強調し関係付けるために時間遅延又は位相シフトを行うよう構成され得るプロセス感応性テスト構造体を示している。 製造工程に相関関係を有する性能パラメータを測定するために使用可能なテスト構造体を有する部分的に製造されたチップの構成例を示す代表的なブロック図である。 テスト構造体のためのテスト信号とパワーとがウエハ上のチップ内から生成されるときにテスト構造体を使用する方法を示している。 図１３Ａ，１３Ｂおよび１３Ｃは、外部パワー源により生成された入力電圧を一定化する回路を示している。 図１４Ａ、１４Ｂはそれぞれ、パワー又はテスト信号をチップ内で生成するために、熱電機構がレーザ又はその他のエネルギー源と組み合わされた一実施形態を示している。 一実施形態に係る、ウエハ上の所定の箇所に基づく電気活動を検出し測定するシステムを示している。 本発明の一実施形態に係る、チップ上の所定の箇所に基づく電気活動を誘導し測定する装置の追加詳細を示している。 本発明の一実施形態により構成されたチップを示している。 本発明の一実施形態に係る、図１５、１６に示したような装置を作動させる方法を示している。

図面においては、同じ符号は同一又は実質的に同様な要素又は動作を識別する。特定の要素又は動作の考察を容易に識別するため、符号における最上位桁はその要素が最初に説明された図面の番号を表す。以下に記載の詳細な説明に基づき、当業者は図面に必要な変形を容易に加えることが可能である。

性能パラメータを使用したウエハ製造の評価と分析
本発明の実施形態は、チップ又はウエハの製造を評価するための特定の性能関係パラメータ（「性能パラメータ」）のチップ内測定を提供する。チップは、ウエハの個々のダイが製造後段階においてダイシングされ分離される結果、形成される製品に対応し得る。多数のチップがダイシングされたウエハから形成され得る。ダイは、ウエハのスクライブライン間の領域に対応する。ダイの能動部は、チップの機能の一部となる能動的で個別な集積回路素子が存在する箇所である。

一実施形態において、特定の性能パラメータは、チップ又はウエハのダイにおける所定の箇所で発生する観察された電気活動から判断されるか、またはかかる電気活動に基づいて判断される。特定の電気活動は、これらの所定の箇所に誘導されるか又はこれらの箇所に固有で、電気活動から判断されたまたは電気活動に基づく性能パラメータは、チップ、ダイ、又はウエハの特性に関係する。複数のこれらの測定の変動は、「変動」と称す。一実施形態において所定の箇所における性能パラメータの決定は、ダイの特性を示す。測定値が収集された箇所における複数のこれらの測定における変動は「空間的変動」と称し、特定のプロセス工程を識別したり特徴識別したりするために有用な場合が多い。特に、性能パラメータは、ウエハの製造における１つ以上のプロセスに起因するデバイス、ダイ、スクライブ、又はウエハの特性を示す。

性能パラメータは良好に働くチップの属性である特性を特定する、又は製造手順における１つ以上の工程に起因するので、性能パラメータの測定によって、チップの製造を評価するために有効な情報が得られる。例えば、一実施形態によれば、性能パラメータの測定は、製造工程又は製造手順の実施から生じる特定の望ましくない又は不測の結果を有するダイの部分と相関関係を有し得る。この結果は、チップの他の特性から十分特定することができるので、性能パラメータ値の原因となった特定の製造工程又は製造手順を識別することができる。更に、チップの１つ以上の性能パラメータ値から、識別された工程又は手順がどのように実施されたかについての情報を決定することができる。

一実施形態によれば、電気活動はウエハの所定の箇所から誘導される。判断された性能パラメータが１つ以上の特定の製造工程から生じる特性の有無について強調された値を有するように、電気活動は誘導され得る。後述するとおり、電気活動を誘導する１つの方法は、テスト信号を処理するための特化されたプロセス感応性テスト構造体の使用である。製造を評価するため、多数の種類の電気活動の誘導および／または測定を行うことができる。これには例えば、光学信号、光電子信号、無線周波数信号等が含まれる。一実施形態において、かかるテスト構造体の使用によって、１つ以上の製造工程、又は少なくとも１組の識別可能な製造工程にほぼ専ら依存する性能パラメータ値が得られる。他の実施形態においては、チップの能動部にみられる特定の物理的属性の結果としての特定の特質を生成し、発生し、示すと知られている（製品デバイス等の）非テスト構造体を使用することもできる。

他の実施形態によれば、電気活動はウエハの所定の箇所に固有で、性能パラメータはウエハの製造と相関関係を有する固有活動から決定することができる。例えば、高感度測定装置は、測定性能パラメータの空間的差異が特定の工程又は手順と相関関係を有し得る場合、チップの通常動作において使用される回路素子から性能パラメータを測定するために使用することができる。これらの場合、測定と相関関係を有する又は測定から識別可能な特定の製造工程又は製造手順は、製造における特定のプロセス工程の結果であり、かかるプロセス工程から生じたものであり、あるいはかかるプロセス工程から影響を及ぼされたもので、すなわち製造の実施方法であると理解することができる。

図１Ａは、本発明の一実施形態を示すブロック図である。図１Ａにおいて、プローブ装置１０２は、ウエハ１１０の所定の箇所に刺激１０１を付与する。刺激１０１に応じて、プローブ装置１０２は、所定の箇所から電気活動１０５を検出し測定する。ウエハ１１０は、部分的に製造されていても全体的に製造されていてもよい。電気活動は、光電子光効果・信号（例えば、ホットエレクトロン光子放射、電荷誘導エレクトロ吸収、又はエレクトロ整流）、電圧対比現象、電磁信号（無線周波数又は誘導信号）、および／または他の信号又はコンタクトレス媒体によって検出可能な効果のうち任意の１つ以上で検出することができる。後述するように、電気活動１０５は、１つ以上のチップ固有の性能パラメータ１０６に対応可能である。検出され測定された性能パラメータ１０６は、レビューされ、分析されるか、又はチップ、ダイおよび／またはウエハの品質、又はウエハ１１０の製造における１つ以上の特定のプロセス、工程、又はプロセス工程手順の質を示す結果、差異、又は特性を決定するために評価される。検出され測定された性能パラメータ１０６は、設計密度の差異により導かれたダイ又はウエハの様々な箇所における差異も検出することができる。一実施形態によれば、性能パラメータは、検出されている電気活動以前に実施されたすべてではないが複数の製造プロセスに関する情報を提供する。したがって、かかる実施形態においては、プロセスの差異を引き起こす特定の製造プロセスが識別され評価されることが可能である。

一実施形態において、プローブ装置１０２は、ウエハ１１０の所定の箇所に信号又はエネルギービームを送ることによって電気活動１０５を発生させる。ウエハ１１０上の所定の素子は、この付与された刺激１０１に応じて電気活動１０５を生成する又は示すことが可能である。結果として生じる電気活動１０５は、１つ以上の性能パラメータ１０６としてプローブ装置１０２によって判断される。電気活動１０５から判断され得る性能パラメータの例には、ウエハ１１０の所定の箇所で測定されるゲートスイッチング速度、伝搬遅延、位相シフト、および／またはスルーレートの測定値が含まれる。

性能パラメータ１０６を、プロセスと工程との実施に使用されるツール又はモジュールを含めた特定のプロセス、プロセス工程、プロセス工程手順と関係付けるため、分析を実施することができる。これは、個々のダイの能動領域を含めたウエハ領域における特定の製造工程又は製造手順の属性又は結果に関する、位置的差異又は空間的差異の分析を含む。一実施形態において、性能パラメータは、製造工程又は製造プロセスの結果の予測がどの程度あたっているかを含めた製造工程、製造手順、製造プロセスの結果、実装、効果、又は性能を評価するための評価情報１０７を得るために使用することができる。評価情報１０７は、ウエハ１１０の様々な箇所における性能パラメータ値の比較、ウエハ１１０の領域全体に渡る性能パラメータ値の空間的差異又は他の種類の差異の決定、及びその他の差異に基づき得る。より具体的には、評価情報１０７と性能パラメータ値の他の分析には、同じチップ内の様々な箇所における性能パラメータ値の比較、異なるチップ内の箇所における性能パラメータ値間の比較、スクライブ領域と１つ以上のチップ内箇所との間における性能パラメータ値の比較、ウエハ１１０の他の比較点における性能パラメータ値の比較が含まれる。

コンピュータシステム、モジュール、又はソフトウエア／システムプログラム／モジュール等のツール１０９を、性能パラメータ１０６から評価情報１０７を決定する分析を実施するために使用することができる。ツール１０９は、データ収集システムの一部であってよい。特に分析は、性能パラメータ１０６を１つ以上の製造工程１０８又は製造プロセスの特性と関係付けることができる。例えば、ツール１０９は、性能パラメータ１０６を金属における抵抗及びキャパシタンスの差異にいたる又はかかる差異を起因とする製造工程と関係付けることができる、あるいは性能パラメータ１０６をゲート長とトレンチ形状における差異の存在と関係付けることができる。加えて、製造工程１０８の識別には、かかる製造工程の実施において使用されるモジュール又はツールが関係している。したがって、性能パラメータの分析に対応する製造工程１０８の識別は、製造プロセス全体の特徴を決定するために使用可能な他の評価情報１０７を示す又は提供する。評価情報１０７は、それ自体であれ、その他のデータ又は情報の組合せにおいてであれ、１つ以上の製造工程が実施された方法について参考になるデータを含み得る。例えば、評価情報１０７は本質的に統計的であるので、評価情報から導かれた統計的分布がプロセスの差異又は製造工程や製造プロセスの実施正確度に関する他の特徴を示す前に、複数のウエハが製造される。他の例として、１つのウエハの１つの領域に基づく評価情報１０７は、特定の製造工程又は製造手順の実施方法について決定することができる。評価情報１０７は、他の評価情報の内容を得るために使用可能な校正データを含み得る。評価情報１０７はウエハ１１０における箇所を由来とするので（図１Ｂに示したようにダイの能動領域内を含む）、一実施形態においては、チップ内デバイスに影響を及ぼすプロセスの差異と故障をより容易に識別することができる。ただし、評価情報１０７は、削除によって問題がある他の製造工程を隔離するために、適切に実施された製造工程の識別に用いることもできる。

図１Ｂは、一実施形態に係るウエハ１１０の様々な領域において製造を分析する方法を示している。図１Ｂにおいて、ウエハ１１０は、部分的に製造された状態であると仮定する。ウエハ１１０は、複数のダイ１２７を画成する複数のスクライブ領域１２１を含む。ダイシングチャネル１２５を、ダイ１２７の行列間のスクライブ領域１２１内に形成することも可能である。各ダイ１２７は、能動領域１２８（例えばチップ）と非能動領域１２９とを含むことができる。スクライブライン１２３は、隣接するダイ１２７間の境界として働く。

一実施形態によれば、電気活動は、ウエハ１１０の所定の箇所において観察することができる。これらの所定の箇所には、スクライブラインの箇所１３４、ダイチャネルの箇所１３５、能動ダイの箇所１３６、非能動ダイの箇所１３８が含まれる。スクライブラインの箇所１３４は、ウエハ１１０がダイシングされた後、これらのスクライブラインの箇所１３４がチップの残留ダイ材料内に位置するように、対応するダイの能動領域１２８に十分近接するようにしてよい。一実施形態において、所定の箇所は、周辺ダイ素子１４６の能動ダイの箇所１４８を含んでもよい。周辺ダイ素子１４６は、ウエハの縁にあることからチップとしての十分な機能動作が妨げられるので、しばしば「廃棄される」素子である。ただし、本明細書に記載の実施形態においては、特にウエハの周辺部に達するウエハ１１０の箇所について、性能パラメータを測定し製造を評価するために周辺ダイ素子１４６を使用する。

一実施形態において、電気活動１０５は、スクライブラインの箇所１３４、ダイチャネルの箇所１３５、能動ダイの箇所１３６、非能動ダイの箇所１３８、および／または周辺ダイ１４６の能動ダイの箇所１４８を含む箇所における特定の種類の性能パラメータとして検出され判断される。評価情報を決定するために、様々な性能パラメータ値の比較を行うことができる。例えば、同じダイ１２７の能動ダイの箇所１３６間において性能パラメータ値を比較することによって、ウエハ１１０の領域におけるプロセスの差異を決定することができる。また、異なるダイの能動ダイの箇所１３６間や、同じ又は異なるダイの非能動ダイの箇所１３８と能動ダイの箇所１３６との間や、スクライブラインの箇所１３４の間においても、同様に性能パラメータ値を比較することができる。加えて、評価情報の校正やその他の目的のために、スクライブラインの箇所１３４と隣接する能動ダイの箇所１３６との間において性能パラメータ値の特定の比較を行うことができる。周辺ダイ１４６の能動ダイの箇所１４８は、特定の製造工程がウエハ１１０の周辺においてどのように実施されたかを示すことができる。時には、プロセスの差異はウエハの周辺においてより大きい場合があり得る。

一実施形態において、電気活動１０５は、少なくとも検出と測定がなされるレベルまで発生するよう誘導される。これは、性能パラメータが測定される特定の箇所におけるウエハ１１０の製造における１つ以上の工程に主に依存して、電気活動を由来とする性能パラメータの強調（例えば増幅やフィルタリング）を可能とする方法による。したがって、電気活動１０５から決定された性能パラメータは、個々のダイ１５０および／またはウエハ１１０の基本的な製造特性を示す。特定のウエハ１１０には、数百、数千、更にはそれ以上のこのような測定がなされ得る。更に、かかる測定は、１つ以上の製造プロセス後に繰り返し行うことができる。同じ箇所を使用して性能パラメータを繰返し測定することも可能である。更に、従来の方法とは対照的に、性能パラメータは、ウエハ１１０の能動ダイの箇所１３８における電気活動の測定から決定される。これは、チップの非能動領域又はチップ外／ダイのスクライブにおいて実施される、物理的測定および／または電気テストとは異なる。本手法によって、個々のダイの能動領域における性能パラメータを直接測定することができる。これは、デバイスとチップの最終性能に対する間接的相関関係、ひいてはプロセス信頼性をせいぜい推測するにすぎない能動領域における物理的測定とは対照的である。ここで、実施形態は性能パラメータとその差異を、特定されたプロセス工程および／または手順と関係付ける。

性能パラメータの様々な値は、ウエハ１１０の製造の特定のプロセスにおける情報、指示、更には識別を得るために評価又は分析を行うことができる。これらのプロセスから、例えば、特定の物理的特性又は電気的特性が得られる。特定の箇所におけるこの特性の存在は、性能パラメータ値に反映され得る。一実施形態において、各測定性能パラメータの値は、製造工程又は製造プロセスの性能に主に依存する。この他、性能パラメータと、特定の製造工程、製造プロセス、製造手法に関係すると理解される製造特性との間の相関関係を得ることもできる。ウエハ上の様々な箇所における性能パラメータ値は、特定のチップに関する製造特性の在り方の理解を決定するために分析することができる。ここでこの理解は、プロセスの実施方法、実施がもたらした結果、結果が意図と適合しているかどうかを決定することを含めた関係する製造プロセスを評価するために使用することができる。

図１Ｃは、性能パラメータ値を、ダイおよび／またはそのウエハの製造を評価するためにダイの領域内で使用する方法を示している。図１Ｃにおいてダイ１５０は、能動領域１５２と非能動領域１５４とを含む。ダイ１５０上では、特に能動領域１５２において、様々な種類の性能パラメータを識別し測定することができる。これは、性能パラメータの測定がスクライブ内に限られる従来の方法と対照的である。一実施形態において、各種の性能パラメータは１つ以上の製造工程、製造プロセス、又は製造特性に対応する。様々な種類の性能パラメータは、ダイの所定の箇所から特定の種類の電気活動を誘導することによってウエハダイ１５０から測定することができる。

性能パラメータは、様々な箇所においてダイ１５０から測定される複数の性能パラメータ間の差異を決定することによって分析することができる。一実施形態において、能動領域１５２内に位置する特定の種類の性能パラメータについて、空間的差異が決定される。他の実施形態においては、分析には様々な種類の性能パラメータの比較が含まれる。これは例えば、ダイ１５０に配置され様々な設計および／または配置を有する複数の構造体から電気活動が生じる場合に行われる。例えば、ある種類の性能パラメータの値の空間的差異は、ダイ１５０を形成するために使用される製造プロセスについて情報を決定するために使用される。

更に、ダイ１５０の性能マップを作成するために、様々な種類の性能パラメータの測定を使用することができる。マップは、ダイ１５０上の様々な製造特性の値又は存在を示すことができる。したがって、マップは、各製造完了の前後において、ダイ１５０又はそのウエハの製造における多数のプロセスを評価するための情報を提供することができる。

性能パラメータ値が測定されるダイ１５０又はそのウエハ１１０の箇所には、製造工程又は製造プロセスの１つ以上の特性の有無に基づく性能パラメータ測定を強調する、機構、構造体、および／または集積回路素子が設けられる。一実施形態において、１つの性能パラメータ値は１つの製造工程又は特定の一部の製造工程に主に起因し得る。

図１Ｃに示したような一実施形態において、ダイ１５０の所定の箇所は、性能関係パラメータの測定を行うために選択される。所定の箇所は、複数の各群（Ａ_１〜Ａ_ｎ、Ｂ_１〜Ｂ_ｎ・・・Ｄ_１〜Ｄ_ｎ等）にてラベル付けされる。各群（例えばＡ_１〜Ａ_ｎ）において特定の性能パラメータが測定される。このとき、各群の各性能パラメータは特定の種類の電気活動に基づく。各群の性能パラメータは１つの種類に対応する。共通の設計又はフィーチャを有するおよび／または同じ製造工程への依存性を示す構造体に基づき測定が行われる。特に、各種類の性能パラメータは、他の製造工程／手順に対して１つの製造工程又は製造手順を強調するよう誘導又は設計される電気活動から測定することができる。実際、この電気活動は、他の製造工程から独立して誘導又は設計がなされ得る。これにより、電気活動から判断された性能パラメータは、１つ（又は複数の場合もある）の製造工程又は製造手順にほとんど専ら依存することが可能になる。簡略化された一例においては、共通のテスト構造体をダイ１５０の能動領域１５２に配置し、刺激および／または他の信号によって作動させることができる。結果として生じる電気活動は、Ａ_１〜Ａ_ｎ群の性能パラメータの１つとして検出、測定することができる。一例において、ウエハの製造が均一な場合、一群における性能パラメータ間には認識可能な値の差異はない。ただし、空間的プロセス差異がある場合、性能パラメータ値の間には認識可能な差異（おそらくある傾向を有する）が存在し得る。ダイ１５０の非能動部１５４に基づく性能パラメータ値も、能動領域１５２における性能パラメータ値のためのベースラインとしての又は校正用としての一群の値を提供する等の他の目的のために特に使用される。

一実施形態において、各性能パラメータの値は、特化されたテスト構造体の誘導および／またはシミュレーションを行うことから生じる電気活動から判断することができる。構造体は、ダイ１５０の１つ以上の製造工程又は製造手順に直接関係する性能パラメータを示すよう設計することができる。更に、特化された構造体の設計は、一群における他の製造工程又は製造手順に関して示された性能パラメータの値において依存性が存在しないようになされ得る。

例えば、作動時に特定の信号を生成するある種類の構造体を使用して、特定の性能パラメータ値を決定することができる。この特定の性能パラメータ値は、特定の製造特性が存在する場合に値域を増幅する又は値域外にあるものと理解される（例えば、特定量を超えたキャパシタンス又はゲート長の差異）。同じ例において、構造体の設計は、他の製造工程又は製造手順の特性の効果を最小化する又は除去することができる。ここで、かかる特性は、性能パラメータの値に対して比較的小さな又は有意でない効果を及ぼす。他の例として、性能パラメータは、余剰の金属又は余分な金属から生じるキャパシタンスがチップに存在するときに高い測定値を示すデバイスに基づき測定された電気活動に対応し得る。

性能パラメータと、識別された製造工程又は製造手順との間の関係は、測定性能パラメータの変動に基づき得る。この変動は、特定のダイ１５０の性能に影響を及ぼす空間的変量、速度変量、その他の変量に基づき得る。

図１Ａ〜１Ｃに示したような一実施形態によって、様々な利点が得られる。これらの利点の１つは、製造工程に密接に関係する性能パラメータを決定することによって、エンジニア、設計者、歩留まり管理者は、製造完了前に問題を有する特定の製造工程（工程内で使用するツールやモジュールを含む）を識別することができる。これによって、製造で使用されるプロセスと手法がより有効に調査され、改良される。例えば、製造の一工程における欠陥は、個々のウエハの製造間に検出し、改良することができる。このとき各後続ウエハは、より良好な歩留まりを示すことができる。例えば従来、設計欠陥によってしばしば、ウエハの複数のチップは意図した性能レベルで販売されるよりむしろ意図より低い性能レベルの製品として販売されてきた。この場合、個々のチップの価値は著しく低下する。従来の方法においては、ウエハ製造評価は高コストで時間がかかるプロセスであって、しばしば統計的分析のために多数のサンプルを必要とするものであった。これとは対照的に、本発明の実施形態においては、製造問題を「製造中に」検出することができ、他のウエハの製造開始前に特定の製造プロセスを是正する機会が得られる。統計的分析は依然として使用されるものの、本発明の実施形態においては、統計によって以前の方法よりもはるかに速やかに特定の製造プロセスを特定することができる。更に、データはウエハのダイ内に基づき決定されるので、製造プロセスにおける問題はより良好に検出され理解される。また、監視、検出、特定、及び分析はインラインでプロセス中に実施され、是正措置や適切な調整を行うことができる。

図２は、本発明の一実施形態におけるウエハ、ダイ、又はチップの製造を評価する方法を示している。図２で示した方法は、例えば図１Ａ〜１Ｃで示したような測定性能パラメータの使用と共に実施することができる。したがって、図１Ａ〜１Ｃにおける符号は、かかる方法を実施するための適切な順序を示すことを意図して付されている。

最初に、ステップ２００において、ウエハは１つ以上の製造工程又は製造プロセスを完了する。次に、ステップ２１０において、ダイ１５０の能動領域１５２内を含めたウエハ１１０の様々な箇所において測定された性能パラメータが得られる。例えば、プローブ装置１０２は、様々な箇所における電気活動のチップ内測定を行うために使用することができる。性能パラメータの決定源である電気活動を示すよう設計されたあるいは理解されるテスト構造体等の機構は、ダイ１５０内に選択的に位置決めすることができる。性能パラメータは、エネルギー、刺激および／またはテスト信号によってかかる機構を作動させることによって、更には、各素子および／または出力信号パッド内の所定の箇所に基づく電気活動を、ノンコンタクト電気的手段、光電子的手段、および／または電磁的手段によって検出する（測定する）ことにより、測定することができる。

ステップ２２０において、ステップ２１０で測定された性能パラメータ値の変動が決定される。一実施形態において、変動は空間的であり、ダイの能動領域１５２を含めたウエハ１１０とダイ１５０全体に適用可能である。かかる値の空間的変動は、共通性能パラメータの値（例えば共通テスト構造体からの出力、特定のチップ上コンポーネントから出された検出値）がある箇所と他の箇所との間でどのように変化するか、また所定の箇所がダイ内にあるのか多数のダイやスクライブ領域１２１に分散しているかについて示す。この他、変動はスイッチング速度やスルーレート等、他のパラメータに基づく場合もある。

一実施形態において、測定性能パラメータの空間的変動によって、チップの性能に不利におよび／または不測の影響を及ぼす特定の製造関係特性を特定するための分析ツールが得られる。ダイ内の分析について、各ダイの性能は多数の独立因子の関数として特徴付けられ得る。このとき、各因子はそのダイの物理的属性に基づく。ダイ１５０又はそのウエハ１１０全体に渡る空間的に様々な物理的特性を示す製造プロセス又は製造工程の性能は、プロセスの差異の一例である。

一実施形態によれば、ステップ２３０において、プロセスの差異によって生じるウエハ１１０および／またはダイ１５０の特定の物理的特性の空間的変動は、ウエハ１１０の製造方法を評価するために使用される。性能パラメータは、特定のプロセスの差異の効果を強調するために誘導又は設計される電気活動に基づき測定することができる。この原理の分析は、以下のように行うことができる。デバイスの回路性能Ｐを表す関数Ｆを考える。性能Ｐは、製造手順において使用される材料の構造特性と電気的特性を表す複数の物理的パラメータに依存する。

（１） Ｐ＝Ｆ（Ｌ，Ｗ，Ｔ_ｏｘ，Ｉ_ＳＤＥ，・・・），
ここで、例えば、ＬとＷはそれぞれデバイスのゲートの長さと幅、Ｔ_ｏｘは、ゲート酸化膜の厚さ、Ｉ_ＳＤＥはソースドレイン拡張インプラント量である。Ｐは、ここでは便宜上省略されている相関パラメータなどの他のパラメータにも依存する。プロセス又は工程により生じた物理的特性の変動に対応する製造プロセスの差異によって、以下の式により一次近接可能なＰにおける測定可能な変動が導かれる。

（２） ΔＰ|ｓ１≒δＦ／δＬ・ΔＬ|ｓ１＋δＦ／δＷ・ΔＷ|ｓ１＋δＦ／δＴ_ＯＸ・ΔＴ_ＯＸ|ｓ１＋・・・
ここで、評価は特定のプロセス工程ｓ後に特定の箇所１にてなされる。このとき、δＦ／δＸは変数Ｘ（Ｌ、Ｗ等）の影響に対するＦの反応である。

この数式においては、ダイ又はチップ上のデバイスの性能の変動は、ウエハの製造におけるプロセスの工程から生じる特定の属性又は結果の変動の関数として表すことができる。ここで変動は、プロセス工程後に評価されるか、又は任意の箇所で評価されるか、又はその両方の条件で評価される。性能パラメータの測定源である電気活動を引き起こすウエハ１１０又はダイ１５０のフィーチャは、それぞれ選択され構造化されるので、パラメータの１つのみが一度に特定のプロセスの変動に対して感応する。これは、共通の性能パラメータの変動が比例的であるか、又は少なくとも対応するプロセスの変動に対して何らかの直接的関係を有することを意味する。例えば、プロセスの差異は箇所に基づき得る。ここで、プロセスは、ウエハの領域又はすべてに対して均一に実施されない。また、工程が１つ以上のウエハの製造で実施される方法にも差異がある。

一実施形態において、ステップ２３０は、製造工程の特質又は特性を、性能パラメータの空間的変動と関係付けることを含む。このステップは、測定の前後で実施することができる。

一実施形態においては、指示されたプロセスの差異が許容可能かどうかステップ２４０で決定する。プロセスの差異が許容可能である場合、ウエハ１１０の製造はステップ２５０において続行され、他の製造工程又は他のプロセスが実施される。プロセスの差異が許容可能でない場合、ステップ２６０において是正処置が講じられる。是正処置は、ステップ２００のプロセス工程を繰り返す形態であり得る。この他、是正処置は、製造中止、又は後続のウエハの１つ以上の製造工程の性能の変更に相当する場合もある。この他、是正処置によって、製造を続行することも可能であるが、これは製造を是正するためのデータが収集され分析された場合に監視状態下でなされる。製造特性がライン終端まで検出されない場合もあり得る。次のラインで逸脱を繰り返さずに、オペレータは小さな修正を要する製造工程又は製造プロセスを評価することができるので、逸脱はなくなるか、又は次のラインに持ち越されることが少なくなる。

空間的変動を決定する代わりに、他の種類のダイ内逸脱を識別してもよい。例えば、本発明の実施形態においては、ウエハ全体又はダイ全体に均一に分布する製造工程の許容不可能な結果又は属性を検出することができる。

図３は、チップ又はウエハ内のダイに基づき測定された性能パラメータが半導体ウエハの製造で使用される複数の基本的な工程又はプロセスの実施を評価するためにどのように使用され得るかについて示すブロック図である。製造で通常実施される複数のその他の種類のプロセスが存在するものの、図３はリソグラフィプロセス３１０、エッチプロセス３２０、成膜プロセス３３０、研磨プロセス３４０（例えば化学的機械的研磨）、及び相互接続プロセス３５０を示している。これらのプロセスは、半導体ウエハの製造において使用されるプロセス全体の一部を形成する。図３に示したプロセスは、特定の製造プロトコル又は製造法による必要性に応じて、様々な順序で実施され繰り返されることができる。

一実施形態によれば、１つ以上の製造プロセス又は製造工程は、一群の１つ以上の特性３１４〜３１８に関係付けることができる。１つ以上の製造工程の実施に基づく結果および／または属性を含む製造特性３１４〜３１８は、２つ以上のプロセスと関係しており、重複していてもよい。製造特性３１４〜３１８は、個々としてであれ、他の製造特性との組合せにおいてであれ、特に他の製造プロセスの観点から、製造特性に関係するプロセス又は工程がどのように実施されるかについて識別するウエハ又はダイのフィーチャ又は特徴に相当し得る。製造特性３１４〜３１８は、性能パラメータの測定に基づき決定される。これは、図３に示した各プロセスがウエハ１１０の所定の箇所で（ダイ又はスクライブ領域を含む）観察された電気活動に基づき性能パラメータを測定することによって評価された後に続いて得られる。これらの性能パラメータの値は、特定の製造特性に関係付けるために評価、分析することができる。このとき、製造特性は、図３に示したようなプロセス又はそのサブプロセスに関係し得る。

測定は、製造中又は製造完了後のいずれにおいても行うことができる。性能パラメータは、第１金属層がウエハ１１０上に成膜された後に測定可能な場合もある。一実施形態において、性能パラメータの測定は、第１金属層の成膜完了を発端として、特定のプロセスの完了後に繰り返し行われる。一実施形態において、反復プロセスによってオペレータは、同じ箇所でプロセスの各工程で性能パラメータの差異を観察し監視することができるとともに、より良好な歩留まりと性能を得るために期待される結果に従って調整措置を講じることができる。

図３に示した一例において、ウエハの個々のダイ内における性能パラメータＡ群（図１Ｂを参照）の機能を使用して、製造におけるリソグラフィープロセス３１０とエッチプロセス３２０とを評価することができる。例えば、Ａ群の機能は、リソグラフィープロセス３１０とエッチプロセス３２０の結果として理解される製造特性の変動、値、又はその他の指示値を示すことができる。同様に、性能パラメータのＢ群の機能を使用して成膜プロセス３３０を評価することができ、性能パラメータのＣ群の機能を使用して研磨プロセス３４０を評価することができ、性能パラメータのＤ群の機能を使用して相互接続プロセス３５０を評価することができる。この説明は、一例に過ぎず、多くの変形例が可能である。例えば、１つの種類の性能パラメータの１つの機能を他の種類の性能パラメータの他の機能と共に使用して、製造の１つ以上の工程を評価することができる。特定の機能の結果が特定の製造プロセスに関する情報にどのように関係しどのように情報を提供するかについては、単純な場合（特定の製造特性の値がより大きい、又はパラメータの変動が規定限界外）から複雑な場合（１つの製造特性のチップ内の変動が、他の製造特性のチップ内の変動から見て許容不可能）まで幅がある。

同様に、様々な機能を性能パラメータの一群において実施することができる。図３に示したような一実施形態において、１種類の物理的特性（または他の製造特性）を他の種類から特定するために、ウエハのダイの様々な箇所における特定の性能パラメータの測定値について、例えば数式２等の数学関数を使用する。図３に示したプロセスの１つに対応するように製造特性を特定する。他の種類の機能も可能である。例えば、ある機能においては、個々のダイにおいて測定された性能パラメータが互いに比較され、かつウエハの最大性能パラメータ値と比較されることが必要である。他の機能においては、一群の測定性能パラメータのうちの１つ以上（例えば、一群ＡのＡ_１）が既知で期待された又は所望の定数と比較されることが必要である。比較が良好でない場合（例えば、期待範囲および／または許容可能範囲を上回る）、対応する工程に関する評価情報を決定することができる。

異なる又は同じプロセスに関する評価情報を識別するために、２つの機能を一群のパラメータにおいて実施することもできる。例えば、リソグラフィープロセス３１０は、ダイ内のＡの合成物を決定するためにアルゴリズムを使用してＡ群のパラメータにより評価することができる。加えて、各性能パラメータ値は、良好な比較を行うために所定の定数と比較される。この例において、２つの機能はそれぞれ、特定の製造プロセスの実施方法に関する評価情報を提供する。

他の例においては、ある種類の各性能パラメータの変動を、ベースライン種類の変動と比較することができる。ベースライン種類は、任意の特定の製造工程又は製造箇所について変動を示さない性能パラメータに基づくことができる。

異なる性能パラメータによって実施される機能は、製造のダイ又はウエハレベルの分析に適用することができる。ウエハレベルの分析に適用するためには、性能パラメータの値はウエハ１１０上の異なるダイに基づき測定することができる。

性能パラメータの複数の特定の例、及びそれらがウエハ１１０の製造におけるプロセスにどのように関係するかについては、以下のとおりである。１つの性能パラメータは、１つの抵抗測定に対応する。チップ性能には悪影響が及ぶことがある。例えば、ウエハ１１０上で研磨プロセス３４０が実施される場合、ウエハ内のダイの余分な、又は不均一な研磨され高度に薄い領域が生じることにより、これらの領域における相互接続の実効抵抗が増大する。一実施形態において、相互接続の抵抗のばらつき（著しく高い又は著しく低い）に感応する回路素子が、チップ又はウエハが望ましくない抵抗の差異を有するかどうか決定するためにダイに埋め込まれるか配置されている。抵抗が出力における遅延を引き起こすかどうか決定するため、これらの回路素子からの出力を参照することができる。特に、これらの素子は、回路素子の高密度又は低密度が存在し抵抗の偏差がより生じ易い場所に埋め込まれるか配置されることができる。抵抗を強調する回路素子からの出力を測定することによって、少なくともその回路素子の箇所又はその箇所の近隣において、その素子に基づきチップ及びウエハの抵抗特質を特定することができる。一例として、抵抗の空間的変動、および／または抵抗測定値と既知値又は所望値との比較を組み込むように、１つ以上の機能を形成することができる。望ましくない抵抗の存在を強調するか、或いはダイ上に配置された際にほぼ同一のスイッチング速度を有することが必要な共通構造を使用して、能動領域の許容不可能な抵抗変動の程度を評価することができる。このように、ダイ上の特定領域の抵抗を示すパラメータによって、例えば研磨プロセス３４０について評価情報が得られる。

性能パラメータの他の例は、極端なキャパシタンス値を有する回路素子に関するタイミング遅延および／またはスイッチング速度の測定である。望ましくないキャパシタンスの存在は、かかる回路素子に大きな影響を及ぼす可能性がある。望ましくないキャパシタンスに大きく影響を受けた回路素子のスイッチング速度を測定することによって、値又は式の構成を、プロセス工程の１つを評価するために展開することができる。例えば、金属成膜プロセス３３０は、キャパシタンスを検出するために使用される回路素子のスイッチング速度に基づき評価することができる。

製造プロセスを評価するためのプロセス感応性テスト構造体
プロセス感応性テスト構造体（ＰＳＴＳ）は、ウエハの製造における特定の工程および／または工程の手順に刺激を与えた際に電気性能的に感応性を有する構造体を意味する。一実施形態において、ＰＳＴＳは、一群の製造工程の性能又は結果に対して強調された感応性を有し、その他の製造工程の結果又は性能についてはるかに小さな感応性を有する。ＰＳＴＳの感応性は、ウエハ又はダイの領域における抵抗又はキャパシタンスを含む（ただしこれらの限りではない）１つ以上の製造工程の性能から生じる電気効果にまで及ぶことが可能である。ＰＳＴＳの感応性は、製造工程から影響を及ぼされるか又は製造工程から生じるゲートの幅又は長さ等の物理的属性にまで及ぶことも可能である。ＰＳＴＳは、製造工程から生じるダイ又はウエハにおける特定の属性の存在により、ＰＳＴＳがその工程又は属性に関係する電気活動を出力する又は示すように構成することができる。上記実施形態で説明したとおり、電気活動は、製造工程、製造手順、又はプロセスに関する情報を得るために分析することができ性能パラメータとして測定することができる。

従来技術の手法では、テスト構造体がウエハのスクライブ領域に設置され、機械的接触を行うテスターで測定され、それによりスクライブ領域における差異に相関関係を有するプロセス関係パラメータを得る。スクライブ領域はスクライブ領域外のウエハの能動ダイ領域内の局所差異とあまり関係しないことがわかっているので、スクライブ内で測定されたプロセスの差異はウエハの能動ダイ領域のプロセスの差異とはあまり関係がない。これまでも、ウエハのダイ内にテスト構造体を使用する試みがなされてきた。しかし、これらの方法は、ウエハの製造の完了後にのみテスト構造体を測定することに依存する。したがって、テスト構造体は完全に製造されたウエハに基づくプロセスの差異を測定することのみが可能であった。

かかる従来の方法とは対照的に、本明細書に記載の実施形態においては、製造プロセス中にダイの能動部及び重要な部分の中に設置可能なテスト構造体が提供される。このテスト構造体は、ノンコンタクトで刺激を受けて、測定可能な電気的特性を示す又は生成することができる。このとき、テスト構造体に基づく電気活動の測定は、製造中にウエハの製造を評価するために使用することができる。したがって、構造体はダイ内のプロセスの差異の効果に関する情報を決定するための直接測定を使用するための機構を提供する。本明細書に記載の実施形態においては、部分的に加工されたウエハについて測定されるプロセスの差異が得られる。これは、特定のプロセスの差異の情報の有用性を大きく促進するので、是正処置を講じることが可能なときに製造プロセス中に情報を得ることができる。

一実施形態において、ウエハに設置されるＰＳＴＳの少なくとも一部が特定の製造工程又は製造手順に対して感応性を有する。同じＰＳＴＳは、製造プロセス内の他の製造工程には感応性を有さない。このネガティブ関係により、ＰＳＴＳの電気活動がどの製造工程に依存するかについて特定することができるので、ＰＳＴＳの電気活動はある製造工程又は製造手順について明確な指標を提供する。

図４は、一実施形態に係るＰＳＴＳ４１０を示す基本ブロック図である。ＰＳＴＳ４１０は、所望の製造工程又は製造手順に対する特定の感応性が構造体固有であるよう構成することができる。一実施形態において、パワー４１２とテスト信号４１４は、ＰＳＴＳ４１０への入力である。パワー信号４１２はＰＳＴＳ４１０を刺激し、一方テスト信号４１４は、ＰＳＴＳをトリガする。一実施形態において、パワー４１２とテスト信号４１４との両方が供給されると、ＰＳＴＳ４１０が作動して出力４２２を発生する。場合によっては、ＰＳＴＳに刺激を与えるかトリガするだけでＰＳＴＳ４１０を作動させることも可能である。一実施形態において、ＰＳＴＳ４１０の作動時に、ＰＳＴＳ４１０に内在する二次信号又は一連のノード間信号４２４が検出される。例えば、信号４２４はＰＳＴＳの素子のスイッチのオン又はオフに応じて、ＰＳＴＳ４１０のトランジスタから生成される光子に対応し得る。一方、信号４２２は、テスト信号４１４がＰＳＴＳによってどのように変化したかを反映する多くのノードが集まってできた電気信号に対応し得る。出力４２２とノード間信号４２４との一方又は両方を使用して、１つ以上の性能パラメータを決定する。性能パラメータの例としては、トランジスタスイッチング速度、回路のタイミング、ＰＳＴＳ内のトランジスタとスイッチのスルーレートが挙げられる。ＰＳＴＳ４１０構造体により、出力４２２とノード間信号４２４から判断される性能パラメータ値は、特定の製造関係属性に直接依存する。例えば、回路素子は、（例えば、金属成膜の汚染により）二次抵抗が高密度領域内のウエハ上に形成されている度合いを決定するために使用することができる。したがって、回路素子の出力は、少量の望ましくない抵抗から悪影響を受ける。

ＰＳＴＳ４１０の出力４２２と二次信号４２４は、ダイ又はウエハの製造を評価するための評価情報４３２を得る又は形成するために使用される。例えば、出力４２２が特定の製造工程の結果である物理的特性に依存する場合、チップ内の出力の様々な値と特定のプロセス工程との間に相関関係が得られる。この相関関係を得るには、出力の変動の決定、又は出力の計数値と所望の又は既知の値との比較が必要な場合がある。出力の変動は、プロセスの変動及び逸脱を決定するために使用することができる。

以下で詳述するとおり、ＰＳＴＳ４１０のために様々な回路と構造体を使用することができる。特定のＰＳＴＳ構造体の種類は、共通設計を有するＰＳＴＳ構造体に対応することができる。ＰＳＴＳ構造体の種類を指定するために、他の変数を使用することができる。例えば、ＰＳＴＳ構造体の種類は、関係する、又は特定の製造工程、製造プロセス又は製造結果を示すすべての構造体に対応することができる。多数の種類のＰＳＴＳ構造体を、ウエハ上、ウエハのダイ内、特にダイの能動領域に分布させることができる。特定の種類の複数のＰＳＴＳ構造体を、ダイの能動領域内に設けることができる。

図５は、チップ又はウエハの製造に関する情報を得るためにテスト構造体を使用する方法を示している。情報は、特定の製造工程又は製造手順が期待したとおり実施され期待したとおり結果をあげているかどうかを決定するために使用することができる。

ステップ５１０において、テスト構造体の箇所が識別される。これらの箇所は、ウエハ、ダイ、及びダイの能動領域内の個々の箇所に対応可能であり、またスクライブ内に設けることも可能であり、この場合インライン電気接触テスト用に通常そこに設けられるｅ−テスト構造体との比較に使用される。テスト構造体やニーズによって、複数のテスト構造体を例えば単一のダイ上に分布することができる。

ステップ５２０において、ウエハの製造が開始する。これには、リソグラフィーやエッチング等のプロセスの性能が含まれる。金属第１層（金属１）の成膜に続いて、電気伝導が確立され、テスト構造体に刺激が与えられテストが行われる。

ステップ５３０において、選択されたテスト構造体を特定の製造において作動させることができる。したがって、様々な製造工程において選択的に作動するテスト構造体を配置することが可能である。このように、テスト構造体は、製造完了前に、及び特定の工程、手順、又はプロセスを繰り返す前に、特定のプロセスを分析するために使用することができる。したがって、例えば、第１金属の成膜によってウエハ上のダイに影響を及ぼす欠陥が生じた場合、いくつかのテスト構造体を作動させて、問題が第２金属層ではなく第１金属層に存在することを決定することができる。

ステップ５４０において、作動テスト構造体の電気活動が検出され判断される。一実施形態において、電気活動は、個々のゲート又は構造体全体のスイッチング特性等の性能パラメータに対応する（例えばタイミング遅延、スルーレート、又は回路のタイミング）。特定のトランジスタ及びゲートを観察することも、或いは構造体全体の出力を検出し測定することも可能である。

ステップ５５０において、ウエハの製造における１つ以上の工程又はプロセスを評価するための情報が、テスト構造体の電気活動から得られる。評価情報は、様々な形態をとり得る。例えば情報は、統計的にかつ複数のウエハの製造を含む期間に渡って形成することができる。この他、情報は直接使用することもできる。例えば、特定のテスト構造体からの出力が許容可能範囲外である場合、製造を停止したり、後続のウエハについて製造を調整することができる。いずれの場合も評価情報は、特定の製造プロセス、製造工程、又は製造手順に対して調整や修正を行うために任意の時点で使用することができる。

本明細書に記載の実施形態によれば、テスト構造体は電気作動スイッチング構造体とその他のデバイスから形成される。テスト構造体は、特定の条件下で電気活動を示すことが可能で、電気活動の測定は、チップ、ダイ、又はウエハに関する情報と相関関係を有し得る。特に、電気活動は、上記電気的活動スイッチング構造体の測定の変動が、スイッチング素子の設計による個々のプロセスコンポーネントの差異に関係するという原則に基づいて測定され、使用されることが可能である。電気活動は、集合ＰＳＴＳの出力４２２として測定することもできるし、ＰＳＴＳの各素子のノード間で測定することもできる。

一例において、テスト構造体は、ゲート長の効果を強調し、他の製造工程の効果を最小化するために使用することができる。このゲート長の変動の例において、ゲート長の増大に応じて遅延が増大するとき、数式（２）は以下の式（３）のように簡略化される。

（３） ΔＰ≒δＦ／δＬ・ΔＬ
また、このスイッチング回路ΔＰに基づき測定される変動は、ゲート長ΔＬに関係するプロセスの変動に比例する。

図６は、本発明の一実施形態においてＰＳＴＳがどのように形成され使用されることができるかに関するより詳細な方法を示している。任意の種類の製造（例えばＭＯＳ、ＣＭＯＳ、バイポーラ、ＢｉＣＭＯＳ等）について、ステップ６１０において単純な基礎単位回路要素が選択および／または設計される。図７Ａはチャネルの幅（Ｗ）と長さ（Ｌ）を示すＣＭＯＳ技術の適切な基礎単位回路要素の特徴を示す図である。他の製造プロセスのために単純な要素を決定することも可能であると、当業者には理解されるであろう。同図には、（ｉ）１つ以上のゲート７０２（寸法（例えば幅又は長さ）を変更可能なＣＭＯＳのｎ型及びｐ型のトランジスタから構成される）、（ｉｉ）付属の直列抵抗（Ｒ）７０６とキャパシタンス（Ｃ）７０８、（ｉｉｉ）測定鎖内の次の素子から又は次の素子への入力として解釈される基礎単位７０９の調整可能な負荷又はファンアウトが含まれる。基礎単位回路の１つの適切な種類は、基本的な基礎単位回路内のＣＭＯＳインバータの使用を表した図７Ｂに示したような、ＣＭＯＳインバータ鎖である。

図７Ｂは、関係するパワー／刺激と出力パッドとを有するダイの能動部に形成可能な同一の基礎単位から構成され、かつ製造工程の属性と結果に感応性を有する時間遅延測定を行うために構成されたＰＳＴＳを示す。ＰＳＴＳには、図７Ｂに示した実装においてはＣＭＯＳスイッチング素子である２つ以上の直列接続インバータ７１２を有する回路素子７１０が含まれ得る。一実施形態において、インバータ７１２はそれぞれ一対の相補型ＣＭＯＳトランジスタを含む。特に、各インバータ７１２は、ｐチャネル型トランジスタ（ＰＭＯＳ）７２２とｎチャネル型トランジスタ（ＮＭＯＳ）７２４を含む。各インバータ７１２において、ＮＭＯＳトランジスタ７２４とＰＭＯＳトランジスタ７２２は、入力として共に接続されるゲートと、出力として共に接続されるドレインとをそれぞれ有する。ＰＭＯＳトランジスタ７２２のソースは正の供給電圧に接続し、ＮＭＯＳトランジスタ７２４のソースは負の供給電圧に接続している。ＰＭＯＳトランジスタ７２２の基板には、正のバイアスがかけられ（通常正の供給電圧で）、一方ＮＭＯＳトランジスタ７２４の基板接続部には負のバイアスがかけられている（通常負の供給電圧で）。回路構成がより小さい供給電圧で動作可能な手法が有用である（例えば、低供給電圧に関する順方向バイアスソース−タブ接合を論じている米国特許第５，９３６，４７７号明細書を参照）。

図７Ｂに示した回路素子は、回路素子が形成されたウエハの製造工程又は製造手順の属性に関係する電気活動を示すように操作可能な構造体の一例である。更に、直列インバータは、プロセス感応性構造体を形成するために、より大きな構造体内に構成される又は組み込まれることが可能である。かかる構造体においては、性能パラメータを示す出力が得られる。例示したような一実施形態において、性能パラメータは、構造体の入力と出力との間の時間遅延であってもよいし、この構造体内のトランジスタのスイッチング速度を示すその他の要素であってもよい。例えば、この構造体の一部のインバータ７１２のトランジスタ７２２、７２４は、製造工程又は製造手順から影響を及ぼされるスイッチング速度を有するよう物理的に変更される。このとき構造体は、異なる箇所および／または異なるスイッチング環境に設けることができるので、２つのかかる構造体の時間遅延における差異は、ウエハの製造におけるプロセスの差異を示す。

一実施形態において、ＰＳＴＳは、３つの基本的な段階を含む。１つは入力バッファ７１１であり、１つはテスト段階７１３であり、１つは出力バッファ７１５である。テスト段階７１３には、操作可能な回路要素が含まれている。入力バッファ７１１と出力バッファ７１５はパワー入力を制御して、テスト段階７１３のトランジスタがオンであるときのレートを制御する。いったんパワーがテスト構造体に送られると、テスト段階７１３のトランジスタは、設計ベースラインに基づき、測定している製造工程又は製造手順の結果に関係する強調特性を示す。一実施形態において、入力バッファ７１１と出力バッファ７１５の両方は、以下に説明するすべてのテスト構造体に共通である。

ステップ６１５において、製造工程又は製造手順の属性が選択される。性能パラメータがテスト構造体の電気活動に基づき測定可能な場合、この属性は、特定の性能パラメータと相関関係を有し得る。

ステップ６２０において、１つ以上のテスト回路基礎単位の種類が形成される。ここで、少なくとも一部の種類におけるテスト回路基礎単位が設計されて、選択された製造工程又は製造手順の存在にどのように関係するかについて強調された性能パラメータ値が得られる。特に、特定の種類における各テスト回路基礎単位の性能パラメータの測定における変動は、対応する製造関係属性における差異を示す。一実施形態において、特定の種類における各テスト回路基礎単位の性能パラメータの測定における変動は、ベースライン構造体の種類に基づく同じ測定における同様の変動と比較される（ステップ６３５を参照）。このステップでは、スイッチング回路の最大感応性が特定のプロセスパラメータに対応するよう、個々の基礎単位の物理的設計を選択することができる。これはスパイス、スペクター、又は数値シミュレーション法の様々なバージョンのようなデバイス−回路分析プログラムを使用して実施することができる。

ステップ６２５において、テスト基礎単位の様々な種類におけるスイッチング素子が測定構造内に設置され、スイッチング素子はウエハプロセス中にテストを受けることが可能になる。測定構造をどのように使用できるかに関する例には、周波数と位相シフトとの両方に関する遅延に基づく測定が挙げられる。図７Ｃにおいて、１つ以上の遅延感応性素子７３１は、一連のインバータ７３４の間に設けられるか又は一連のインバータ７３４内に埋め込まれ、制御装置７３０又はトリガ装置の制御を受け、フィードバック７４０を介してそれ自体に回帰するよう相互接続されることにより、リング発振器（ＲＯ）が形成される。図７Ｄにおいては、位相シフトを示す基準出力７５０を追加したことにより、位相に基づくインバータ回路が形成されている。遅延感応性素子７３１は、図７Ａで説明したように操作可能な構造体に対応することができる。完成テスト構造体は、測定構造内に設けられたテスト基礎単位を備えることができる。各性能パラメータの測定（例えば遅延に基づく測定）によって評価され得る製造関係属性の種類には、Ｌ_ｅｆｆ、相互接続抵抗とキャパシタンス、ゲートのキャパシタンス、漏電、その他の性能パラメータが含まれる。一実施形態において、同じ箇所における様々な強調された感応性のために設計された別個のＰＳＴＳ、又は１つの特定の感応性を有する同じＰＳＴＳ、又はこれら２つのタイプのＰＳＴＳの組合せは、ダイ又はウエハ全体に分散可能で、かつ箇所ごとに又は感応性の種類ごとに又は箇所と感応性の種類ごとに区別可能な出力「徴候」（例えば周波数や位相シフト）を考慮して設計可能であるので、同時であっても別個に検出される。本実施形態において、ウエハ上の所定の箇所に適合する検出装置や刺激装置を含むプローブカードを利用して、ウエハ上のダイを同時にプロービングして処理能力を増大させることができる。

個々の製造属性とベースラインとの両方に関するテスト構造体の種類を構成することができる。各プロセス工程又は各工程ごとに１つのＰＳＴＳ又はＰＳＴＳ群を確立するプロセスは、すべての所望のプロセス工程が網羅されるまで繰り返される。

ステップ６３５において、構造体のベースラインの種類が形成される。一実施形態において、ベースラインの種類は、テスト構造体の１つ以上の種類として同じ基礎単位から構成される。これらのベースライン構造体は、ＰＳＴＳの強調されたプロセス工程感応性に対して感応性を有さないよう設計される場合もあるし、あるいは、強調された感応性を有するＰＳＴＳと共に配置されたときは２つの構造体の結果の差異がプロセス工程に対して強調感応性を有するように設計される場合もある。構造体のベースラインの種類は不可欠ではないが、かかるテスト構造体の使用は有益である。

ステップ６４０において、ベースラインＰＳＴＳを含むＰＳＴＳの各種類はダイ内に配置される。ステップ６４５において、各テスト構造体に基づき電気活動の測定を行う。図７Ｃ、７Ｄに示したように、電気活動の例としては、プロセス感応性構造体の反応を示すデバイス性能測定（例えば周波数と位相遅延）が挙げられる。電気活動には、各ＰＳＴＳがテスト信号を処理し出力する方法と、ＰＳＴＳの個々の素子が働く方法（例えば個々のゲートスイッチのタイミング、スルーレート、形状等）が含まれ得る。本明細書で他の部分に記載したとおり、電気活動の種類には電気活動出力信号と光信号が含まれる。光電子信号は、テスト構造体が生成した光信号に基づき検出、分解され得る。加えて、構造体は、電気活動が検出パッドに対して電磁信号および／または光電子信号を生成するよう設計することができる（例えば図１１に示した素子１１３０）。加えて、構造体は検出パッドに存在する電気活動を検出するための電子ビーム手法及びイオンビーム手法を使用可能にするよう設計することができる。

ステップ６５０において、ステップ６４５で行った測定の差異を分析する。分析は、特定の種類におけるＰＳＴＳ間の分析、ＰＳＴＳの複数の種類間（個々又は一群として）の分析、又は相互比較分析、非ＰＳＴＳデバイスの「単純な」速度測定分析、又は非感応性構造体分析である。特に、ＰＳＴＳの各種類は、その特定種類における差異であるか、あるいはベースライン差異測定に関する所定の差異を超えているかどうか決定するために、ＰＳＴＳのベースライン種と比較することができる。

図８は、図６で説明したような方法がどのように実施されるかに関する代表例である。図８は、チップ８１０の様々な箇所８１２に分布されたＰＳＴＳの集りを示している。これには、互いに物理的に共に配置され非常に近接しているベースラインＰＳＴＳ（この出力は符号８０２で示す）、パワー、信号、検出回路構造、パッドが含まれる。ベースラインＰＳＴＳは、ＰＳＴＳの１つ以上の種類の設計基礎単位のスイッチング素子と同様のスイッチング素子を含むと考えられる。図８を参照すると、ＰＳＴＳの集まりには様々な種類のＰＳＴＳが含まれ得る。ここで各ＰＳＴＳの種類は１つ又は一群のプロセスパラメータに対して感応性がある。複数の構造体全体は、各設置箇所が近接しているので同一のプロセス差異を有することになる。各箇所は、局所パターン密度の差異および／または他の局所処理状況の特徴を有する。処理中、制御構造体の測定は、かかる構造体に対する局所プロセスの差異の影響を確立するとともに、正規化され校正されたデータポイントとして使用することができる。かかるデータポイントに対して、他のプロセスおよび／または箇所の感応性測定とその各測定変動とが比較され、指標として計算される。また、差異は制御構造体に隣接する対応するＰＳＴＳにおいて明らかになる。局所プロセスの差異は、スイッチング回路デバイスの物理的寸法に関する変化、又はデバイスのドーピングに関する変化、又はそれらの両方に関する変化につながる。また、これらの差異はＰＳＴＳの測定性能関係パラメータ（例えば周波数又は位相反応）に影響を及ぼす。一実施形態において、ベースライン構造体の電気測定を他の構造体と比較することにより、プロセスの差異に最も関係する１つの製造特性が特定され得る。これは、プロセス差異に感応性があるスイッチング回路のみが性能パラメータにおいて著しい差異を示すからである。これによって、測定一式が、ゲート−モジュール問題（Ｌ_ｅｆｆ）と、相互接続抵抗におけるベースライン「ノーム」との差異にいたる相互接続ディッシングとの間を区別することが可能になる。従来の手法は、局所プロセスローディングに刺激を与えるため、チップ設計の一部に物理的に近接する異なるテスト構造体を設置することを目指していた。これとは対照的に、ここでは、テスト構造体、発電と調整のための隣接構造体、及び信号検出装置が、互いに隣接して設置され、チップ能動領域内とパターン密度変動領域に近接して共に配置されている。

図９Ａは、テスト段階回路素子９２０を示している。このテスト段階回路素子９２０は、付属のバッファ、パワー／刺激装置、出力パッド、回路構成と共にダイの能動部に形成することができる。また、回路９２０の反応全体に対するｐドープゲート長又はｎドープゲート長（それぞれＬ_ｐ、Ｌ_ｎ）９１０、９１２の影響を強調するため、ベースライン回路に関して又は互いに関して、時間遅延又は位相シフトの測定を行うよう構成することができる。これは、図７Ａに示した原理に従って、スイッチング素子、直列抵抗（Ｒ）、及び直列キャパシタンス（Ｃ）を変更することによって、更には、ｐドープゲート幅又はｎドープゲート幅（それぞれＷ_ｐ、Ｗ_ｎ）を大きい値に維持しながら、Ｌ_ｐとＬ_ｎを最小許容可能値又は最小に近い値又は準最小値のゲート長さであるように意図的に設計することによって実施することができる。差異から誘導される局所パターン密度から生じる寸法変動量は同じであるので（ΔＬ＝ΔＷ）、ゲート長全体に対するゲート長変動分は、ゲート幅全体に対するゲート幅変動分よりも大きくなる（ΔＬ／Ｌ＞ΔＷ／Ｗ）。また、これらのデバイスの周波数又は位相の測定変動は、ゲート長さに対して大きな感応性を有する。同一の相互接続素子９２０は、局所回路設計パターン密度を複製（模造）するために、電気的能動素子９２４又は電気的受動素子９２４のいずれかに設けられる。当業者は、チャネル長に対する個々のｎデバイスとｐデバイスの感応性は、個々の回路速度性能に及ぼすＬ_ｅｆｆの影響を強調するために設計されるＬ_ｐ又はＬ_ｎのいずれかによって達成され得ることが分るであろう。

図９Ｂは、付属のバッファ、パワー／刺激装置、出力パッド、回路構成と共にダイの能動部に形成可能であり、かつ回路の反応全体に及ぼす相互接続抵抗の影響を強調するために時間遅延測定又は位相シフト測定を行うよう構成可能なテスト段階回路素子９３０を示している。これは、局所パターン密度に誘導される差異又は厚さの差異から生じる寸法の差異がこれらのデバイスの周波数又は位相の測定変動に影響を及ぼすように、相互接続部９３４の長さを意図的に変更することによって実施可能である。相互接続部は、その幅が最小寸法に維持されるように、またその長さが集合構造体９３０の時間遅延が図９Ｂの隣接インバータの時間遅延から十分区別されるくらい大きな直列抵抗を形成するよう選択されるように変更される。また、相互接続部は、厚さと幅の局所差異が図９Ｂの隣接する素子よりも素子９３０の遅延に及ぼす影響が大きくなるように変更される。相互接続部９３４に隣接するが電気的には接続していないコム歯状フィーチャ９３６は、ＰＳＴＳがその周辺のパターン密度に変更や影響を与えないことを確実にする。上記のデバイスは、１つ以上の相互接続レベルに設けられ、相互接続抵抗に及ぼす影響を異なる相互接続レベルから特定することができる。

図９Ｃは、付属のバッファ、パワー、検出素子、及び回路構成と共にダイの能動部に形成可能で、かつ相互接続キャパシタンスが回路性能の反応全体に及ぼす影響を強調するために時間遅延又は位相シフトが行われるよう構成され得る回路素子９４０を示している。これは、集合回路素子９４０の遅延へのＲＣの寄与が図９Ｃの隣接素子から区別可能なように、かつ局所パターン密度に誘導される差異又はフィルム厚さの差異から生じるライン間の寸法の変動が、図９Ｃの他の素子よりも素子９４０の周波数又は位相出力の測定変動に大きな影響を及ぼすように、相互接続部９４４の長さを意図的に変更することによって達成することができる。相互接続部９４４に隣接するものの電気的に接続しない追加フィーチャ９４６は、ＰＳＴＳがその周辺のパターン密度を変えないことを確実にする。上記のデバイスは、１つ以上の相互接続レベルに設けて、相互接続キャパシタンスの個々のレベルの影響を異なる相互接続レベルから特定することができる。

図９Ａ、９Ｂ，９Ｃに示したデバイスに基づく測定の補足として、チップ内のタイミング分布にとって重大な隣接するデバイスの相互接続処理の制御、クロックスキュー、及び相互接続構造体の追加的性能効果に関する不可欠情報を表す全体的かつ個々の物理変動の徴候について説明する。

図９Ｄは、回路素子９５０、９６０、９７０を示している。これらの回路素子は、付属のバッファ、パワー／刺激装置、出力パッド、回路構成と共にダイの能動部に形成することができる。また、ゲートキャパシタンスが回路のタイミング反応全体に及ぼす影響を強調するため、時間遅延又は位相シフトの測定を誘導するよう構成することができる。これは、複数群のデバイスのゲートの領域（ＬｘＷ）９５２、９５４、９５６を既知の領域単位インクリメントにより意図的に変更することによって達成可能である。各インクリメントは、様々な領域を有するこれらのデバイスの周波数又は位相の測定変動の影響を、ゲートの積層膜の変動（領域）とゲートの周辺領域（ソース−ドレインインプラント及びフォト／エッチ）とのいずれかによる周辺値に及ぼす。図９Ａ、９Ｂ、９Ｃで説明したように、図９Ｄのデバイスに隣接するが電気的には接続していない回路素子９２０と同様の追加デバイスは、ＰＳＴＳパターン密度が周辺の能動デバイスのデバイス密度と同様であることを確実にする。

図９Ｅは、付属のバッファ、パワー／刺激装置、出力パッド、及び回路構成と共にダイの能動部に形成可能で、かつ時間遅延測定又は位相シフトの測定が、ゲートキャパシタンスの回路反応全体に及ぼす影響を強調するよう構成され得る回路素子９８０、９９０を示している。デバイス９８２、９８４の数は、デバイスが回路素子９６０と９７０に対してそれぞれ同等な性能を有するように選択される。図９Ｄと図９Ｅにおけるデバイスの間で周波数又は位相遅延の結果を比較することによって、エッチ（図９Ｅ）の周辺効果とソース−ドレイン拡張（図９Ｄ）キャパシタンスとが区別される。図９Ａ、９Ｂ、９Ｃで説明したように、図９Ｂのデバイスに隣接するものの電気的に接続しない回路素子９２０と同様の追加デバイスは、ＰＳＴＳパターン密度がその周辺の能動デバイスのデバイス密度と同様であることを確実にする。これらのデバイスの変動の源には、ゲートの誘電材料における不純物の存在、ゲート電極ドーピングセグレゲーション等も含まれる。

図１０は、付属のバッファ、パワー／刺激装置、出力パッド、及び回路構成と共にダイの能動部に形成可能で、かつ時間遅延測定又は位相シフトの測定が臨界寸法走査型電子顕微鏡（ＣＤ−ＳＥＭ測定）と電気臨界寸法（ＣＤ）測定との間のオフセットを強調し相互関係を示すことができるように構成され得るＰＳＴＳを示している。ＣＤ−ＳＥＭ測定は通常、ＣＤの「良好な」プロセスウインドウ、すなわちＣＤが電気プロセス仕様を満たすことがプロセス進行中に決定されることを確実にするために、スクライブライン内の電気的能動デバイスと相関関係を有する。ＣＤ−ＳＥＭはソースドレイン拡張インプラントの電気効果に対して、又はチャネルのドーピング特質に対して感応性がないので、かかる相関関係は測定物理的ＣＤの電気ＣＤ当量が仕様内にあることを確実にするために定期的に示される。例示したような構造体は、スイッチング回路要素間の信号遅延を測定することができる。またＣＤ ＳＥＭは、タイミング構造体の周辺にある特定の高密度構造体のＣＤ差異を測定することができる。両測定に基づくデータを使用して、リソグラフィーとエッチプロセスとのウインドウを決定する。図１０においては、デバイスの特定領域１０１０と高密度領域１０５０が形成されている。繰返し回路素子１０３０は、素子１０４０のゲート長１０４２が特定ライン１０２０の形状と同一であるように設計される。同様に、高密度領域における高密度ライン１０６０とデバイス１０８０のゲート長１０８２は、同一に設計されている。特定領域１０１０、高密度領域１０５０の電気測定と、特定ライン１０２０、ゲート長１０４２、高密度ライン１０６０、ゲート長１０８２のＣＤ−ＳＥＭ測定は、物理的ゲート長（Ｌ）と電気的ゲート長（Ｌ_ｅｆｆ）との相関関係を確立するよう働く。測定周波数の差異又は位相の差異をＣＤ ＳＥＭの結果と比較すると、オフセットを直接確立することができる。

他の実施形態によれば、インバータ連鎖（例えば図７Ｂを参照）がテスト構造体の一部として設けられることによって、ｎチャネル及びｐチャネルのデバイスのスイッチング速度と、製造プロセスの元々の設計のクロック速度で連鎖にパワーと刺激が付与される場合における連鎖全体の関係する遅延合計とを測定することができる。チップ領域の能動領域（図８を参照）内にこれらの構造体、付属のパワー／刺激装置、データ収集回路、パッドを設けて測定することによって、これらの構造体に基づきチップ内変動を評価することが可能になる。チップの能動領域内にこれらの構造体を設けることによって、金属化の第１レベルにおける簡単なイールドスクリーニングも可能なので、望ましいウエハと比べて望ましい性能仕様外にある（例えば低速）ウエハを、連続製造プロセスから隔離することができる。

他の実施形態において、インバータ連鎖内の複数の素子がプロセスのばらつきに感応性を有する設計欠陥を有するように、テスト構造体の単純なインバータ連鎖（図７Ｂと同様）を設計することができる。例えば、追加のセリフをゲートストラップ領域に追加することができる。これは、フィーチャの適切なエッチングを損ない、ゲートストラップと隣接する金属ストラップとの間が細線状ショートになる「スカム」となる可能性が高い。これらの構造体をダイ（チップ）の能動領域内に設けて測定し、既知の最適フォーカスに抗して一定のリソグラフィックデフォーカス工程を実施することによって、ショートになりやすいチップ内の差異の評価ができるようになるとともに、局所パターンの差異による「スカム」に対する感応性に比例する、リソグラフィーの最適フォーカス設定とオフセットプロセスエッチングの変数を再調整し調整することができる。

更に、他の実施形態によれば、テスト構造体の単純なインバータ連鎖は、回路速度がデバイスのプロセス過失と相互接続処理との間で区別できるように構成される。これらの回路は、通常使用される長さを表す相互接続キャパシタンスの固定量を追加するよう設計される。第１金属層の成膜における測定によって、回路速度のチップ内の差異の測定ができる。本明細書に開示の新規性手法は、ノンコンタクトで非侵入的であり、測定実現には照準線のみを必要とするので、第２金属層又は第３金属層の成膜における又は最終金属層を含むそれ以降のいずれかの金属層における同じ構造体の後続の測定によって、第１金属層から生じる相互接続ＲＣ遅延によって引き起こされたチップ内差異を、第２金属層などにおける複数のプロセスおよび／または設計問題から隔離することができる。他の利点としては、かかる設計においては、歩留まり改良手段を、期待測定許容範囲から外れた金属相互接続手順に集中させていることが挙げられる。金属相互接続プロセスをいったん調整すると、同様の測定によって、「修正」プロセスの有効性の妥当性確認がなされ得る。

他の例において、改良特別設計に基づく回路部分集合を既存の完成チップに追加することができる。これらの構造体をチップ領域の能動領域内に設け測定することによって、局所パターンの差異がある場合にこれらの新しい回路のチップ内差異を評価することができる。かかる構造体を設けることによって、望ましい回路より低速な又は高速な回路を特定するために金属化の第１層において迅速にイールドスクリーニングを行うことができ、この結果として、設計者は素早くフィードバックを得るので、設計が大きな製造量に適用される前にこれらの回路を更に最適化することができる。

本発明の実施形態においては、テスト構造体として使用するために様々な他の設計が考案されている。他の利点としては、本明細書に記載の実施形態は、今日製造されている既知のｎチャネルデバイスとｐチャネルデバイスだけでなく、今後の製造プロセスで検討されているより複雑なデバイスにも容易に適応可能である。

上記の特化されたテスト構造体は、当業者には周知の様々なコンピュータに基づく回路、物理的設計、及び分析ツールを使用して設計することができる。かかる設計ツールの一例は、カリフォルニア州スタンフォード大学統合システム研究センターが開発した「ＰＲＯＰＨＥＴ」である。ＰＲＯＰＨＥＴや同様の設計ツールは、プロセスパラメータの様々な値の回路特性を予測することができるので、構造体の設計は最適化されて、選択されたプロセスパラメータ以外には感応性を示さないようにすることが可能である。

図８に係るウエハ又はチップ上にテスト構造体と付属するパワー／刺激装置、検出回路構成、パッドを設置することは、設計の１つの選択肢である。一実施形態によれば、かかる構造体は、製品チップ内において基本的に対角線上に設けられる。この他、構造体は、チップの左上、右上、中央、左下、右下の各領域を含むドミノ型に沿って設けることができる。この他、例えばマイクロプロセッサ（ＭＰＵ）、中央処理装置（ＣＰＵ）、ＡＳＩＣデバイスにおいて、構造体はコアロジック、ＳＲＡＭブロック等の周辺や内部に近接して設けることができる。チップ上のテスト構造体の正確な位置は本発明にとって不可欠ではないことに留意されたい。ウエハの未使用部分、専用テストチップ、スクライブ、及びテストウエハを含めた他の適切な位置を選択することも可能である。

テスト構造体のためのチップ内におけるパワー及び信号の生成
製造を評価するためにテスト構造体を使用するには多くの方法がある。製造完了前にテスト構造体を使用するためには、特定の問題を克服することが有利である。これらの問題の一例として、テスト構造体は、チップの残余上に集積回路が完全に形成される前に作動する必要がある。更に、できるかぎり多くのウエハ上のチップを、これらのチップを破壊したり損傷したりすることなくテストすることが望ましい。

本明細書に記載の実施形態は、ウエハ内にテスト構造体を設ける。ウエハの製造を評価するために、テスト構造体には、ダイ能動領域内又はスクライブ内に共に配置された構造体に基づくパワーとテスト信号が設けられている。本発明の目的の１つは、テスト構造体への信号のダイ内刺激、必要なパワー及びテスト／トリガ信号が、非破壊的でノンコンタクトで非侵入的にチップに供給されることである。更に、テスト構造体はウエハ上の導電材料の成膜後のいずれかの時点に作動させることができる（例えば局所相互接続や第１金属層成膜の後）。したがって、一実施形態においては、テスト構造体が（スクライブやウエハ又はテストチップの未使用領域を含む）ウエハ上にある多数の（一部でも可）チップに分散され、テスト構造体が製造の様々な段階で（インライン）トリガされ、刺激を付与され、あるいは作動されることが可能である。各テスト構造体は、チップの後続の有用性に影響を及ぼさず、製造のプロセスフローを妨げず、繰り返し使用することができる。製造をどのように制御および／または改良することができるかに関する重要な情報は、この方法で、特にチップ／ダイの能動領域においてテスト構造体を使用しテストすることにより決定することができる。この情報は、ウエハ上（例えばウエハのコーナ部）の固有領域において、又はダイやチップの固有領域において、又はウエハレベルにおいて得られる。このとき、情報は同じウエハ内に形成される複数のチップに適用することもできるし、更にはウエハ間、ロット間で比較することもできる。更に、他の実施形態で前述したように、テスト構造体はプロセス差異および／またはウエハの１つ以上の製造工程について情報を提供するよう特化することもできる。

図１１は、テスト構造体を有するダイ内領域を含む部分的に製造されたウエハのダイの領域の構成例を示すブロック図を表している。ここでテスト構造体は、製造のプロセス工程又はプロセス工程手順に相関関係を有する性能パラメータを測定するために、あるいはダイ又はウエハ内の同じ領域の性能に関する（例えば速度）監視を行うために使用することができる。テスト構造体は、ウエハの製造を評価するため１つ以上の製造工程内で使用することができる。図１１に示したような一実施形態において、テスト構造体１１１２０、パワーレシーバ１１１２、テスト／トリガレシーバ１１１０、及び検出パッド１１３０は、チップ1102内に共に配置することができ、繰り返し非破壊的にテストを行うことができる。更に、チップ１１０２は、完全に製造された状態でも部分的に製造された状態でもテストすることができる。例えば、図１１に示したような一実施形態によれば、テスト構造体は、１つ以上の最初の製造プロセスを評価するためにウエハの製造において早期に作動、テストを行ってから、後続の製造プロセスを評価するために製造後期に作動することができる。またテスト構造体は、いったん製造が完了してからチップの製造全体及び／または性能を評価するために刺激を付与するか又は作動させてテストを行うことができる。

一実施形態によれば、チップ１１０２には、テスト／トリガレシーバ１１１０、パワーレシーバ１１１２、１つ以上のテスト構造体１１２０（異なる種類又は設計でも可）、及び対応する検出パッド１１３０が設けられている。これらのコンポーネントはすべて、ダイ内を測定するために複数の箇所においてダイの能動領域に形成することができる。パワーレシーバ１１１２は、テスト構造体１１２０のためにパワー信号を生成するために刺激又はエネルギーを付与される。一実施形態において、パワーレシーバは、１つ以上の光ダイオードから構成することができる。パワー信号とテスト／トリガ信号の組合せによって、個々のテスト構造体を作動させることができる。テスト／トリガレシーバ１１１０は、テスト構造体１１２０のためのトリガ信号を生成するために刺激又はエネルギーを付与される。一実施形態において、テスト／トリガレシーバは、迅速な過渡応答を行う１つ以上の光ダイオードから構成することができる。テスト／トリガレシーバ１１１０とパワーレシーバ１１１２との両方は、外部エネルギー源によって刺激やエネルギーを付与されてもよい。特に、テスト／トリガ信号とパワー信号は、テスト構造体１１２０を作動させて、検出可能な電気活動を示すようにさせる。電気活動には、ホットエレクトロン誘導光子の放射（これは能動接合部におけるスイッチング事象に時間的相関関係を有する時間分解光子放射について検出され得る）、１つ以上の電気信号の出力、１つ以上の種類の電気光学特性における時間に相関関係を有する変化（例えば電荷に誘導された整流作用および／またはエレクトロ吸収）および／または相互接続の接合部における他の電気活動が含まれるが、これらの限りではない。

機械的又は電気的にチップ１１０２の有用性に対して破壊、損傷、混乱、影響を及ぼすことのないようにするため、また製造プロセスフローにおける後続の工程を妨げたりしないようにするため、一実施形態においては、能動領域に共に配置されたテスト／トリガレシーバ１１１０とパワーレシーバ１１１２は、コンタクトレスで非侵入的なエネルギー媒体によってエネルギー供給される。他の実施形態によれば、ダイ内のテスト構造体はパワー信号のみによって作動される。他の場合においては、テスト構造体の作動は、テスト構造体と共に（同じダイの同じ能動領域に）チップ内エネルギー源（パワー／テスト）を配置することによって行われる。図１１に示した実施形態において、ウエハの外部から別個のエネルギー及びトリガ／テスト源（例えばビーム）を使用して、テスト／トリガレシーバ１１１０とパワーレシーバ１１１２にエネルギーを付与することができる。一実施形態において、第１のエネルギー源１１０８は、結果として生じるテスト構造体１１２０のパワー信号が一定となるように、一定のエネルギービームをパワーレシーバ１１１２に送ることができる。第２のエネルギー源１１０６は、時間（および／または振幅）変調ビームをテスト／トリガレシーバ１１１０に送ることができる。変調ビームによって、変調テスト信号がテスト構造体１１２０用に入力される。テスト構造体１１２０のこの後続電気活動は、テスト／トリガ源１１０６からの変調入力に基づくことができる。テスト／トリガレシーバ１１１０は、パワーレシーバ１１１２と同時にエネルギー付与されることができる。一実施形態によれば、第１のエネルギー源１１０６はパワー用のエネルギーの一定の源を生成するレーザビームであり、一方第２のエネルギー源は、パルス送り（例えばタイムゲート型）変調ビームを生成するレーザである。

この他、同じエネルギー源１１０８は、その一部がパワーレシーバ１１１２向けに、もう一方の部分がテスト/トリガレシーバ１１１０に変調送りされるよう分割使用することもできる。

トリガされているテスト構造体１１２０から生じる電気活動は、スイッチング速度、位相、信号遅延、スルーレート等の性能パラメータとして測定することができる。一実施形態において、スイッチング速度は、個々のトランジスタのようにノード間（個々のゲートレベル）で測定することもできるし、テスト構造体１１２０の終端間で測定することもできる。テスト構造体１１２０は、性能パラメータが特定の製造工程や製造手順、より具体的にはチップ又はダイ、ウエハ、又はウエハ間のプロセスの差異に関する情報に相関関係を有することができるように特化することができる。評価情報には、最終製造品質を予測する上で有用なデバイス速度の直接的な性能測定、および／または特定のプロセスの結果に関する情報とこれらのプロセスの実施方法を含む特定の製造工程から生じたプロセスの差異を特定する情報が含まれる。

一実施形態において、トリガされたテスト構造体１１２０の電気活動の一部は、光電子効果の形態をとるノード信号出力であってよい。例えば、デバイスのスイッチングに固有のホットエレクトロン放射は、良好に設計された光子検出装置１１４２を使用することによって実施可能なプローブレス測定手法である。他の例において、電荷誘導エレクトロ吸収やエレクトロ整流等の他の光電子効果は、プローブ／検出装置１１４２の使用を必要とする場合がある。他の例において、電子ビームプローブ／検出装置１１４２は、ノード間スイッチング事象を検出するよう構成することができる。

テスト／トリガ信号は、ノード間情報を生成することができる時間に基づく測定のための反復性「タイミングエッジ」を得るために使用することもできるし、ノードごとのテスト構造体の反応を測定するために使用可能なテストベクトルとして使用することもできる。各ノードにおける（究極的には出力ノード／検出パッドにおける）信号出力は、テスト構造体１１２０内のゲート、トランジスタ、又は他のノードがテスト信号にどのように影響を及ぼしたかについて確認するために分析することができる。ノード間出力信号は、個々のトランジスタがその状態を変更した際に得られる情報、ならびにテスト信号がノード間で時間と形状をどのように変更、展開するかに及ぼす能動回路の影響を反映し得る。したがって、トランジスタとテスト構造体の他のコンポーネントからのノード信号出力は、テスト信号が特定のトランジスタ、ゲート、又はテスト構造体の他のノードにおいてどのように処理されるかについて情報を提供する。個々のトランジスタに基づく電気活動が観察されるので、テスト信号がどのように処理されたかに関する情報は「ノード間」であるといえる。本実施形態において、テスト信号は時間に基づく測定に要求されるタイミング「エッジ」を供給するために使用することもできる。また、当業者は、製造プロセスにおけるウエハ又はダイに関する複雑な診断／設計と分析のためにテストベクトルを使用することができる。このタスクは、パッケージ化されたダイ（保護膜が設けられて完全に加工されたダイ）において通常実施される。

電気活動のノード間検出の代替方法として、テスト構造体にテスト／トリガベクトルを使用する一実施形態によって、集合テスト構造体に基づく電気活動を検出することができる。これは、電気活動が、（テスト構造体の個々のゲートやノードにおいてではなく）テスト構造体の入力端と出力端との間にどのようにパワー又はテスト信号が生成されるかを反映することを意味する。この電気活動は、信号出力全体であってもよい。テスト構造体１１２０に基づく信号出力全体をノンコンタクトで非破壊的に検出するためには、検出パッド１１３０を使用することができる。検出パッド１１３０は、テスト構造体１１２０に基づく電気出力信号をコンタクトレスな手段・媒体によって検出することができる他の電気活動に変換することができる。上記の通り、電気出力信号は、テスト信号がテスト構造体の入力段階と出力段階との間でどのように処理されたかを反映する。

一実施形態において、テスト構造体／回路の総時間遅延は、周波数で明示され、検出パッド１１３０は、電磁的に（例えば容量的に又は誘導的に）テスト構造体１１２０の電気信号に基づく信号にカップリングする。レシーバ１１４０は検出パッド１１３０上に配置されて、パッドからの信号を検出し測定する。テスト構造体１１２０のノード間検出のために、適切なプローブ／検出装置１１４２の組合せを使用して、テスト構造体の個々のゲートに基づく信号をプロービング又は検出することができる。例えば、エレクトロ整流やエレクトロ吸収効果のためのレーザプローブや光検出装置、又は適切なタイムゲート型検出装置を有する電子ビームプローブ、又はホットエレクトロン誘導光子のプローブレス測定用の時間分解検出装置が挙げられる。

出力信号に基づき識別可能な情報によって、性能パラメータ値の特定の種類および／または範囲が得られる。更に、テスト構造体１１２０は、時間に基づくノード間の形態であれ、総（入力／出力）遅延信号であれ、その活動がウエハの製造における特定の製造工程に感応性を有するように設計することができる。本明細書の他の箇所に記載したように、性能パラメータ値は、ウエハの製造を評価するために様々な方法で分析することができる。例えば、性能パラメータ値の差異は１つのダイの複数の箇所、又はウエハの多くのダイと他の箇所に配置された共通のテスト構造体を使用して決定することができる。性能パラメータ値はテスト構造体の設計に依存し得るので、一実施形態においては、性能パラメータ値によってプロセスの差異を含めた特定の製造工程又は製造手順に関する情報が識別される。

図１１に示したような一実施形態の場合、テストおよび／またはパワーの信号と刺激を発生するためにチップ１１０２のスクライブにトレース線やその他の機械的プローブデバイスを設ける必要がない。かかる機械的接触がなくなるので、製造完了時にウエハから形成される個々のチップを密封するという重要で必要な要件を満たすことができる。現行のチップ設計によれば、チップは湿気やその他の環境による汚染に侵されないようシーリングすることが必要であり、これは（すべてでなはいが）ほとんどの半導体コンポーネントの要件である。したがって、図１１に示したような例においては、チップ１１０２の有用性に影響を及ぼさずに、チップ１１０２又はそのウエハ上の多数の箇所において様々な種類の性能値を識別又は決定することができる。加えて、この例においては、テスト構造体１１２０が、製造プロセスの各選択工程において作動されトリガされることが可能である。複数の種類の多数のテスト構造体を使用することができる。したがって、テストは製造プロセスの様々な段階においてチップ１１０２上で繰り返し実施することができる。

図１２は、一実施形態に係るこのテスト構造体のパワー及びテスト／トリガ信号がダイ内で生成される場合のテスト構造体の使用法を示している。記載の方法を実施するために適切なコンポーネント又は状況を示すために、図１１の要素を参照して用いる。

ステップ１２１０において、製造中又は製造後にパワー信号がダイ能動領域内で誘導されて、テスト構造体１１２０、特に接合部に印加される。

ステップ１２２０において、テスト／トリガ信号がチップ内（能動領域内）で生成されて、１つ以上のテスト構造体１１２０に印加される。テスト／トリガ信号は、チップ上の所定の領域にエネルギーを付与してその領域からテスト／トリガ信号（又はそれと同等物）を生成させる外部のノンコンタクトなエネルギー源（例えば第１のエネルギー源１１０６）によって生成することができる。一実施形態によれば、パワー及びテスト／トリガ信号を１つ以上のテスト構造体に印加することは、テスト構造体を作動させて電気活動を示すようにすることである。ステップ１２１０は、ステップ１２１０と同時に実施してもよい。特に、パワー及びテスト／トリガ信号の印加は同時に行ってよい。パワー信号は、外部のノンコンタクトなエネルギー源がチップ上の所定領域にエネルギーを付与するテスト／トリガ信号と同じ方法で発生させることができる。図１１を参照すると、エネルギーを付与されるチップの所定領域は、パワーレシーバ１１１２に対応する。一実施形態において、チップ１１０２上の単一の領域を１つ以上のテスト段階中に１回以上使用して、パワーをチップ上の複数のテスト構造体に分布することができる。

ステップ１２３０において、作動されている個々のテスト構造体１１２０から生じる電気活動が検出される。（それ自体が製造工程に感応性を有し得る）テスト構造体の電気活動は、ノード間の出力、信号全体、及びその組合せの形態をとり得る。いずれの種類の電気活動を検出する場合も、本明細書の他の箇所に記載したとおり、固有に設計されたプローブ（必要な場合）と付属の検出装置の使用が必要になり得る。一実施形態において、信号全体（入力から出力）については、検出パッド１１３０を追加して、１つ以上のテスト構造体の出力信号全体に対応する信号を送出する（テスト構造体の個々のノードを含む）。他の部分でも説明したように、出力信号全体には、信号全体に寄与するテスト構造体を識別するための徴候が付与される。

ステップ１２４０において、検出された電気活動は、歩留まりに関わる品質測定基準に関する、又はプロセス工程又はプロセス手順における工程に関する性能パラメータの変動として判断される。性能パラメータの例は、以下のいずれかに対応することができる：（ｉ）全体として又は個々のゲート内のテスト構造体のスイッチング速度、（ｉｉ）出力信号がテスト構造体１１２０への入力信号とどれくらい異なるかに関する周波数又は位相遅延、及び（ｉｉｉ）１つ以上のトランジスタのスルーレート及び形状（適宜）、又はテスト構造体全体に関する信号全体の測定。

一実施形態によれば、ステップ１２５０において、性能パラメータの変動又はベースラインの変動は、ウエハの製造における１つ以上の特定の工程、工程の手順、又はプロセスと関係付けるために分析される。一実施形態において、性能パラメータ値の変動は、プロセスの差異を識別するために決定される。分析機能の他の例には、ダイの様々な箇所における又は様々な設計を有する個々のテスト構造体によって測定される性能パラメータ間の比較を実施することが挙げられる。分析には、性能パラメータ（又はその変動）の値をテスト構造体が作動される前に製造において実施される特定プロセスに関係する特定の製造特性に関係付けることも含まれる。

上記のような方法は、チップに影響を及ぼしたり損傷を与えたりすることなく実施することができる。パワー及びテスト／トリガ信号を印加すること、ならびにテスト構造体に基づく信号を検出することは、ダイ／ウエハをシーリングする（又は保護膜を施す）ニーズに影響を及ぼすことなく実施されるともに、ウエハの製造完了時にそのコンポーネントすべてを再使用することが可能になる。

パワーの生成と一定化
図１１に示したようなテスト構造体は、入力信号の差異に対して感応性を有し得る。特に、テスト構造体に付与される入力パワーのばらつきは、プロセスの差異又は製造特性に起因する出力差異を目立たなくするよう、テスト構造体の出力を増幅する又は歪曲することができる。更に、テスト構造体と共に配置されるレシーバにおいてパワー信号を生成するために使用されるエネルギー源は外部にあってチップと接していないので、エネルギーをパワー信号に変換することにより固有の不安定性とばらつきが生まれる。この結果、外部パワー源から生成されたチップ内パワー信号は適切なバッファリング、一定化（整流など）および／または安定化を必要とし得る。

図１３Ａは、パワーレシーバ、テスト／トリガレシーバ、テスト構造体、及び検出パッドと共にダイの能動領域に配置され得る外部パワー源によって生成される入力電圧を一定化するための回路を示している。回路１３０５には、光ダイオード１３０４、レギュレータ１３１０、基準電圧を示すチップ上基準電圧機構１３１６、ＰＳＴＳ１３１８（例えば図４で示したもの）が含まれる。例示したような一実施形態においては、外部パワー源は、光ダイオード１３０４やバンドギャップ電圧基準などの基準電圧回路構成１３１６に光を送る持続波（ＣＷ）レーザ１３０２である。他の実施形態において、光ダイオード１３０４は、ＰＳＴＳ１３１８に印加される電圧を狭幅に一定化し固定するように作動する。光ダイオード１３０４は、レギュレータ１３１０によって一定化され安定化される電圧を生成する。外部パワー源がＣＷレーザ源１３０２である一実施形態において、レギュレータ１３１０はＰＳＴＳ１３１８の電圧を低周波数帯又は狭幅内となるよう一定化する。外部パワー源が交流である場合（パルス振幅、時間、ゲート変調等）、レギュレータ１３１０は入力電圧の整流も行う。レギュレータ１３１０は、ＰＳＴＳ１３１８への入力の電圧レベルを、バンドギャップ電圧基準１３１６から得られる基準電圧と比較するコンパレータ１３１２を含む。コンパレータ１３１２の出力は、レギュレータ１３１０に送出されてＰＳＴＳ１３１８への入力の電圧が調節される。一実施形態において、レギュレータ１３１０は、パワーレシーバが生成するよりも大きい電圧を必要とするテスト構造体のための電圧倍率器を含めた一定化用のスイッチキャパシタ倍電圧器等の電圧倍率器回路構成を含む。

ＰＳＴＳ１３１８の感応性を得るためには、入力電圧が安定しているか又は差異が狭周波数帯であることが必要である。光ダイオード１３０４から得る電圧が帯域の上側レベルを超える場合、レギュレータ１３１０はＰＳＴＳ１３１８への入力ライン上の電圧を減少させる。ＰＳＴＳへの入力ライン上の電圧が帯域の下限値より低い場合、レギュレータ１３１０は、スイッチをオフにしてキャパシティを減少させて働く。ＰＳＴＳ１３１８への入力電圧を増大させることも可能である。この他、フィードバック機構がレーザ１３０２に信号を送って、光ダイオード１３０４に送る光量を増大させることもできる。回路１３０５を変更して完全なフィードバック（過小なパワー供給を含む）を可能にする方法例を以下に示す。

図１３Ｂは、パワーレシーバ、テスト／トリガレシーバ、テスト構造体、及び検出パッドと共にダイの能動領域内に配置可能な、レーザ源１３０２へのフィードバックを可能としながら外部パワー源により生成される入力電圧を一定化する回路１３２５を示している。回路１３２５は、光ダイオード１３０４、基準リング発振器１３０８、ＰＳＴＳ１３１８、及びフィードバック機構１３２６を含むことができる。一実施形態において、レーザ１３０２は光ダイオード１３０４に光を送る。実際は、複数の光ダイオードを使用してもよい。リング発振器１３２６によって、電圧と直接関係し変化する周波数が光ダイオード１３０４から出力される。特に、リング発振器１３０８は、電圧制御発振器（ＶＣＯ）として働き、その周波数はフィードバック機構１３２６が受け取る。単一又は一組の容量性パッド１３２８、１３２９が組み合わさって、発振電圧をフィードバック信号に変換してレーザ１３０２出力を変調する。レーザ１３０２により発生する電圧がＰＳＴＳ上側帯域より高い場合、リング発振器の出力周波数は高く所望範囲外で、レーザ１３０２へのフィードバック信号によりレーザ出力は減少される。レーザ１３０２により発生する電圧がＰＳＴＳ下側帯域より低い場合、リング発振器の出力周波数は低すぎるので、フィードバック信号によりレーザ１３０２はそのパワーを増大させる。このように、ＶＣＯ１３０８とフィードバック機構１３２６との組合せを使用することにより、レーザ１３０２を監視、制御して、必要に応じてパワーを一定化したり増減したりすることができる。レーザ制御装置１３３２はレーザのタイミングとパワー出力とを監視し制御する。音響光学および／または電気光学モジュレータ等のモジュレータ１３３１を使用して、レーザのタイミングや増幅出力を変調したり、ノイズ抑制を行ったりすることができる。

図１３Ｃは、パワーレシーバ、テスト／トリガレシーバ、テスト構造体、及び検出パッドと共にダイの能動領域内に配置可能な、レーザ源１３０２へのフィードバックを可能としながら外部パワー源により生成される入力電圧を一定化する回路１３４５を示している。回路１３４５は、（テスト構造体、出力バッファ回路構成、及びパッド用ドライブのためのパワー要件と比較すると）かなり低いレベルのパワーを必要とする。回路１３４５は、光ダイオード１３０４、電圧倍率器１３４２、フィードバック機構１３２６、ＰＳＴＳ１３１８、及びレギュレータ１３５０を含む。一実施形態において、電圧倍率器はスイッチ型キャパシタ電荷ポンプを使用して構成される。レギュレータ１３５０は、バンドギャップ電圧基準１３５２、コンパレータ１３５４、パルス幅変調装置１３５６、及び電圧バック回路等の分路レギュレータ１３５８を含むことができる。一実施形態において、図１３Ｂ、１３Ｃにおけるレーザ１３０２の出力は、レーザパワーコントローラによって駆動されて、その増幅および／またはゲーティング（パルスモード）機能が変調される。レーザ１３０２から光を送ることによって、光ダイオード１３０４からかなり小さな電圧レベルが生成される。電圧倍率器１３４２は、入力電圧がＰＳＴＳ１３１８が適正に働くための上限電圧値と下限電圧値の範囲内になるように、光ダイオード１３０４の電圧を増大させることができる。すなわち、その出力信号における差異はプロセスに固有の差異から発生するのであって、入力信号電圧の差異から誘導されるものではない。比較器１３５４は、ライン上の電圧をバンドギャップ電圧基準１３５２の基準電圧と比較することができる。基準電圧を超えると、電圧バック回路１３５８がトリガされて電流が流れる。これは、各回路のトランジスタの閾値が超えているので、各トランジスタが様々な（許容不能な）レベルと回数でスイッチングを行うことに相当する。各電圧バック回路１３５８は、ドレインされる電圧の合計のうちほんの一部をドレインし得る。電圧バック回路１３５８のスイッチが入ると、電圧がパルス幅変調装置１３５６に供給される。パルス幅変調装置１３５６は、過剰電圧を変調する。変調された過剰電圧は、フィードバック機構１３２６に送られる。図１３Ｂで説明したように、この変調電圧信号は、レーザ１３０２の増減に使用される。レーザ１３０２により生成された電圧が大きすぎる場合、変調電圧によってレーザ１３０２はパワーを減少させる。一実施形態において、レーザ１３０２が十分なパワーを提供しない場合、パルス幅変調器１３５６は作動しない。このような非作動は、レーザ１３０２にパワーを増大させるよう入力することを意味する。レーザ１３０２が光ダイオード１３０４から提供される電圧を十分増大させると、パルス幅変調装置１３５６は再び始動する。レーザ制御装置１３３２はレーザのタイミングとパワー出力を監視し制御する。音響光学および／または電気光学変調装置等の変調装置１３３１を使用して、レーザのタイミングや増幅出力を変調したり、ノイズ抑制を行ったりすることができる。

図１３Ｃに示したような一実施形態は、いくつかの利点を有する。それらの利点の一例として、比較的低量のパワーを消費してＰＳＴＳ１３１８の入力電圧のバッファリングを行う点が挙げられる。更に、レーザ１３０２へのフィードバックからの指示により、レーザは、１つ以上のダイ、スクライブ領域、又はウエハ上の他の箇所に分布された１つ以上のテスト構造体全体に及ぶ安定性と反復性に必要な度合いに応じて増減を行う。

チップの有用性に悪影響を及ぼすことなくチップ上のテスト構造体を作動可能にするため、チップ内にパワーを生成して一定化すべく様々な手法を使用することができる。図１３Ａ、１３Ｂ、１３Ｃで示したような一実施形態によれば、チップ上におけるパワー生成は、エネルギー受取りパッド１３０４に刺激やエネルギーを付与するレーザ源を提供するレーザビームを使用することによって実施される。ＣＷパワー信号が結果的に生じ得る。チップ上のテスト構造体の一部又はすべては、パワー信号を使用することができる。一実施形態において、パワー信号の印加は、テスト／トリガ信号用の他のエネルギービームの印加と同時に行われる。チップ上のテスト構造体の一部又はすべてのためのパワー信号は、エネルギーを付与されたパワーパッドを通して生成され得る。

代替のパワー生成
図１３Ａ〜１３Ｃの実施形態、及び本明細書の他の箇所で記載の実施形態で説明したように、パワー信号（テスト信号の場合もあり得る）のチップ内生成を引き起こすチップ外パワーの１つの源はレーザで、このレーザによってエネルギービームは光ダイオードやその他の受取り素子に送られる。ただし、代替のパワー生成機構を使用することもできる。

図１４Ａ、１４Ｂは一実施形態を示す。この一実施形態においては、熱電（又はゼーべック効果ともいわれる逆熱電）機構をレーザ又はその他のエネルギー源に連結して、テスト／トリガレシーバ、テスト構造体、及び検出パッドと共にダイの能動領域内に位置する、パワー又はテスト信号をチップ内に発生することができる。図１４Ａは、「ｐ」領域１４０２を「ｎ」領域１４１０から分離するよう変更されているｐ−ｎ（ドープ）構造の平面図である。図１４Ｂは、Ａ−Ａ線に沿った対応する断面図である。ＣＭＯＳの場合、コンタクトパッド１４３０を介して電気的にアドレス可能なｎ−井戸１４０４が追加されて、ｐ−井戸１４０２が基板１４０６から隔離されている。結果としてギャップ１４１４（図１４Ｂ）が生じる。金属等で形成することができる導電プレート１４５０は「ｐ」領域１４０２を「ｎ」領域１４１０と相互接続させ、「ｐ」領域１４０２、「ｎ」領域１４１０、及びギャップ１４０５上に設けられてスペースを節約している。

レーザ又はその他のエネルギー付与源を使用して、パッド１４５０を加熱することができる。その熱は、「ｐ」「ｎ」領域１４０２、１４１０にそれぞれ伝わる。この結果、熱は「ｐ」「ｎ」領域１４０２、１４１０それぞれの間を移動し、接点１４４０、１４４２それぞれに対して反対方向の電荷移動が起きる。大部分のキャリヤは「ｐ」領域と「ｎ」領域について反対方向の徴候を示すので、電荷によってパッド１４４０、１４４２にかかる電圧全体の形成が促進される。フィードバック又は回路変調を使用して、パワーを一定化して安定性や反復性を得ることができる。

他のパワー生成機構を使用することもできる。例えば、誘導パワー生成機構をダイの誘導素子内に設置する。別の誘導コンポーネントを誘導素子上で移動させて、誘導素子からダイ内に電流を発生させる。フィードバック又は回路変調を使用して、パワーを一定化して安定性や反復性を得ることができる。

他のパワー生成機構を使用することもできる。かかる機構の例としては、電流又は電圧を生成するためのＲＦ信号の使用が挙げられる。例えば、ＲＦ信号を抵抗素子に送って電圧差異を発生することができる。この他、静電結合を使用してパワー及びテスト信号の両方を生成するために十分なエネルギーを生成することができる。フィードバック又は回路変調を使用して、パワーを一定化して安定性や反復性を得ることができる。

他の実施形態において、第１のエネルギー源１１０８は変調エネルギービームをパワーレシーバと変調装置１１１２に送ることによって、結果として生じるテスト構造体１１２０のパワー信号が、テスト構造体の速度と比較すれば非常に低速周期であるが変調され、適切に設計されたレシーバ１１１２とエネルギー源のフィードバック・変調用の付属回路構成とを使用して送出され受け取られるパワーの積極的に制御された安定性と普遍性を有することが可能になる。

半導体デバイスと回路における電気活動のノンコンタクトな検出と測定のための装置
図１５は、ウエハの所定箇所に基づく電気活動を刺激し、検出し、測定する電気機械的でノンコンタクトで非侵入的なシステム１５００を示している。所定箇所は、チップの製造品質や歩留まりを予測することができるおよび／または製造工程、製造手順、又は製造プロセスの実施方法に相関関係を有する電気活動を示し得るテスト構造体又はその他の素子の箇所に対応し得る。特に、システム１５００は、パワーや検出回路と共に配置されたウエハ（ダイ内部を含む）全体に設けられた特化されたテスト構造体から検出された電気活動、すなわち回路性能に直接関係し影響を及ぼすパラメータ及びその差異を判断し、これにより、最終性能歩留まりを予測したりウエハ上のデバイス、集積回路、素子の製造中における製造工程や製造手順の影響に相関関係を得るために使用することができる。一実施形態においては、このシステム１５００は、ダイの能動領域内及びスクライブ領域内を含む（図１Ｂに図示）ウエハ全体に分布された、パワーや検出回路と共に配置された特化されたテスト構造体の電気活動を検出し測定する。テスト構造体は、製造工程や製造手順の属性や結果の存在（又は不在）を強調する電気活動を示すことができる。かかるテスト構造体の実施方法の例は、図４〜１０に示した。図１５に示した一実施形態は、（ｉ）テスト構造体を作動させ、（ｉｉ）作動テスト構造体に基づく電気活動を検出するよう構成することができる。このとき、すべての素子がダイの能動領域内に共に配置され、能動領域からダイの非能動領域まで又はスクライブまでまたはダイやその能動領域の外側のウエハの他の部分まで物理的配線や関係する接点を必要としないように、図１１、１２の実施形態と矛盾しない方法で実施される。

一実施形態によれば、第１のエネルギー源１５１０はレシーバ１５１２に対するエネルギービーム１５１６を生成する。第１のエネルギービーム１５１６は、波長λ_１を有する光学的放射を備え得る。第１のレシーバ１５１２は、ダイ１５５０の表面に配置された光レシーバ（例えば光ダイオード）に対応し得る。一実施形態において、第１のレシーバ１５１２は、光ダイオード又は同様のデバイスである。第１のエネルギー源１５１０は、高効率カップリング、吸収、光ダイオード構造体内閉込めを確実にする、持続波ＣＷパワーレーザ（例えばレーザダイオード又はガス／固体レーザ）等のデバイス、又は適切な波長を有する他の同様のデバイスであってよい。実施の際には、第１のエネルギー源１５１０から放射される電磁放射の波長スペクトラムは第１のレシーバ１５１２の感応性領域内に重なる。これにより、第１のレシーバ１５１２にエネルギーが付与されて、電磁エネルギーが生成され電力１５１８へと変換される。一実施形態において、第１のエネルギービーム１５１６が電磁波である場合、レシーバ１５１２は変圧器の構造体と同様の電磁パワーレシーバに対応し得る。

一実施形態によれば第２のレシーバ１５２２すなわちテスト／トリガ信号は第２のエネルギー源１５２０に適切に連結するよう、ダイ１５５０内に配置される。第２のレシーバ１５２２は、電子ビーム手法又はイオンビーム手法のエネルギー源及びビームとしてそれぞれ、光ダイオードであってもよいし同様の電気光学デバイスであってもよいし、金属製であってもよいし誘電性であってもよい。第２のエネルギー源１５２０は変調ビーム１５２６を生成する変調パワー源であってよい。例えば、第２のエネルギー源１５２０は、時間および／または振幅変調パルスレーザであってよい。変調ビーム１５２６は、エネルギービーム１５１６の波長λ_１とは異なる波長λ_２を有し得る。第２のレシーバ１５２２は、変調ビーム１５２６からエネルギーを付与されて、交流又は変調テスト／トリガ信号１５２８を生成する。

パワー信号１５１８は、テスト構造体１５３０が信号を受け取る前に、パワー調整器１５１９によって調整される。信号調整器１５２９も、テスト構造体１５３０が信号を受け取る前にテスト／トリガ信号１５２８を調整する。付属レシーバと同様のこれらの調整回路、制御回路、及びバッファ回路は、テスト構造体と共にダイ内能動領域に共に配置される。他の実施形態において、図１３Ｂ、１３Ｃに示したように、シリコン／デバイス前のエネルギー源とタイミング源のプレ／ポスト制御・調整を実施することによって、テスト構造体における信号の安定性を更に一定化することができる。パワー信号１５１８とテスト／トリガ信号１５２８がテスト構造体１５３０を作動させた後に、テスト構造体からの出力１５３８が検出パッド１５４０に送出される。検出パッド１５４０は、出力１５３８を受け取る信号レシーバ機構を含んでよい。一実施形態において、検出パッド１５４０は、電磁ＲＦ信号１５５５として出力を送出する。この信号は、ノンコンタクト電磁ＲＦ検出装置１５７４と適切に連結することによって検出可能である。一実施形態において、検出パッドの信号レシーバ機構は、出力１５３８を固有の識別子に電磁的に割り当ててから、その信号をＲＦ検出装置１５７４によって検出可能なＲＦ送信に変換する。このように、ＲＦ信号１５５５は、各テスト構造体１５３０に対して特定かつ固有な、それ自体に付属する電磁徴候を有する。この徴候は独自に、ウエハ上に分布する各テスト構造体の電気活動の識別によってその付属徴候による特定・区別を行うことを可能にする。これは、１つ以上のダイ上および／またはウエハ全体におけるテスト構造体を同時に刺激し検出することを可能にする。

ＲＦパッド１５４０とＲＦ検出装置１５７４とを用いた電磁検出の代替法として、プローブと検出装置の構成を用いて複数ビーム構成にて検出パッド１５４０における電位の変化を検出することができる。一実施形態において、電子ビームの形態をとり得る第３のビーム１５５７は、金属パッド等の検出パッド１５４０に入射して電位を検出することができる。パッドの表面電位がテスト構造体１５３０の電気活動によって変調されるのに伴い、パッド１５４０から検出装置１５７３で収集される検出二次電子放射は変化する。変調表面電位は、収集された第３のビーム１５５７の電圧対比変化を生む二次電子放射フラックスを変調するとともに、検出装置１５７３によって検出される。テスト／トリガ信号１５１８の生成に使用される第２のビーム１５１６を使用して、第３のビーム１５５７（二次電子ビームでもよい）の信号対雑音比を上げることもできる。

他の実施形態において、第３のビーム１５５７は、既知の電荷又は電位を確立するためシリコン上にある誘電体から構成される検出パッド１５４０上に送られるイオンビームであってもよい。パッド１５４０上のこの電荷のプローブ検出装置１５７３への静電結合は、テスト構造体１５３０の電気活動と共に変化する。テスト／トリガ信号１５１８を生成するために使用される第２のイオンビーム１５１６は、静電結合の信号対雑音比を上げるために使用することができる。

ＲＦパッド１５４０とＲＦ検出装置１５７４として示したような電磁検出装置への追加又は代替として、単一又は一組のノード間検出装置を使用して、テスト構造体１５３０の個々のノードに基づく様々な形態の電気活動を検出し測定することができる。このとき、個々のノードは、パワー信号１５１８及び／またはテスト信号１５２８に反応する。あるいは、テスト構造体のノード全体については、第１検出ノードと最終検出ノードとが比較される。例えば、検出装置１５７２は、構造体１５３０の連鎖のうち第１のノードにおける電気活動を検出する。検出装置１５７２は、構造体の連鎖のうち第２以降のノードに基づく電気活動を検出する。第１ノードから第２以降のノードへの信号伝搬の展開（例えば遅延、スルーレート、「形状」等）は、直接確認することもできるし、テスト／トリガ信号１５２８に関する第１、及び第２以降の事象の遅延と比較することによって確認することもできる。一実施形態において、ノード間検出装置は適切な光レシーバ（例えば光ダイオード）である。これは、テスト構造体１５３０における個々のトランジスタのゲート及び接合部でのスイッチング活動によって誘導される光／光子による光電子効果を検出する（プローブレス時間分解光子計数によって検出されるホットエレクトロン誘導光子放射、電荷誘導電気整流、及びゲートレーザによってプロービングされ検出される電気吸収等）。

光レシーバとして、それぞれがテスト構造体１５３０の様々な素子からの光電子信号を検出し登録することができる。各検出装置１５７２は、対物レンズ（および／または複数のレンズ）を有する適切な光学系によって、適切な接合部又はテスト構造体の接合部に連結可能である。一方、第１、第２のエネルギー源１５１０、１５２０からのビームの特性である波長λ_１（エネルギー源）とλ_２（テスト／トリガエネルギー源）に対する個々の光レシーバの感応性は、干渉を避けるよう減少又は完全に遮断される。一実施形態において、１つ以上の検出装置１５７２は、登録されたホットエレクトロン誘導光子放射に関する高分解能タイミング情報を提供可能な時間分解放射線検出装置に対応することができる。これらの種の光レシーバは、アバランシエ光ダイオードと、単一光子計数モード用時間分解において動作するよう設計された付属回路とから構成することができる。この他、適切な検出装置と連結するマルチチャネルプレート光電増倍管を光子カウンタとして使用することができる。

他の種類の検出装置を使用して、個々のノードから様々な種類の電気活動を検出することができる。

追加又は代替のパワーと検出の構成に関する実施形態
追加の実施形態では、代替のダイ内パワー源と共に作動され使用され得るテスト構造体が使用される。例えば、適切に調整され制御された持続波ＣＷレーザ源を、図１４に示したような熱電ゼーべックパワー生成デバイス１５２２と共に使用してもよい。レーザをエネルギー源１５２０として使用する代わりに、電子ビーム源を使用してパワー信号１５１８を生成することもできる。例えば、電子ビームは第２のビーム１５２６として使用することができ、この電子ビームは第２のレシーバ１５２２上に送られる。これは、電子ビームによってデポジット又は誘導された電荷（又は電圧）を電流に変換するデバイスに接続する金属を含んでもよい。他の実施形態において、イオンビームは第２のビーム１５２６として使用することができる。また、イオンビームは例えば、イオンビームによってデポジットされた電荷（又は電圧）を電流に変換するデバイスに接続する半導体材料用の誘電体からなる第２のレシーバ１５２２に送ることができる。

他の実施形態においては、代替源であるテスト／トリガ信号によって作動可能なテスト構造体が使用される。例えば電子ビームは、例えば電荷又は電圧を電流パルスに変換するデバイスに接続する金属からなる第１のレシーバ１５１２に送られる第１のエネルギービーム１５１６として作用することができる。他の実施形態において、第１のエネルギービーム１５１６は、例えば電圧を電流パルスに変換するデバイスに接続する半導体上の誘電体からなる第１のレシーバ１５１２に送られ得るイオンビームに対応し得る。パッド１５４０と検出装置１５７４の電磁検出方法使用の代替方法として、及び電子ビームプローブと二次電子検出装置１５７３を使用する検出方法の代替方法として、レーザビーム源を使用してテスト構造体１５３０における電気活動を検出することができる。例えば、第３のビーム１５５７は、例えばテスト構造体１５３０の電気活動に応じて反射率又は電圧を変える光レシーバからなる検出パッド１５４０に送ることができる。パッド１５４０に基づく反射率の変調および／または電圧の変調は、検出装置１５７３によって検出可能であって、テスト構造体１５３０における電気活動に感応性を有する。この他、イオンビームとして、第３のビーム１５５７は、検出パッド１５４０に送ることができ、テスト構造体１５３０における電気活動に対する静電結合信号の変調は、検出装置１５７３で測定することができる。

ノード間スイッチング活動を測定するための光電子信号の使用の代替方法として、時間ゲート型／変調レーザビーム等の第４のビーム１５５６（例えばモードロック型および／またはゲート型）を使用して、特定のノードの拡散／接合における電荷（電流）に誘導された屈折又は吸収性効果／信号を検出することができる。この信号は、テスト／トリガ信号に誘導された電気スイッチング中に変調し、プローブ及び適切に連結した光レシーバ１５７２によって検出することができる。

ウエハ製造評価システム
本発明の一実施形態によれば、図１６は、共に配置されたパワー、テスト／トリガ、プロセス感応性テスト構造体、及びそれらに付属するバッファリング回路、一定化回路、整形回路を含むダイ内の能動領域の所定の箇所に基づく電気活動を誘導し測定する装置の追加の詳細を示している。刺激・プローブデバイス１６４０をウエハ処理素子と共に作動させて、刺激・位置決め検出装置と付属の電気光学カップリング機構とを、装置と被テストウエハ装置（ＤＵＴ）との間に導くことができる。特定のテスト構造体で測定を行う前に、ウエハ１６１５はウエハ処理位置決め装置１６１１で制御される可動ステージ１６１２上に置かれる。上記実施形態で示したようなテスト構造体は、照明（例えば、投光照明又はレーザ走査顕微鏡（ＬＳＭ）による）によりウエハ１６１５上に結像され検出されることができ、またＣＣＤ（「電荷カップリングデバイス」）アレイやビジコンカメラ１６１０等の撮像カメラや、ＬＳＭ用光レシーバ等のその他の同様の投影装置を使用して結像することができる。一実施形態によれば、テスト構造体は、ウエハ１６１５内の１つ以上のダイの能動領域内に設けることができるとともに、能動領域内のパワー及びテスト／トリガ回路構成と共に配置される。ステージ１６１２は移動して、ウエハ１６１５上に配置されるテスト構造体と、エネルギー源１６０４、１６０６および／またはプローブ１６４２のビーム、及び検出装置１６０２、１６１３との間において所定の位置合せを行うことができる。適切な結像と視野内の関係する画像と領域を特定する能力を有する顕微鏡装置１６０９（例えば電子、イオン、又は光による）を使用して、信号を検出装置１６０２上において結像し、特定し、カップリングするとともに、上記のエネルギービーム又はプローブを測定されるデバイス上に形成しフォーカスする。この他、（例えば光学的な）適切なカップリングリードをプローブヘッドに取り付けることができる。これは、同じ用途で顕微鏡やアパチャーに取り付けることができる。プローブ及び検出装置１６４２は、プローブビームと検出信号をそれぞれ送受するため結像光学系（電子、イオン又は光学系、又はその組合せ）の使用を必要とする場合がある。

プロセス感応性テスト構造体は、製造における所定のプロセス工程の完了後に測定してもよい。様々な種類のテスト構造体を、製造の特定のプロセス工程又はプロセス手順の完了後直ちに使用してもよい。一般にテスト構造体は、第１のレベルの接続（第１金属層等）の完了後直ちに製造のプロセスを評価するために使用することができる。いったんテスト構造体を使用する準備が整ったら、パワー及び（又は）テスト／トリガ信号の両方が、刺激・プローブ装置１６４０を介して共に配置されたテスト構造体のパワー及びテスト／トリガレシーバに送られる。一実施形態において、パワー及びテスト信号は、適切に整形された（パワー変調されノイズ抑制された）レーザ１６０４と変調（振幅および／または時間ゲート型における）レーザ１６０６によって、それぞれテスト構造体に送られる。パワーレーザ１６０４は一定の（ＤＣ）エネルギービームを送る。変調ビーム１６０６によって、変調テスト／トリガ信号がウエハ上に発生する。伝導性素子は、チップ／ダイの能動領域内に配置され、パワー及び変調テスト信号をチップ上の異なるテスト構造体に伝搬する。このように、テスト構造体に刺激を付与するにあたり、機械的接触や能動領域外での相互接続領域は必要ない。テスト構造体の部分やその近隣で発生する光電子信号は、ウエハ１６１５上のテスト構造体から検出装置１６０２によって検出され測定されることができる。一実施形態において、検出装置１６０２は、時間分解法により信号を検出し測定する。テスト信号は、各テスト構造体からの出力信号にもなり得る。出力信号は、信号を無線周波数検出装置１６１３によって検出することができる箇所においてＲＦパッド又はアンテナに送られ得る。検出装置１６０２と無線周波数検出装置１６１３は、各入力／データを、使用・分析されるフォーマットに変換するデータ処理装置１６２２と通信可能である。

図１６に示したような装置の動作全体は、自動的に、システム制御的に、および／または手動的に制御することができる。一実施形態において、コンピュータ化制御システム１６０５又はその他のデータ処理装置を使用することができる。このコンピュータ化制御システム１６０５は、グラフィカルユーザインタフェース（ＧＵＩ）１６０１、システム制御装置１６０３、ウエハ・テスト構造体回路の配置／設計・位置データベースマップ１６３０（ナイトテクノロジー社製ＣＡＤナビゲーション製品等）、刺激制御装置１６３２、及びデータ収集・分析コンポーネント１６２２を備えている。制御システム１６０５の素子は、コンピュータ可読媒体上で実行される指示として実施可能である。図１６に示したマシンは、本発明の実施形態を実施するための指示を実行し及び／または履行することができる処理手段とコンピュータ可読媒体との例を表している。特に、本発明の実施形態に示した多数のマシンには、データや指示を格納、操作するためにプロセッサと多様な形態のメモリが含まれている。

システム制御装置１６０３は、図１６に示した装置全体の機械的特徴の自動的な又はプログラマティックな制御を実施することができる。プログラマティックな制御は、ソフトウェア又は他のコンピュータで実行可能な指示を使用することにより実施することができる。手動制御の場合、ＧＵＩ１６０１又はその他のインタフェース機構を使用することができる。ＧＵＩ１６０１によって、オペレータはＤＵＴ（被テスト装置）の製造および／または評価方法を選択することができる。ＧＵＩ１６０１は、ユーザが特定したパラメータと指示とをシステム制御装置１６０３に送ることもできる。システム制御装置１６０３は、システムの継ぎ目のない動作性を確実にする。これには、システム内の様々なモジュール内におけるアービトレーションの実施、ならびにシステムが有効な方法にて非同期的に動作するよう、様々なモジュールによって実施される多様なプロセスのタイミング調節を行うことが含まれる。したがって、システム制御装置１６０３は、他のモジュールより前にシステム内の１つのモジュールがタスクを終えた場合、他のモジュールを待つことを確実にする。

制御システム１６０５は、ウエハ・テスト構造体位置データベース１６３０と刺激制御装置１６３２とを使用して、ＤＵＴの個々のテスト構造体の位置確認と刺激付与とを行うことができる。テスト構造体を刺激することによって得られるパラメータ値を含み得る評価情報は、データ収集・分析コンポーネント１６２２によって格納することができる。１つ以上のアルゴリズム又はその他のプロセスをデータ収集・分析コンポーネント１６２２によって実施することにより、性能パラメータ値のデータを、ＤＵＴの統計的な又は定量的な分析を含む他の形態の評価情報に変換することができる。

テスト測定の実施
図１７は、本発明の一実施形態によるＲＦ出力信号と共に使用するよう構成されるダイを示している。ダイ１７００は、能動領域内にパワーレシーバ１７２０と複数のテスト構造体の種類１７３２、１７３４、１７３６、１７３８を共に配置するよう構成することができる。パワーレシーバ１７２０は、一実施形態において一定であるダイ内パワー信号を生成する。一実装において、ダイ１７００は、分布テスト構造体においてテスト信号を受け取り使用する能動領域に共に配置されたテスト／トリガレシーバ１７１０を含むことができる。テスト構造体は、パワー信号の印加時における刺激、及び時によりテスト／トリガ信号の印加時におけるトリガによって作動させることができる。作動時、特定の酒類１７３２〜１７３８における各テスト構造体（例えばＡ_１〜Ａ_４）は、光信号、光電子信号、および／または無線周波数信号等の電気活動を示すことができる。テスト／トリガレシーバ１７１０とパワーレシーバ１７２０とにエネルギーを付与するために、プローブヘッドをダイ１７００に対してコンタクトレスに連結させてもよい。１つないし２つの（又はそれ以上の）エネルギー源を有するプローブヘッドデバイスを使用することにより、（ｉ）テスト／トリガレシーバ１７１０とパワーレシーバ１７２０との両方に対する１つのエネルギービーム（ｉｉ）テスト／トリガレシーバ１７１０とパワーレシーバ１７２０とのそれぞれに対する別個のエネルギービームのいずれかを送出することができる。

複数の種類の出力信号と検出パッド１７３０は、能動領域に共に配置され、対応するテスト構造体と共に使用される。一実施形態において、テスト構造体の出力に一致するＲＦ信号が生成される。ＲＦ信号は、対応するテスト構造体、一連のテスト構造体、又は一組のテスト構造体のスイッチング速度、スルーレート、位相遅延、及び他の性能パラメータ値を含む出力情報を送ることができる。かかる一実施形態の場合、１つ以上のＲＦ検出パッドを使用して、出力をＲＦ信号の形態にすることができる。ダイ１７００に設けられた各検出パッド１７３０からのＲＦ信号を検出するために、プローブヘッドを設けることができる。一実施形態において、各ＲＦ信号は、チップ又はウエハから出されるすべての他のＲＦ信号からかかるＲＦ信号を識別するための徴候又はその他の識別機構を組み込むことができる。このように、特定の性能パラメータを既知のテスト構造体に関係付けることができる。一実施形態において、すべてのテスト構造体１７３２〜１７３８は、出力信号をＲＦパッドに送り、ＲＦパッドからの送信により、特定のテスト構造体および／または任意の種類のテスト構造体に割り当てられた徴候に基づき各出力信号を識別することができ、これにより複数のデバイスの反応を同時に得ることができる。この他、各テスト構造体１７３２〜１７３８は、その出力信号を送るため、それ自体のＲＦパッドを有することもできる。

複数のテスト／トリガレセプタとパワーレセプタが存在してもよいが、１つのテスト／トリガレセプタとパワーレセプタが複数のテスト構造体と複数の種類のテスト構造体のために働くことが可能であることを認識すべきである。複数のテスト構造体に寄与する特定されたテスト／トリガレセプタとパワーレセプタの使用においては、このテスト／トリガレセプタとパワーレセプタに同時にエネルギーを付与することができる。一実施形態において、複数のテスト／トリガレセプタとパワーレセプタを使用して、様々な処理工程においてテスト構造体を使用することができる。一実施形態において、複数のテスト／トリガレセプタとパワーレセプタを使用して、ダイ１７００上の様々な箇所においてテスト構造体を使用することができる。

一実施形態によれば、ＲＦ信号はテスト構造全体又は一連のテスト構造体の信号集合体を有する。テスト構造体全体における第１ノードと最終ノードとを測定するノード間検出システム等、かかる信号集合体を測定する他の手法が存在する。加えて、ノード間測定（テスト構造体内）は、例えば光電子信号を使用して行うことができる。

図１８は、本発明の一実施形態に係る図１５、１６に示したような装置を作動させる方法を示している。

ステップ１８１０において、テストプローブは、テストされるウエハに作動可能に近接する位置に置かれる。これは、テストが実施されるダイの所定の位置を特定することも含まれ得る。テストプローブは、ウエハに作動可能に近接させる。これには、マクロ位置合せとミクロ位置合せというサブステップも含まれ得る。マクロ位置合せは、テストが実施される場所の位置特定に関する情報を受け取るためにウエハ表面上の光学マーカを読み取るプローブヘッドに相当し得る。同様のミクロ位置合せは、チップの境界内で実施することができる。位置合せを行うにあたり、プローブヘッドはチップ上のパワーレシーバ及びテスト／トリガレシーバのレセプタに作動可能に近接させる。ウエハは、部分的に製造工程がなされた状態であっても又は完全に製造工程がなされた状態であってもよい。

ステップ１８２０において、テスト／トリガレシーバとパワーレシーバとがコンタクトレスで非侵入的で非破壊的にエネルギーを付与される。これは、図１５、１６で示したようなレーザビームでレシーバにエネルギーを付与することに相当する。

一実施形態において、ステップ１８３０では、プローブヘッドは、テスト構造体および／または検出パッドが位置するチップ内の様々な箇所に基づく電気活動を検出する。例えば、図１５を参照すると、光子検出装置１５７２はテスト構造体内のノードから光子を検出する。ＲＦ検出装置１５７４は、検出パッド１５４０からＲＦ伝搬を検出する。この他、プローブ及び検出装置１５７３は、例えば電子ビーム電圧の差異を用いて電気活動を検出する。プローブヘッドは、同時に測定を行ってもよいし、チップ上の様々な箇所を移動して測定を行っても良い。

最後に、ステップ１８４０において、テスト構造体から検出された電気活動は、ウエハの製造を評価するために使用される。

結論
本発明の具体的な実施形態を添付の図面を参照して詳細に説明したが、本発明はこれらの実施形態に限定されるものではないものとする。したがって、当業者は多くの変形例が可能であることが明らかであろう。したがって、本発明の範囲は、以下の特許請求の範囲及びその相当物によって画成されるものとする。更に、個々に又は実施形態の一部として説明した特定のフィーチャは、他の個々に説明したフィーチャや他の実施形態の一部と組合わせることが可能であるものとする。これは、他のフィーチャや実施形態が特定のフィーチャに言及していないとしても適用される。この組合せに関する説明がなされていないことは、発明者からかかる組合せに関する特許請求権を不可能にするものではない。

１０１ 刺激
１０２ プローブ装置
１０５ 電気活動
１０６ 性能パラメータ
１０７ 評価情報
１０８ 製造工程
１０９ ツール
１１０ ウエハ
１２１ スクライブ領域
１２３ スクライブライン
１２５ ダイシングチャネル
１２７ ダイ
１２８、１５２ 能動領域
１２９、１５４ 非能動領域
１３４ スクライブラインの箇所
１３５ ダイチャネルの箇所
１３６ 能動ダイの箇所
１３８ 非能動ダイの箇所
１４６ 周辺ダイ素子
１４８ 能動ダイの箇所
１５０ ダイ
３１０ リソグラフィプロセス
３１４〜３１８ 特性
３２０ エッチプロセス
３３０ 成膜プロセス
３４０ 研磨プロセス
３５０ 相互接続プロセス
４１０ ＰＳＴＳ
４１２ パワー
４１４ テスト信号
４２２ 出力
４２４ ノード間信号
４３２ 評価情報
７０２ ゲート
７０６ 直列抵抗
７０８ キャパシタンス
７０９ 基礎単位（ファンアウト）
７１０ 回路素子
７１１ 入力バッファ
７１２ インバータ
７１３ テスト段階
７１５ 出力バッファ
７２２ ＰＭＯＳトランジスタ
７２４ ＮＭＯＳトランジスタ
７３０ 制御装置
７３１ 遅延感応性素子
７３４ インバータ
７４０ フィードバック
７５０ 基準出力
８０２ ベースラインＰＳＴＳ
８１０ チップ
８１２ 箇所
９１０ ｐドープゲート長
９２０ 相互接続素子
９２４ 電気的能動（受動）素子
９３０ テスト段階回路素子
９３４、９４４ 相互接続部
９４０ 回路素子
９４６ フィーチャ
９５０、９６０、９７０、９８０、９９０、１０３０ 回路素子
９５２、９５４、９５６ 領域
９８２、９８４ デバイス
１０１０ 特定領域
１０２０ 特定ライン
１０４０ 素子
１０４２ ゲート長
１０５０ 高密度領域
１０６０ 高密度ライン
１０８０ デバイス
１０８２ ゲート長
１１０２ チップ
１１０６ 第２のエネルギー源
１１０８ 第１のエネルギー源
１１１０ テスト／トリガレシーバ
１１１２ パワーレシーバ
１１２０ テスト構造体
１１３０ 検出パッド
１１４０ レシーバ
１１４２ プローブ／検出装置
１３０２ 持続波（ＣＷ）レーザ
１３０４ 光ダイオード
１３０５ 回路
１３０８ 基準リング発振器
１３１０ レギュレータ
１３１６ チップ上基準電圧機構
１３１８ ＰＳＴＳ
１３２５ 回路
１３２６ フィードバック機構
１３２８、１３２９ 容量性パッド
１３３１ モジュレータ
１３３２ レーザ制御装置
１３４２ 電圧倍率器
１３４５ 回路
１３５０ レギュレータ
１３５２ バンドギャップ電圧基準
１３５４ コンパレータ
１３５６ パルス幅変調器
１３５８ 分路レギュレータ
１４０２ ｐ領域
１４０４ ｎ領域
１４０５ ギャップ
１４０６ 基板
１４１０ ｎ領域
１４１４ ギャップ
１４３０ コンタクトパッド
１４４０、１４４２ 接点（パッド）
１４５０ 導電プレート
１５００ システム
１５１０ 第１のエネルギー源
１５１２ 第１のレシーバ
１５１６ エネルギービーム
１５１８ 電力
１５１９ パワー調整器
１５２０ 第２のエネルギー源
１５２２ 第２のレシーバ
１５２６ 変調ビーム
１５２８ テスト／トリガ信号
１５２９ 信号調整器
１５３０ テスト構造体
１５３８ 出力
１５４０ 検出パッド
１５５５ 電磁ＲＦ信号
１５５６ 第４のビーム
１５５７ 第３のビーム
１５７２ 光レシーバ
１５７３、１６０２ 検出装置
１５７４ ＲＦ検出装置
１６０１ グラフィカルユーザインタフェース
１６０３ システム制御装置
１６０４ エネルギー源
１６０５ コンピュータ化制御システム
１６０６ エネルギー源
１６０９ 顕微鏡装置
１６１０ ビジコンカメラ
１６１１ ウエハ処理位置決め装置
１６１２ 可動ステージ
１６１３ 検出装置
１６１５ ウエハ
１６２２ データ処理装置
１６３０ データベースマップ
１６３２ 刺激制御装置
１６４０ 刺激・プローブデバイス
１６４２ プローブ
１７００ ダイ
１７１０ テスト／トリガレシーバ
１７２０ パワーレシーバ
１７３２、１７３４、１７３６、１７３８ テスト構造体の種類

Claims (13)

1. ウエハの少なくとも１つのダイ内を含む様々な箇所においてウエハ上に位置する１つ以上のテスト構造体を含む半導体ウエハの製造を評価するためのアッセンブリにおいて、
   前記半導体ウエハの外側に位置する１つ以上のエネルギー源と、
   前記１つ以上のエネルギー源を制御して前記ウエハの１つ以上のダイ上にある１つ以上のエネルギー受取り素子にエネルギーを送るよう構成された制御装置であって、前記エネルギーが前記１つ以上のテスト構造体を作動させるのに適するものである制御装置と、
   １つ以上の検出装置を備えた検出装置であって、前記１つ以上のテスト構造体のそれぞれについて性能パラメータ値を決定するために、前記１つ以上のエネルギー源からのエネルギー方向により作動される前記１つ以上のテスト構造体に基づく電気活動を測定するよう構成された検出装置と、
   前記検出装置によって検出された電気活動を判断し、前記性能パラメータ値と前記製造の１つ以上の製造工程又は製造手順との間の相関関係を識別するデータ処理装置とを備えたことを特徴とするアッセンブリ。
2. 前記テスト構造体が部分的に製造された状態にある前記ウエハに配置されるときに、前記アッセンブリが作動するよう構成されることを特徴とする請求項１記載のアッセンブリ。
3. 前記データ処理装置が、前記複数の箇所に位置する複数のテスト構造体の前記性能パラメータ値の変動を決定することを特徴とする請求項２記載のアッセンブリ。
4. 前記変動が、前記製造における１つ以上のプロセスの変動を識別することを特徴とする請求項３記載のアッセンブリ。
5. 前記検出装置が、前記１つ以上のテスト構造体の作動時に前記１つ以上のテスト構造体から光子を検出するよう構成された光子検出装置を含むことを特徴とする請求項１記載のアッセンブリ。
6. 前記光子検出装置が、前記１つ以上のテスト構造体の少なくとも一部を形成するトランジスタのゲートから放射される光子を検出するよう構成されることを特徴とする請求項５記載のアッセンブリ。
7. 前記検出装置が、前記１つ以上のテスト構造体の出力から変換された無線周波数伝送を検出する無線周波数検出装置を含むことを特徴とする請求項１記載のアッセンブリ。
8. 前記検出装置が、前記１つ以上のテスト構造体の出力から変調された二次電子放射を検出する電子ビームを含むことを特徴とする請求項１記載のアッセンブリ。
9. 前記制御装置が、前記１つ以上のエネルギー源から十分なエネルギーが送られた場合前記チップからフィードバックを受け取ることを特徴とする請求項１記載のアッセンブリ。
10. 前記制御装置が、前記フィードバックの受取りに反応して、前記１つ以上のエネルギー源から送られた前記エネルギーを調整することを特徴とする請求項１記載のアッセンブリ。
11. 前記１つ以上のエネルギー源が、変調ビームを生成するよう構成された第１の層と、一定のビームを生成するよう構成された第２の層とを含むことを特徴とする請求項１記載のアッセンブリ。
12. 前記性能パラメータ値が信号遅延に基づくことを特徴とする請求項１記載のアッセンブリ。
13. 前記制御装置が、前記１つ以上のエネルギー源を制御して、前記ダイからテスト信号とパワー信号とを発生させるよう構成されることを特徴とする請求項１記載のアッセンブリ。

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