JP2006041951A

JP2006041951A - プロセスばらつき検知装置およびプロセスばらつき検知方法

Info

Publication number: JP2006041951A
Application number: JP2004219233A
Authority: JP
Inventors: Kensuke Shinohara; 健介篠原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-07-27
Filing date: 2004-07-27
Publication date: 2006-02-09
Also published as: US7155360B2; US20060025954A1

Abstract

【課題】迅速にプロセスばらつきの状態を検知し、チップに含まれる各マクロに対して効率よくチューニングを実行すること。
【解決手段】検知回路用パルス生成回路１１０が、クロック信号ＣＬＫを各プロセスばらつきの応じたパルス幅の信号を生成し、生成した各信号を検知回路１２０〜１５０に出力する。そして、ＦＳ検知回路１２０は、ＦＳ状態時にＨをラッチ１に出力し、ＳＦ検知回路１３０は、ＳＦ状態時にＨをラッチ２に出力し、ＦＦ検知回路１４０は、ＦＦ状態時にＨをラッチ３に出力し、ＳＳ検知回路１５０は、ＳＳ状態時にＨをラッチ４に出力する。
【選択図】図３

Description

本発明は、集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知回路およびプロセスばらつき検知方法に関し、特に、迅速にプロセスばらつきの状態を検知し、チップに含まれる各マクロ回路に対して効率よくチューニングを実行可能なプロセスばらつき検知装置およびプロセスばらつき検知方法に関するものである。

ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration）などの半導体集積回路（以下、単にチップと表記する）は、シリコンウエーハに、不純物を添加したり、絶縁膜、配線金属膜などを形成する工程を何度も繰り返して製造される。

しかし、シリコンウエーハからチップを製造した際に、製造したチップ間にプロセスばらつきが存在し、チップが正常に動作しないという問題が発生している。そのため、従来では、チップ内のマクロ回路をチューニングすべく、プロセスばらつきを予め想定して、各マクロ回路内にチューニング回路を組み込んでいる。また、現在では半導体デバイスの微細化に伴い、チップ内でのプロセスばらつきも顕著になっている。

そして、チップ製造後、人手によってチップに対するテストを実行し、最適なクロックチューニング信号を判定し、判定したクロックチューニング信号を各マクロ回路に入力することによって、プロセスばらつきが存在するチップであっても、正常に動作させることを可能としている。

なお、特許文献１では、ダミービット線の電位と参照電圧とを比較してタイミング信号を生成することによって、動作マージンを向上させ、チップの高速動作を可能とする技術が公開されている。

特開２００３−１０９３７９号公報

しかしながら、従来の技術では、迅速にプロセスばらつきの状態を検知することができず、チップに含まれる各マクロ回路に対して効率よくチューニングを実行することができないという問題があった。

具体的には、チューニング回路に入力するクロックチューニング信号を特定する場合には、チップを製造し、さらに人手によってテストを実行する必要があるため、多大な時間およびコストを必要とするとともに、テストを実行するユーザにかかる負担も大きい。

また、従来に係る技術では、同種のマクロ回路には共通のクロックチューニング信号を使用しているため、チップが有する各マクロ回路毎にチューニング信号を設定することができない。

本発明は、上述した従来技術による問題点を解消するためになされたものであり、迅速にプロセスばらつきの状態を検知し、チップに含まれる各マクロ回路に対して効率よくチューニングを実行可能なプロセスばらつき検知装置およびプロセスばらつき検知方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明は、集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知装置であって、外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成するパルス信号生成手段と、前記パルス信号と、チャネル幅やゲート長をアンバランスに設定したトランジスタとを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力する出力手段とを備えたことを特徴とする。

また、本発明は、上記発明において、プロセスばらつきの状態を数種類のパターンに分類し、各パターンに対応した前記出力手段を複数備えたことを特徴とする。

また、本発明は、上記発明において、前記出力手段は、前記パルス信号と、通常よりもチャネル幅を小さくしたトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力することを特徴とする。

また、本発明は、上記発明において、前記出力手段が出力する値を、チューニング回路のクロックチューニング信号として利用することを特徴とする。

また、本発明は、半導体集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知方法であって、外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成するパルス信号生成工程と、前記パルス信号と、チャネル幅やゲート長をアンバランスに設定したトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力させる出力工程と、を含んだことを特徴とする。

本発明によれば、外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成し、該パルス信号と、チャネル幅やゲート長などをアンバランスに設定したトランジスタとを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力するので、迅速にプロセスばらつきの状態を検知することができる。

また、本発明によれば、特定のプロセスばらつきの場合に出力された出力値をチェック回路のクロックチューニング信号として利用するので、効率よく、プロセスばらつき状態に対応することができる。

以下に添付図面を参照して、この発明に係るプロセスばらつき検知装置の好適な実施の形態を詳細に説明する。

まず、本実施例に係るプロセスばらつき検知の概念について説明する。図１は、本実施例に係るプロセスばらつき検知の概念を説明するための図である。同図に示すように、クロック信号ＣＬＫが回路１〜４に入力され、回路１〜４は、ラッチ（Latch）１〜４に接続される。また、ラッチ１〜４は、チョップパルス信号ＣＬＫＰに接続される。

回路１〜４は、特定のプロセスばらつきが生じた際に、ラッチ１〜４が正しい出力値を取り込めなくなるように構成されている。ここで、プロセスばらつきとは、チップに含まれるトランジスタなどを構成するｐｍｏｓおよびｎｍｏｓが電圧に接続された際の、理想の反応速度に対する実際の反応速度のばらつきを示す。

本実施例では、ｐｍｏｓの反応速度が速く（理想の反応速度に対して速い）ｎｍｏｓの反応速度が遅い（理想の反応速度に対して遅い）状態（ＦＳ状態）、ｐｍｏｓの反応速度が遅くｎｍｏｓの反応速度が速い状態（ＳＦ状態）、ｐｍｏｓの反応速度が速くｎｍｏｓの反応速度が速い状態（ＦＦ状態）、ｐｍｏｓの反応速度が遅くｎｍｏｓの反応速度が遅い状態（ＳＳ状態）およびｐｍｏｓ、ｎｍｏｓ共に反応速度が理想の速度の状態（ＴＴ状態）計５種類の状態を設定する。

そして、回路１は、ＦＳ状態時のみラッチ１にＨデータ（以下、Ｈと表記する）を入力し、回路２は、ＳＦ状態時のみラッチ２にＨを入力し、回路３は、ＦＦ状態時のみラッチ３にＨを入力し、回路４は、ＳＳ状態時のみラッチ４にＨを入力することとなる。

そして、チョップパルス信号ＣＬＫＰをトリガにラッチ１〜４にデータが取り込まれ、出力される値を参照することによって、プロセスばらつきの状態を把握することが可能となる。具体的には、出力１のみからＨが出力される場合には、プロセスばらつきがＦＳ状態であり、出力２のみからＨが出力される場合には、プロセスばらつきがＳＦ状態であり、出力３のみからＨが出力される場合には、プロセスばらつきがＦＦ状態であり、出力４のみからＨが出力される場合には、ＳＳ状態であり、出力１〜４全てからＨが出力されない場合には、ＴＴ状態であることがわかる。また、出力１〜４から出力される値を、クロックチューニング信号（ＣＴ）として、利用することで、自動的に、プロセスばらつきに対応することが可能となる。

図２は、本実施例に係るプロセスばらつき検知装置１００の接続例を示す図である。図２に示すように、プロセスばらつき検知装置１００は、チューニング回路を備えたＲＡＭ（Random Access Memory）２００に接続し、プロセスばらつきに対応したクロックチューニング信号をＲＡＭ２００に入力する。なお、図２は一例であり、プロセスばらつき検知装置１００は、チューニング回路を備えたどのようなマクロ回路にでも利用可能である。

また、本実施例に係るプロセスばらつき検知装置１００は、各マクロ回路に設定することが可能であるため、マクロ毎に最適なクロックチューニング信号を生成し、プロセスばらつきに対応させることができる。

次に、本実施例に係るプロセスばらつき検知装置１００の構成について説明する。図３は、本実施例に係るプロセスばらつき検知装置１００の構成を示すブロック図である。同図に示すように、このプロセスばらつき検知装置１００は、検知回路用パルス生成回路１１０と、ＦＳ検知回路１２０と、ＳＦ検知回路１３０と、ＦＦ検知回路１４０と、ＳＳ検知回路と、ラッチ１〜４とを有する。

検知回路用パルス生成回路１１０は、プロセスばらつきの状態に応じて異なったパルス幅の信号を生成し、生成した信号を、ＦＳ検知回路１２０と、ＳＦ検知回路１３０と、ＦＦ検知回路１４０と、ＳＳ検知回路１５０に入力する。

ここで、検知回路用パルス生成回路１１０の構成について説明する。図４は、検知回路用パルス生成回路１１０の構成を示す図である。同図に示すように、検知回路用パルス生成回路１１０は、複数のインバータ（ＮＯＴ演算子）とＮＡＮＤ演算子とから構成される。

また、検知回路用パルス生成回路１１０には、クロック信号ＣＬＫと、ＩＨ信号とが入力される。なお、ＩＨ信号は、クロック信号ＣＬＫを抑えるための信号であり、ＩＨ信号がＨの場合には、検知回路１２０〜１５０にＬデータ（以下、Ｌと表記する）を取り込ませ、検知回路１２０〜１５０を初期化する。

また、検知回路用パルス生成回路１１０は、クロック信号ＣＬＫを遅延させた信号ＣＬＫＤと、ＦＳ検知回路１２０およびＦＦ検知回路１４０で使用する信号ＣＬＰと、ＳＦ検知回路１３０およびＦＦ検知回路１４０で利用するＣＬＰＸと、ＳＳ検知回路１５０で使用する信号ＣＬＰ１およびＣＬＰＸ１とをそれぞれ出力する。

次に、各プロセスばらつきの状態に係る各ノードの波形について説明する。まず、各プロセス状態によるクロック信号ＣＬＫがインバータを２段経過したノードＡの波形（以下、波形Ａと表記する）と、インバータを９段経過したノードＢの波形（以下、波形Ｂと表記する）と、ＮＡＮＤ演算子１１０ａを経過したノードＤの波形（以下、波形Ｄと表記する）とを図５に示す。

図５に示すように、プロセスばらつきの状態がＦＦ状態の場合には、ｐｍｏｓおよびｎｍｏｓの反応速度（スイッチング速度）が速いため、波形Ｂが通常よりも早く出る。従って、波形Ｄに係るLowの区間（以下、Ｌ区間と表記する）の幅が狭くなる。

一方、プロセスばらつきの状態がＳＳ状態の場合には、ｐｍｏｓおよびｎｍｏｓの反応速度が遅いため、波形Ｂが通常よりも遅く出る。従って、波形Ｄに係るＬ区間の幅が広くなる。なお、プロセスばらつきの状態が、ＴＴ、ＦＳおよびＳＦ状態では、波形Ｂは通常通りとなるため、波形ＤのＬ区間の幅は通常通り生成される。

次に、各プロセス状態による波形Ａと、インバータ６段で遅延させて生成されるノードＣの波形（以下、波形Ｃと表記する）と、ＮＡＮＤ演算子１１０ｂを経過したノードＥの波形（以下、波形Ｅと表記する）とを図６に示す。

図６に示すように、プロセスばらつきの状態がＦＦの場合には、ｐｍｏｓおよびｎｍｏｓの反応速度が速いため、波形Ｃが通常よりも早く出る。従って、波形Ｅに係るＬ区間の幅が広くなる。

一方、プロセスばらつきの状態がＳＳの場合には、ｐｍｏｓおよびｎｍｏｓの反応速度が遅いため、波形Ｃが通常よりも遅く出る。従って、波形Ｅに係るＬ区間の幅は狭くなる。なお、プロセスのばらつきの状態が、ＴＴ、ＦＳおよびＳＦ状態では、波形Ｃは通常通りとなるため、波形ＤのＬ区間の幅は通常通り生成される。

従って、ＣＬＰは、波形Ｄを反転した信号となり、ＣＬＰＸは、波形Ｄを２度反転した信号（波形Ｄとほぼ同様の信号）となる。また、ＣＬＰ１は、波形Ｅを反転した信号となり、ＣＬＰＸ１は、波形Ｅを２度反転した信号（波形Ｅとほぼ同様の信号）となる。

図７に、ＣＬＰ、ＣＬＰＸ、ＣＬＰ１およびＣＬＰＸ１と、各プロセス状態時のパルス幅との関係を示す。同図に示すように、ＣＬＰは、ＴＴ、ＦＳおよびＳＦ状態時には、Ｈ区間の幅が通常通りとなり、ＦＦ状態時にはＨ区間の幅が狭くなり、ＳＳ状態時には、Ｈ区間の幅が広くなる。

また、ＣＬＰＸは、ＴＴ、ＦＳおよびＳＦ状態時には、Ｌ区間の幅が通常通りとなり、ＦＦ状態時にはＬ区間の幅が狭くなり、ＳＳ状態時には、Ｌ区間の幅が広くなる。ＣＬＰ１は、ＴＴ、ＦＳおよびＳＦ状態時には、Ｈ区間の幅が通常通りとなり、ＦＦ状態時にはＨ区間の幅が広くなり、ＳＳ状態時には、Ｈ区間の幅が狭くなる。また、ＣＬＰＸ１は、ＴＴ、ＦＳおよびＳＦ状態時には、Ｌ区間の幅が通常通りとなり、ＦＦ状態時にはＬ区間の幅が広くなり、ＳＳ状態時には、Ｌ区間の幅が狭くなる。

次に、検知回路１２０〜１５０について説明する。まず、各検知回路の内、ＦＳ検知回路１２０の説明を行う。ＦＳ検知回路１２０は、検知回路用パルス生成回路１１０から、ＣＬＫＤおよびＣＬＰを受付け、プロセスばらつきの状態がＦＳ状態の場合にのみ、ラッチ１に１を出力する。

図８に、ＦＳ検知回路１２０の構成の一例を示す。同図に示すように、ＦＳ検知回路１２０は、ｎｍｏｓのパストランジスタＮＰと、複数のインバータとを有する。ここで、トランジスタの簡単な模式図を、図９に示す。

図９に示すように、ゲートＧに電圧が印加されると、ソースＳ、ドレインＤ間が導通し、電流が流れる。このときの、ドレイン−ソース電流Ｉ_DSは次のような式で表される。
Ｉ_DS＝Ａ×Ｗ／Ｌ（Ａ：比例定数）
つまり、チャネル幅Ｗが小さいほど、ゲート長Ｌが大きいほどＩ_DSが小さくなり、トランジスタの動作速度が遅くなる。

なお、本実施例では、ＦＳ検知回路１２０に係るパストランジスタＮＰのチャネル幅Ｗを意図的に小さくする。このように、チャネル幅Ｗを意図的に小さくすることによって、ｎｍｏｓの反応速度が遅い場合に、ＣＬＫＤの値を取り込めなくする。

しかし、同様にｎｍｏｓの反応速度が遅いＳＳ状態時には、ＣＬＰのパルス幅が広くなるため、ＣＬＫＤの値を取り込むことが可能となる。すなわち、ＦＳ状態時のみ、ＣＬＫＤの値を取り込むことが不可能となり、ＦＳ状態時のみ、ラッチ１にＨを出力することとなる。

図１０に、ＣＬＫＤおよびＣＬＰの波形と、各プロセス変動に係るノードＡＡ１の波形（以下、波形ＡＡ１と表記する）とを示す。同図に示すように、プロセスばらつきの状態が、ＦＳ状態以外の場合には、ＣＬＰがＨになった際に、波形ＡＡ１は実線で表すようにＨとなるが、ＦＳ状態の場合には、ＣＬＰがＨとなった場合にでも、波形ＡＡ１は破線に表すように、Ｌのままとなる。

次に、ＳＦ検知回路１３０の説明を行う。ＳＦ検知回路１３０は、検知回路用パルス生成回路１１０から、ＣＬＫＤおよびＣＬＰＸを受付け、プロセスばらつきの状態がＳＦ状態の場合にのみ、ラッチ２にＨを出力する。

図１１に、ＳＦ検知回路１３０の構成の一例を示す。同図に示すように、ＳＦ検知回路１３０は、ｐｍｏｓのパストランジスタＰＰと、複数のインバータとを有する。本実施例に係るＳＦ検知回路１３０は、ＣＬＰＸがＬの時に、ＣＬＫＤのＨの値を読み取る。

また、ｐｍｏｓの反応速度が遅いときにＣＬＫＤの値を取り込めなくするために、ＳＦ検知回路１３０に係るパストランジスタＰＰのチャネル幅Ｗを意図的に小さくし、インバータ３００に係るｎｍｏｓのチャネル幅Ｗを小さくする。

なお、同じｎｍｏｓの反応速度が遅いＳＳ状態時では、ＦＳ検知回路１２０と同様に、ＣＬＰＸのパルス幅が広いため、パストランジスタＰＰのオン状態が長く続く間に、ＣＬＫＤの値を取り込むことができる。すなわち、ＳＦ状態時のみ、ＣＬＫＤの値を取り込むことが不可能となり、ＳＦ状態時のみ、ラッチ２にＨを出力することとなる。

図１２に、ＣＬＫＤおよびＣＬＰＸの波形と、各プロセス変動に係るノードＡＡ２の波形（以下、波形ＡＡ２と表記する）とを示す。同図に示すように、プロセスばらつきの状態が、ＳＦ状態以外の場合には、ＣＬＰＸがＬになった際に、波形ＡＡ２は、実線で表すようにＨとなるが、ＳＦ状態の場合には、ＣＬＰＸがＬとなった場合にでも、波形ＡＡ２は破線に表すように、Ｌのままとなる。

次に、ＦＦ検知回路１４０の説明を行う。ＦＦ検知回路１４０は、ＣＬＫＤ、ＣＬＰおよびＣＬＰＸを受付け、プロセスばらつきの状態がＦＦ状態の場合にのみ、ラッチ３にＨを出力する。

図１３に、ＦＦ検知回路１４０の一例を示す。同図に示すように、ＦＦ検知回路１４０は、ｎｍｏｓのパストランジスタＮＰ１と、ｐｍｏｓのパストランジスタＰＰ１と、複数のインバータとを有する。

本実施例に係るＦＦ検知回路１４０は、パストランジスタＮＰ１を含んだ第１段階と、パストランジスタＰＰ１を含んだ第２段階で信号を取り込むこととなる。また、プロセスばらつきがＦＦ状態の場合にのみＣＬＫＤの値を取り込むために、パストランジスタＮＰ１およびＰＰ１のチャネル幅Ｗの値を意図的に小さくする。

第１段階において、パストランジスタＮＰ１のチャネル幅Ｗが小さいため、プロセス変動が、ＴＴ、ＳＳ、ＳＦ状態ではＣＬＫＤの値Ｈを取り込むことができない。しかし、ｎｍｏｓの反応速度のはやいＳＦ、ＦＦ状態では、ＣＬＫＤの値を取り込むことができる。

そして、第２段階において、パストランジスタＰＰ１のチャネル幅Ｗが小さいため、ｐｍｏｓの反応速度が遅いＳＦ状態では取り込むことができず、ｐｍｏｓの反応速度が速いＦＦ状態でのみ、第２段階までＣＬＫＤの値Ｈを取り込むことができ、ラッチ３にＨを出力することになる。

図１４に、ＣＬＫＤ、ＣＬＰ、ＣＬＰＸ、各プロセス変動に係るノードＡＡ３の波形（以下、波形ＡＡ３と表記する）および各プロセス変動に係るノードＡＢの波形（以下、波形）を示す。同図に示すように、プロセスばらつきの状態が、ＳＦおよびＦＦ状態の場合にのみ、ＣＬＰがＨになった際に、波形ＡＡ３がＨとなる。

また、プロセスばらつきの状態がＦＦ状態時には、ＣＬＰＸが０になった際に、実線で示すように波形ＡＢはＨとなる。一方、プロセスばらつきの状態が、ＳＦ状態時には、ＣＬＰＸがＬになった際に、破線で示すように波形ＡＢはＬのままとなる。

次に、ＳＳ検知回路１５０の説明を行う。ＳＳ検知回路１５０は、検知回路用パルス生成回路１１０から、ＣＬＫＤ、ＣＬＰ１およびＣＬＰＸ１を受付け、プロセスばらつきの状態がＳＳ状態の場合にのみ、ラッチ４にＨを出力する。

図１５に、ＳＳ検知回路１５０の構成の一例を示す。同図に示すように、ＳＳ検知回路１５０は、相補型ゲートＭＵＸと、複数のインバータとを有する。本実施例に係るＳＳ検知回路１５０は、ＣＬＰ１がＨで、ＣＬＰＸがＬの場合に、ＣＬＫＤの値を取り込むこととなる。

また、相補型ゲートＭＵＸ（以下、ＭＵＸと表記する）のｐｍｏｓおよびｎｍｏｓのチャネル幅Ｗを意図的に小さくし、さらに、ＳＳ状態になるとパルス幅の狭くなるＣＬＰＸ１、ＣＬＰ１をＭＵＸのゲート入力とすることによってＭＵＸのオン状態を短くする。従って、ＳＳ状態の場合にのみ、ＣＬＫＤの値が取り込めなくなり、ＳＳ状態時のみラッチ４にＨが出力される。

図１６に、ＣＬＫＤ、ＣＬＰ１、ＣＬＰＸ１および各プロセス変動に係るノードＡＡ４の波形（以下、波形ＡＡ４と表記する）を示す。同図に示すように、ＣＬＰ１がＨとなりＣＬＰＸ１がＬとなった際に、プロセスばらつきがＳＳ状態時のみ、破線で示すように、波形ＡＡ４はＬのままとなり、それ以外は、実線に示すようにＨとなる。

上述してきたように、本実施例に係るプロセスばらつき検知装置１００は、検知回路用パルス生成回路１１０が、クロック信号ＣＬＫを各プロセスばらつきの応じたパルス幅の信号を生成し、生成した各信号を検知回路１２０〜１５０に出力する。そして、ＦＳ検知回路１２０は、ＦＳ状態時にＨをラッチ１に出力し、ＳＦ検知回路１３０は、ＳＦ状態時にＨをラッチ２に出力し、ＦＦ検知回路１４０は、ＦＦ状態時にＨをラッチ３に出力し、ＳＳ検知回路１５０は、ＳＳ状態時にＨをラッチ４に出力するので、プロセスばらつきの状態を容易に把握することができ、出力１〜４の値をクロックチューニング信号として利用することで、効率よくプロセスばらつきに対応することができる。

なお、本実施例は、プロセスばらつき検知装置１００を検知回路１２０〜１５０と、ラッチ１〜４とに分離して構成したが、これに限定されるものではなく、例えば、図１７に示すように、ラッチ自体を、各プロセスばらつき検知可能なスキャンラッチ（Scan-Latch）として構成してもよい。

また、本実施例では、一例として、各パストランジスタのチャネル幅Ｗを小さくし、各プロセスばらつきの状態を検知可能としたが、これに限定されるものではなく、トランジスタに係る他の部分をアンバランスに設定することによって、同様の効果を得ることが可能となる。例えば、図９に示すチャネル幅Ｗを小さくする代わりに、ゲート長Ｌを大きくしてもよい。

（付記１）集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知装置であって、
外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成するパルス信号生成手段と、
前記パルス信号と、チャネル幅やゲート長をアンバランスに設定したトランジスタとを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力する出力手段と、
を備えたことを特徴とするプロセスばらつき検知装置。

（付記２）プロセスばらつきの状態を数種類のパターンに分類し、各パターンに対応した前記出力手段を複数備えたことを特徴とする付記１に記載のプロセスばらつき検知装置。

（付記３）前記出力手段は、前記パルス信号と、通常よりもチャネル幅を小さくしたトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力することを特徴とする付記１または２に記載のプロセスばらつき検知装置。

（付記４）前記出力手段は、前記パルス信号と、通常よりもゲート長を長くしたトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力することを特徴とする付記１または２に記載のプロセスばらつき検知装置。

（付記５）前記出力手段が出力する値を、チューニング回路のクロックチューニング信号として利用することを特徴とする付記１または２に記載のプロセスばらつき検知装置。

（付記６）半導体集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知方法であって、
外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成するパルス信号生成工程と、
前記パルス信号と、チャネル幅やゲート長をアンバランスに設定したトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力させる出力工程と、
を含んだことを特徴とするプロセスばらつき検知方法。

以上説明したように、本発明にかかるプロセスばらつき検知装置およびプロセスばらつき検知方法は、出力値としてプロセス状態を知ることが出来る為にデバックの際に有用であり、また、出力値をクロックチューニング信号として使用することでチップ内のプロセスばらつきにも対応でき、チップの製造歩留まりを向上させることができる。

本実施例に係るプロセスばらつき検知の概念を説明するための図である。本実施例に係るプロセスばらつき検知装置の接続例を示す図である。本実施例に係るプロセスばらつき検知装置の構成を示すブロック図である。検知回路用パルス生成回路の構成を示す図である。各プロセス状態に係る波形Ａ、波形Ｂおよび波形Ｄを説明するための図である。各プロセス状態に係る波形Ａ、波形Ｃおよび波形Ｅを説明するための図である。ＣＬＰ、ＣＬＰＸ、ＣＬＰ１およびＣＬＰＸ１と、各プロセス状態時のパルス幅との関係を示す図である。ＦＳ検知回路の構成の一例を示す図である。トランジスタの模式図である。ＣＬＫＤ、ＣＬＰおよび波形ＡＡ１を示す図である。ＳＦ検知回路の構成の一例を示す図である。ＣＬＫＤ、ＣＬＰＸおよび波形ＡＡ２を示す図である。ＦＦ検知回路１４０の一例を示す図である。ＣＬＫＤ、ＣＬＰ、ＣＬＰＸ、波形ＡＡ３および波形ＡＢを示す図である。ＳＳ検知回路の構成の一例を示す図である。ＣＬＫＤ、ＣＬＰ１、ＣＬＰＸ１および波形ＡＡ４を示す図である。スキャンラッチを利用したプロセスばらつき検知装置の一例を示す図である。

符号の説明

１００プロセスばらつき検知装置
１１０検知回路用パルス生成回路
１２０ＦＳ検知回路
１３０ＳＦ検知回路
１４０ＦＦ検知回路
１５０ＳＳ検知回路

Claims

集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知装置であって、
外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成するパルス信号生成手段と、
前記パルス信号と、チャネル幅やゲート長をアンバランスに設定したトランジスタとを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力する出力手段と、
を備えたことを特徴とするプロセスばらつき検知装置。
プロセスばらつきの状態を数種類のパターンに分類し、各パターンに対応した前記出力手段を複数備えたことを特徴とする請求項１に記載のプロセスばらつき検知装置。
前記出力手段は、前記パルス信号と、通常よりもチャネル幅を小さくしたトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力することを特徴とする請求項１または２に記載のプロセスばらつき検知装置。
前記出力手段が出力する値を、チューニング回路のクロックチューニング信号として利用することを特徴とする請求項１または２に記載のプロセスばらつき検知装置。
半導体集積回路に含まれるプロセスばらつきを検知するプロセスばらつき検知方法であって、
外部から入力されるクロック信号を基にして、プロセスばらつきの特徴に応じたパルス幅のパルス信号を生成するパルス信号生成工程と、
前記パルス信号と、チャネル幅やゲート長をアンバランスに設定したトランジスタを利用して、特定のプロセスばらつき状態の場合にのみ所定の値を出力させる出力工程と、
を含んだことを特徴とするプロセスばらつき検知方法。