KR940022564A - 절연강도의 요건을 제거한 비휘발성 반도체 메모리 - Google Patents

절연강도의 요건을 제거한 비휘발성 반도체 메모리 Download PDF

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Abstract

본 발명의 목적은 전원 회로등을 형성하는 트랜지스터의 절연 강도 요건을 완화시키기 위한 것이다. 본 발명의 비휘발성 반도체 메모리는 플로팅 게이트, 컨트롤 게이트, 드레인 및 소스로 각각 구성되는 다수의 메모리 셀과 그 메모리 셀 각각은 기억된 데이터가 전기적으로 소거될 때 플로팅 게이트에 저장된 차지를 채널 또는 소스에 유입하기 위한 컨트롤 게이트에 인가되는 발생 부전압을 갖는 부전압 발생 수단을 구비한다. 본 발명의 비휘발성 메모리는 소거용 정전압 발생수단을 추가로 구비하여 ,소거용 정전압 발생수단에 의해 발생된 종래의 전원 전압이 채널 또는 소스에 인가된다.

Description

절연강도의 요건을 제거한 비휘발성 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 7도는 본 발명의 제1모드의 기본 기능 구성을 나타낸 도면.

Claims (15)

  1. 플로팅 게이트(102)와, 컨트롤 게이트(101)와, 드레인(104) 및 소스(103)를 각각 구비하는 다수의 메모리 셀과; 저장 데이터가 전기적으로 소거될 때 각 메모리 셀의 상기 드레인과 상기 소스 사이에 형성된 채널속에 상기 플로팅 게이트(102)에 저장된 차지를 유입시키기 위해 상기 콘트롤 게이트(101)에 인가되는 발생 부 전압을 갖는 부 전압 발생 수단(120)과; 종래 전원 전압보다 높고 상기 채널에 인가되는 정전압을 발생시키는 소거용 정전압 발생수단(140)을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 플로팅 게이트(102)와, 컨트롤 게이트(101)와, 드레인(104) 및 소스(103)를 구비하는 다수의 메모리 셀과; 저장 데이터가 전기적으로 소거될 때 상기 플로팅 게이트(102)에 저장된 차지를 각 메모리 셀의 상기 소스속에 유입하기 위해 상기 컨트롤 게이트(101)에 인가되는 발생 부 전압을 갖는 부 전압 발생수단(120)과; 상기 전원 전압보다 높고 각 메모리 셀의 상기 소스에 인가되는 정전압을 발생시키는 소거용 정전압 발생 수단(140)을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제1항 또는 제2항에 있어서, 상기 소거용 정전압 발생 수단(140)에 의해 발생된 상기 정전압은 기입시 차지가 상기 플로팅 게이트(102)에 주입될 때 각 메모리 셀의 상기 드레인에 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 전기적으로 절연된 다수의 p형 웰(214,224, …)을 포함하는데, 이들 p형 웰중 최소한 두 개의 p-형 웰(214,224, …)은 각각 그 내부에 형성된 하나 또는 그이상의 n-채널 트랜지스터(210,220, …)를 가지며, 상기 각각의 p-형 웰(214,224,…)에 형성된 n-채널 트랜지스터(210,220,…)의 수가 1일 때, 상기 n-채널 트랜지스터의 소스(213,223, …)는 상기 각각의 웰에 연결되고, 상기 각각의 p-형 웰(214,224,…)에 형성된 n-채널 트랜지스터의 수가 1보다 클 때, 하나의 n-채널 트랜지스터의 소스는 다른 n-채널 트랜지스터가 직렬로 연결된채 그 관련 웰에 연결되고, 상기 각각의 웰의 상기 n-채널 트랜지스터(210,220)또는 상기 n-채널 트랜지스터의 배열은 서로 직렬로 연결되는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서, 상기 n-채널 트랜지스터(T1,T2,…)는 중진 모드 트랜지스터이고, 상기 n-채널 트랜지스터(T1,T2,…)의 게이트는 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 반도체 디바이스.
  6. 제4항에 있어서, 상기 n-채널 트랜지스터(TD1,TD2,…)는 소모 모드 트랜지스터이고, 상기 n-채널 트랜지스터(TD1,TD2,…)의 게이트는 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 비휘발성 반도체 디바이스.
  7. 고 전압 전원과 출력 사이에 연결되고 제6항의 다수의 소모 모드 트랜지스터(TD1,TD2,…)로 구성되는 제1의 반도체 디바이스와; 상기 출력과 접지 사이에 연결되고, 제5항의 n개의 증진 모드 트랜지스터로 구성되는 제2반도체 디바이스를 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 고 전압 전원의 (n-m)/n정도인 전압이 상기 제2반도체 디바이스의 m번째 증진 모드 트랜지스터의 게이트에 인가되고, 상기 고 전압 전원의 1/n정도인 전압 또는 OV가 n번째 증진 모드 트랜지스터의 게이트에 인가되어 그 출력부에서 고 전압 또는 OV의 전기 신호가 출력되는 것을 특징으로 하는 반도체 디바이스.
  9. 제7항에 있어서, 상기 제2반도체 디바이스는 상기 증진 모드 트랜지스터의 여러단을 트리밍할 수 있게끔 구성되는 것을 특징으로 하는 반도체 디바이스.
  10. 컨트롤 게이트(310)와; 소스(303)와; 드레인(304)과; 플로팅 게이트(302)를 포함하고, 제조시 차지를 상기 플로팅 게이트(302)에 주입함으로써 소모형 트랜지스터와 기능면에서 동등한 것을 특징으로 하는 증진 모드 MOS트랜지스터.
  11. 제10항에 있어서, 상기 차지 주입은 전자 사태 항복에 의해 핫 캐리어를 주입함으로써 달성되는 것을 특징으로 하는 MOS트랜지스터.
  12. 제10항에 있어서, 상기 차지 주입은 터널링으로 인한 전자 흐름에 의해 달성되는 것을 특징으로 하는 MOS트랜지스터.
  13. 제10항에 있어서, 상기 MOS트랜지스터는 차지를 상기 공통 플로팅 게이트(330)속에 주입하기 위해 상기 MOS트랜지스터의 그것으로부터 반대 채널 형태로 된 MOS트랜지스터와 공통 플로팅 게이트(330)를 구비한 것을 특징으로 하는 MOS트랜지스터.
  14. 제10항에 있어서, 상기 MOS트랜지스터는 웨이퍼 공정에 의해 형성된 단일 폴리실리콘 상호 연결층을 구비하는 것을 특징으로 하는 MOS트랜지스터.
  15. 제10항 내지 제13항중 어느 한 항에 있어서, 상기 MOS트랜지스터는 웨이퍼 공정에 의해 형성된 2개의 폴리실리콘 상호 연결층을 구비하는 것을 특징으로 하는 MOS트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3004043B2 (ja) * 1990-10-23 2000-01-31 株式会社東芝 不揮発性半導体メモリ装置
EP0570597B1 (en) * 1991-12-09 2001-03-21 Fujitsu Limited Flash memory improved in erasing characteristic, and circuit therefor
JP3406077B2 (ja) * 1994-08-26 2003-05-12 三菱電機株式会社 不揮発性半導体記憶装置
DE19526012C2 (de) * 1995-07-17 1997-09-11 Siemens Ag Elektrisch lösch- und programmierbare nicht-flüchtige Speicherzelle
US5818758A (en) * 1996-12-31 1998-10-06 Intel Corporation Zero voltage drop negative switch for dual well processes
JP3191861B2 (ja) * 1997-01-30 2001-07-23 日本電気株式会社 不揮発性半導体メモリ装置及びその消去方法
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
US6026026A (en) * 1997-12-05 2000-02-15 Hyundai Electronics America, Inc. Self-convergence of post-erase threshold voltages in a flash memory cell using transient response
US6229732B1 (en) 1998-09-03 2001-05-08 Macronix International Co., Ltd. Regulated voltage supply circuit for inducing tunneling current in floating gate memory devices
US6055186A (en) * 1998-10-23 2000-04-25 Macronix International Co., Ltd. Regulated negative voltage supply circuit for floating gate memory devices
JP3540211B2 (ja) 1999-08-30 2004-07-07 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置及びそのプログラム方法
US6456554B1 (en) * 1999-10-19 2002-09-24 Texas Instruments Incorporated Chip identifier and method of fabrication
US6639835B2 (en) * 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
JP3633853B2 (ja) 2000-06-09 2005-03-30 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置
JP3918442B2 (ja) * 2001-02-19 2007-05-23 ソニー株式会社 半導体装置及びその製造方法
US6703670B1 (en) * 2001-04-03 2004-03-09 National Semiconductor Corporation Depletion-mode transistor that eliminates the need to separately set the threshold voltage of the depletion-mode transistor
JP4809545B2 (ja) * 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 半導体不揮発性メモリ及び電子機器
US20060170053A1 (en) * 2003-05-09 2006-08-03 Yee-Chia Yeo Accumulation mode multiple gate transistor
US7095653B2 (en) * 2003-10-08 2006-08-22 Micron Technology, Inc. Common wordline flash array architecture
US7149132B2 (en) * 2004-09-24 2006-12-12 Ovonyx, Inc. Biasing circuit for use in a non-volatile memory device
JP2007013197A (ja) * 2006-08-24 2007-01-18 Renesas Technology Corp 不揮発性半導体記憶装置
JP5369413B2 (ja) 2007-09-14 2013-12-18 富士電機株式会社 半導体装置
JP2012146033A (ja) * 2011-01-07 2012-08-02 Toshiba Corp メモリ装置
US11145368B2 (en) * 2020-01-06 2021-10-12 Microchip Technology Incorporated Method and system for reliable and secure memory erase

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660819A (en) * 1970-06-15 1972-05-02 Intel Corp Floating gate transistor and method for charging and discharging same
US4072868A (en) * 1976-09-16 1978-02-07 International Business Machines Corporation FET inverter with isolated substrate load
US4559694A (en) * 1978-09-13 1985-12-24 Hitachi, Ltd. Method of manufacturing a reference voltage generator device
JPS56108258A (en) * 1980-02-01 1981-08-27 Seiko Instr & Electronics Ltd Semiconductor device
US4490629A (en) * 1982-05-10 1984-12-25 American Microsystems, Inc. High voltage circuits in low voltage CMOS process
US4573144A (en) * 1982-09-30 1986-02-25 Motorola, Inc. Common floating gate programmable link
EP0160720B1 (de) * 1984-05-07 1988-01-07 Deutsche ITT Industries GmbH Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate
FR2576133B1 (fr) * 1985-01-15 1991-04-26 Eurotechnique Sa Memoire en circuit integre a haute fiabilite
US4675557A (en) * 1986-03-20 1987-06-23 Motorola Inc. CMOS voltage translator
JPS63153799A (ja) * 1986-08-08 1988-06-27 Nec Corp 半導体メモリ
JPS647557A (en) * 1987-06-29 1989-01-11 Nec Corp Vertically stacked read-only memory
US4885719A (en) * 1987-08-19 1989-12-05 Ict International Cmos Technology, Inc. Improved logic cell array using CMOS E2 PROM cells
JPH0695545B2 (ja) * 1988-01-07 1994-11-24 株式会社東芝 半導体集積回路
US4866307A (en) * 1988-04-20 1989-09-12 Texas Instruments Incorporated Integrated programmable bit circuit using single-level poly construction
US5016217A (en) * 1988-05-17 1991-05-14 Ict International Cmos Technology, Inc. Logic cell array using CMOS EPROM cells having reduced chip surface area
US4951114A (en) * 1988-12-05 1990-08-21 Raytheon Company Complementary metal electrode semiconductor device
JP2888898B2 (ja) * 1990-02-23 1999-05-10 株式会社日立製作所 半導体集積回路
US5272368A (en) * 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
EP0520505B1 (en) * 1991-06-27 1997-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and its operating method

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Publication number Publication date
EP1223619B1 (en) 2006-04-05
EP1217626A1 (en) 2002-06-26
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EP0616368A2 (en) 1994-09-21
US5406524A (en) 1995-04-11
JPH06275842A (ja) 1994-09-30
EP0616368A3 (en) 1998-01-21
EP1223619A1 (en) 2002-07-17
DE69434550T2 (de) 2006-03-30
DE69434695T2 (de) 2006-10-05
DE69434550D1 (de) 2005-12-29
DE69434695D1 (de) 2006-05-18
KR970003808B1 (ko) 1997-03-22
US5581107A (en) 1996-12-03

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