KR101539494B1

KR101539494B1 - 적응 워드-라인 부스트 드라이버

Info

Publication number: KR101539494B1
Application number: KR1020130010864A
Authority: KR
Inventors: 쿠-펭 린; 훙-창 유; 카이-춘 린
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2012-09-07
Filing date: 2013-01-31
Publication date: 2015-07-24
Also published as: US8908439B2; US20140071750A1; KR20140032861A

Abstract

워드 라인 드라이버 회로는 워드 라인 선택 신호를 수신하도록 구성된 제1 노드에 연결된 게이트를 갖는 제1 트랜지스터를 포함한다. 제2 트랜지스터는 제1 노드에 연결된 게이트 및 워드 라인에 연결된 제2 노드에서 제1 트랜지스터의 드레인에 연결된 드레인을 갖는다. 워드 라인 보조 제어 회로는 제1 노드, 워드 라인, 및 제3 트랜지스터의 게이트에 연결된다. 워드 라인 보조 제어 회로는 워드 라인의 전압을 조정하기 위해 제3 트랜지스터를 턴 온 또는 턴 오프하도록 구성된다.

Description

적응 워드-라인 부스트 드라이버{ADAPTIVE WORD-LINE BOOST DRIVER}

본 출원은 여기에 전체가 참조로 포함된 미국 가출원 61/697,870(출원일 : 2012년 9월 7일)의 우선권을 주장한다.

개시된 시스템 및 방법은 반도체 집적회로에 관한 것이다. 특히, 개시된 시스템 및 방법은 집적회로용 반도체 메모리에 관한 것이다.

마이크로-컨트롤러 유닛(MCU : Micro-controller unit)은, 전자 기술분야에서 광범위하게 사용되고, 통상적으로 내장형 플래시(eflash : embedded flash)에 의해 구현된다. 자동 파워트레인 시스템(automotive powertrain system)의 제어와 같은 하이-엔드 애플리케이션에서, 고성능 MCU는 자동 차량의 민첩성, 안전성, 및 효율에 대하여 필수적이다. MCU에 구현되는 내장형 플래시 메모리는 빠른 판독 속도를 갖는다. 그러나, 이러한 내장형 플래시 메모리의 종래 디자인은 느린 워드 라인 라이즈 타임(slow word line rise time)과 감지 속도(sensing speed)를 겪는다.

도 1은 일부 실시형태에 의한 동작 조건의 테이블을 따른 고속 내장형 플래시 메모리의 일례에 대한 블록 다이어그램이다.
도 2는 일부 실시형태에 의한 적응 워드 라인 부스트 드라이버(adaptive word-line boost driver)의 일례를 나타낸다.
도 3a는 일부 실시형태에 의한 적응 워드 라인 부스트 드라이버의 일례의 회로 다이어그램이다.
도 3b는 도 3a에 도시된 적응 워드 라인 부스트 드라이버의 다양한 신호의 타이밍 다이어그램이다.
도 4는 일부 실시형태에 의한 전압 검출기를 포함하는 적응 워드 라인 부스트 드라이버의 예의 회로 다이어그램이다.
도 5는 일부 실시형태에 의한 전압 검출기를 포함하는 적응 워드 라인 부스트 드라이버의 다른 예의 회로 다이어그램이다.
도 6은 일부 실시형태에 의한 적응 워드 라인 부스트 드라이버의 예의 회로 다이어그램이다.
도 7은 일부 실시형태에 의한 적응 워드 라인 부스트 드라이버의 동작 방법의 일례의 플로우 다이어그램이다.
도 8a는 넌 부스팅 동작(non-boosting operation) 중에 적응 워드 라인 부스트 드라이버의 다양한 신호의 타이밍 다이어그램이다.
도 8b는 부스팅 동작(boosting operation) 중에 적응 워드 라인 부스트 드라이버의 다양한 신호의 타이밍 다이어그램이다.
도 9는 일부 실시형태에 의한 적응 워드 라인 드라이버에 대하여 종래의 워드 라인 드라이버를 비교하는 시뮬레이션의 그래프이다.

예시적 실시형태의 본 설명은, 작성된 전체 설명의 일부로 간주되는 첨부 도면과 관련되어 검토되는 것을 의도한다.

적응 워드 라인(WL : word line) 드라이버(AWD : adaptive word line driver) 및 적응 워드 라인 부스트 드라이버(AWBD : adaptive word line boost driver)가 개시된다. 일례에서, 2.5V로부터 3.6V까지의 넓은 범위의 전력 공급(power supply) 하에서 고속 동작을 유지할 수 있는 200MHz 다이렉트-액세스-리드 고속 내장형 플래시 메모리(direct-access-read high speed eflash memory)를 구현하기 위한 90nm 내장형 플래시 기술을 위해 AWD/AWBD가 설명된다. VDD(예컨대, 1.2V에 세팅될 수있는 코어 디바이스를 위한 전압 공급) 및 VDIO(예컨대, 3.3V에 세팅될 수 있는 입력/출력 디바이스를 위한 전압 공급)

의 듀얼 파워/전압 공급은 내장형 플래시 매크로(eflash macro)에 적용되고, VDIO의 전력 공급은 2.5V로부터 3.6V까지의 범위가 될 수 있다. AWD/AWBD가 다르게 구현될 수 있다는 것을 당업자는 이해할 것이다.

도 1은 일부 실시형태에 의한 내장형 플래시 매크로(10)의 블록 다이어그램의 일례를 나타낸다. 매크로(10)는 복수의 메모리 비트 셀(memory bit cell)(14)을 각각 포함하는 복수의 셀 어레이(cell array)(12)를 포함한다. 비트 셀(14)은, 비트 라인("BL" : bit line)에 연결되는 컬럼(column) 및 워드 라인("WL" : word line)에 연결되는 로우(row)로 배열된다. 고속 감지 보조(HSSA : high-speed sensing assist) 전류-모드 감지 증폭기(CSA : currnet-mode sense amplifier) 블록(16)은 한쌍의 수직으로 인접한 셀 어레이(12) 사이에 연결되고, 판독 동작 중에 비트 라인 상의 전압을 감지하도록 구성된다. AWD/AWBD 블록(18)은, 수평으로 인접한 셀 어레이(12) 사이에 배치되고, 판독 및 기록 동작 중에 특정 전압으로 워드 라인을 구동하도록 구성된다.

일부 실시형태에서, 판독 동작 중에, 워드 라인 전압(VWL)을 위한 바이어스 조건은 2.5V이고, 비트 라인 전압(VBL)은 0.8V이고, 소스 라인 전압(VSL)은 0V이다. 따라서, WL 드라이버를 구현하기 위해 사용되는 디바이스는 입력/출력(I/O) 디바이스를 위해 사용되는 동일한 디바이스가 될 수 있다.

발명자들은, 종래의 WL 드라이버에 의해 2.5V 공급 전압이 선형 전압 조정기로부터 직접 도출될(derived) 수 있지만, 이 2.5V 공급 전압에 의해 IO 디바이스가 언더 드라이빙(underdriving)될 것이라는 것을 발견하였다. WL을 언더 드라이빙하는 것은 최악의 조건에서, 1.63ns만큼 느린 VWL의 라이징 타임(rising time)을 초래한다. 느린 워드 라인 활성화(slow wor line activation)는 고속 판독 동작에 대하여 장애(bottleneck)을 초래한다.

2.5V로부터 3.6V까지의 VDIO의 넓은 범위의 전력 공급하에서 고속 동작을 달성하기 위해, 예컨대 AWD/AWBD(18)의 어레인지먼트(arrangement)는, WL 전압이 1ns 내에 2.5V까지의 전압으로 풀링 업(pulling up)되는 것을, 가능하게 한다. 도 2는 일부 실시형태에 의한 적응 워드 라인 부스트 드라이버(AWBD : adaptive word-line boost driver)(18)의 일례를 나타낸다. 일부 실시형태에서, 도 2에 도시된 AWBD는 코어 디바이스(core device)와 IO 디바이스에 의해 구현된다. 예컨대, 코어 디바이스는 VDD에 의해 구동되고, IO 디바이스는 선형 전압 조정기에 의해 공급되며 2.5V인 중간 전압 공급(ZVDD) 및 VDIO에 의해 구동된다.

도 2에 도시된 바와 같이, AWBD(18)는 선택 전압 신호(XSEL)을 수신하도록 각각 구성되는 복수의 WL 드라이버(20)를 포함한다. 레벨 시프터(level shifter) 또는 디코더(22)는, XSEL 신호를 수신하고, 신호(XSELB)가 노드(24)로 출력되도록 VDD로부터 ZVDD까지 전압 레벨을 시프트하도록 구성된다. 노드(24)는, 트랜지스터(26 및 28)의 게이트에, 그리고 WL 보조 제어 블록(30)의 입력에 연결된다. 일부 실시형태에서, 트랜지스터(26)는, ZVDD에서 전압 공급 노드에 연결되는 소스 및 노드(32)에 연결된 드레인을 가진 PMOS 트랜지스터이다. 트랜지스터(28)는, 접지에 연결된 소스 및 노드(32)에 연결된 드레인을 갖는다.

트랜지스터(26 및 28)의 드레인에 연뎔되는 것에 추가하여, 노드(32)는, WL 보조 제어 블록(30)에 연결되고, 그리고 트랜지스터(34)의 드레인에 연결된다. 노드(32)는 WL 드라이버(20)의 출력으로서 기능한다. 판독 워드 라인("RWL") 부스트 회로(36)에 연결된 드레인을 갖는 트랜지스터(34)의 게이트에 WL 보조 제어 블록(30)의 출력이 연결된다.

WL 보조 제어 블록(30) 및 RWL 부스트 회로(36)는 다양한 방식으로 구현될 수 있다. 예컨대, 도 3a는 WL 보조 제어 블록(30) 및 RWL 부스트 회로(36)에 의해 구성되는 AWBD 회로(18)의 더 상세한 회로 다이어그램이다. 도 3a에 도시된 바와 같이, WL 보조 제어 블록(30)은 인버터(40)에 연결된 로직 게이트(38)를 포함한다. NOR 게이트로 도시된 로직 게이트(38)는 노드(24)에 연결된 제1 입력 및 노드(32)에 연결된 제2 입력을 포함한다. 로직 게이트(38)의 출력은 트랜지스터(34)의 게이트에 연결된 출력을 갖는 인버터(40)의 입력에 연결된다.

RWL 부스트 회로(36)는 신호(WLBO33)를 수신하도록 구성된, 즉 인버터(44) 및 버퍼(46)의 입력에 연결된, 입력 노드(42)를 포함한다. 인버터(44)의 출력은 트랜지스터(50)에 연결된 출력을 갖는 인버터(48)의 입력에 연결된다. 트랜지스터(50)의 소스는 ZVDD에 세팅된 전압 공급 노드(voltage supply node)에 연결되고, 트랜지스터(50)의 드레인은 노드(52)에 연결된다. 노드(52)는 RWL 부스트 회로(36)의 출력 노드로서 기능하고, WL 드라이버(20)의 트랜지스터(34)의 소스 및 커패시터(54)에 연결된다. 커패시터(54)는 버퍼(46)의 출력에 연결된 입력을 갖는 버퍼(56)의 출력에 연결된다.

도 3b는 도 3a에 도시된 AWBD 회로(18)의 다양한 신호를 나타낸다. 도 3b에 도시된 바와 같이, 로직 로우(logic low)로부터 로직 하이(logic high)로의 신호(WLBO33)의 트랜지션(transition)은 VBWL이 ZVDD의 전압 레벨보다 높게 증가하게 한다. XSEL 신호는 로우로부터 하이로 트랜지션되고, XSELB는 레벨 시프팅되고, 로직 하이로부터 로직 로우로 트랜지션된다.

VBWL의 전압 레벨에 있어서의 증가는 WLSELB가 증가하게 하고, 레벨 시프팅 다운되는 전압 레벨(XSELB)은 WSLELB의 전압을 감소시킨다. ZVDD의 레벨보다 낮은 전압 레벨까지의 WLSELB의 트랜지션은 WL의 전압을 증가시키고, 이어서 WL 보조 제어 블록(30)이 WL의 피드백 루프에 배치됨에 따라 WLSELB의 전압을 증가시킨다.

도 4는, 로직 게이트(58)의 입력에 연결되고, 그리고 인버터(44)의 입력에 연결되는 입력 노드(42)를 RWL 부스트 회로(36)가 포함하는 AWBD(18)의 다른 실시형태를 나타낸다. 로직 게이트(58)의 출력은 버퍼(56)의 입력에 연결된다. AND 게이트로서 도시된 로직 게이트(58)의 제2 입력은 인버터(62)의 입력에 연결된 노드(60)에 연결된다. 인버터(62)의 출력은 인버터(66 및 68)의 각각의 입력에 연결된 노드(64)에 연결된다.

인버터(66)의 출력은 트랜지스터(70)의 게이트에 연결되고, 트랜지스터(70)의 소스는 VDIO에 세팅된 전압 공급에 연결되고, 트랜지스터(70)의 드레인은 트랜지스터(72)의 소스에 연결된다. 트랜지스터(72)는 인버터(68)의 출력에 연결된 게이트, 노드(52)에 연결된 드레인을 갖고, 노드(52)는 RWL 부스트 회로(36)의 출력으로서 기능한다. RWL 부스트 회로(36)는 입력 노드(60)에 연결된 전압 검출기(74)로부터의 제어 신호(WLBOEN33)를 수신한다.

도 5는 RWL 부스트 회로(36)에 전압(WLBOEN33)을 공급하도록 구성된 전압 검출기(74)의 일례를 나타낸다. 도 5에 도시된 바와 같이, 전압 검출기(74)는, 노드(82)에서 서로 직렬로 연결되는 저항(78, 80)을 포함하는 전압 디바이더(voltage divider)(76)를 포함한다. 전압 디바이더(76)는 2개의 트랜지스터를 포함하는 것으로 도시되어 있지만, 전압 디바이더(76)는 다른 수의 트랜지스터에 의해 구성될 수 있다는 것을 당업자는 이해할 것이다. 노드(82)는 기준 전압(VBGR)을 수신하는 다른 입력을 갖는 "op amp"(operational amplifier)(84)의 입력에 연결된다. op amp(84)의 출력은 RWL 부스트 회로(36)의 노드(60)에 신호(WLBOEN33)를 공급한다.

일부 실시형태에서, 도 6에 도시된 실시형태와 같이, AWL(18)은 RWL 부스트 회로(36) 없이 WL 보조 제어 회로(30)에 의해 구현된다. 도 6에 도시된 바와 같이, 레벨 시프터/디코더 회로(22)는 WL 선택 신호(XSEL)를 수신하고, 레벨 시프팅된/디코딩된 신호(XSELB)를 노드(24)로 출력한다. 노드(24)는, 트랜지스터(26 및 28)의 게이트에, 그리고 WL 보조 제어 회로(30)의 로직 게이트(38)의 입력에 연결된다. 트랜지스터(26)의 드레인은 노드(32)에서 트랜지스터(28)의 드레인에 연결된다.

노드(32)는 WL에 그리고 로직 게이트(38)의 입력에 연결된다. 로직 게이트(38)의 출력은 트랜지스터(34)의 게이트에 연결된 출력을 갖는 인버터(40)의 입력에 연결된다. 일부 실시형태에서, 트랜지스터(34)는, VDIO에 세팅된 전압 공급 노드에 직접 연결되는 소스 및 WL에 직접 연결된 드레인을 갖는다.

방법(700)의 일례의 플로우 다이어그램인 도 7을 참조하여 도 2에 도시된 AWBD 회로(18)의 동작을 설명한다. 블록(702)에서, VDIO의 전압 레벨이 검출된다. 일부 실시형태에서, 도 4 및 도 5에 도시된 실시형태와 같이, 전압 검출기(74)는 VDIO의 전압을 검출한다. 예컨대, 노드(82)에서의 전압은 VDIO의 레벨을 식별하는 신호(WLBOEN33)를 출력하는 op amp(84)에 의해 감지된다.

결정 블록(704)에서, VDIO의 레벨이 임계 레벨(threshold level)보다 높은지(또는 낮은지)가 결정된다. VDIO의 전압 레벨이 기준 전압, 예컨대 3.0V보다 크면, 플로우(flow)(700)는 RWL 부스트 회로(36)가 턴 오프되는 블록(706)으로 진행된다. 도 8a는 RWL 부스트 회로(36)가 오프인 경우에 도 2 내지 도 5에 의한 AWBD 회로(18)의 다양한 신로 라인의 트랜지션을 나타낸다. 일부 실시형태에서, 예컨대 VDIO가 기준 전압(VBGR)보다 큰 전압을 갖는 경우에, 전압 검출기(74)에 의해 출력된 신호(WLBOEN33)는 로우-로직 레벨, 예컨대 0V(VSS 레벨)이다. op amp(84)의 출력에 기초하여 신호(WLBO33)는 하이 로직 레벨에 있다.

WLBOEN33가 로우(low)이면, 인버터(62 및 66)에 의해, 그리고 인버터(62 및 68)에 의해, 2번 변환(inverting)되는 WLBOEN33 신호로 인하여, 트랜지스터(70 및 72)의 게이트에서의 전압은 로우이다. 트랜지스터(70 및 72)는, VDIO로부터 트랜지스터(70 및 72)를 통해 흐르는 전류에 의해 커패시터(54)가 충전되도록하는, 커런트-콘덕팅(current-conducting) "온(on)" 상태에 있다. 노드(52)에서의 전압인 전압(VBWL)은 트랜지스터(70 및 72)가 턴 온되는 경우에 VDIO까지 풀링 업(pulling up)된다. 일부 실시형태에서, VBWL의 전압 레벨은 초기에 0V이고, 트랜지스터(50)도 온 상태가 되어, VBWL > ZVDD - Vt₅₀까지 VBWL을 풀링 업하는 것을 용이하게 하고, Vt₅₀은 트랜지스터(50)의 임계 전압(threshold voltage)이다. 트랜지스터(50)는, 노드(52)가 계속해서 VDIO로 풀링 업됨에 따라 넌-커런트-콘덕팅(non-current-conducting) "오프(off)" 상태로 트랜지션된다.

블록(710)에서, WL이 선택된다. WL이 선택되면, 도 5 및 도 8a에 도시된 바와 같이, 레벨 시프터/디코더 블록(22)에 의해 XSEL 신호가 스피팅 및/또는 디코딩되어, 레벨 시프팅된/디코딩된 신호(XSELB)가 노드(24)로 출력된다. 도 8a에서 볼 수 있는 바와 같이, 로직 1 또는 하이(high) 신호로부터 로직 제로(zero) 또는 로우(low) 신호로 트랜지션되는 XSELB 신호는 로직 게이트(38)의 입력에서 수신된다. 로직 게이트(38)의 제2 입력은 초기에 로직 제로 레벨에 있는 노드(32)에 연결된다. 로직 로우 레벨에서의 로직 게이트(38)의 두 입력에 의해, 로직 게이트(38)의 출력은 로직 1이다. 로직 게이트(38)로부터 출력된 로직 1은 트랜지스터(34)의 게이트로 로직 제로를 출력하는 인버터(40)에 의해 변환(inverting)된다.

트랜지스터(34)의 게이트에서 로직 제로는 트랜지스터(34)를 온으로 전환(turn)시키고, 워드 라인 전압(VWL)이 빠르게 풀링 업되도록 커패시터(54)에 저장된 전하가 WL 커패시턴스(CWL)와 공유된다. 예컨대, VWL이 2.5V에 가깝게 풀링 업되면, 신호(VWL)는 WL 보조 제어 블록(30)을 포함하는 피드백 루프를 통과한다. 상기한 바와 같이, WL 보조 제어 블록(30)은 로직 게이트(38) 및 인버터(40)를 포함하고, 적응적으로(adaptively) 트랜지스터(34)를 턴 오프시키도록 구성된다. 연결비(coupling ratio) 및 게이트 지연의 적절한 디자인에 의해, 2.5V(또는 다른 전압)의 VWL 전압이 과충전되지(overcharged) 않고 도출될(derived) 수 있다.

도 7을 다시 참조하면, 결정 블록(704)에서 VDIO의 레벨이 임계보다 낮은 것으로 결정되는 경우에, 방법(700)은 RWL 부스트 회로(36)를 턴 온시키기 위해 블록(708)으로 진행된다. 도 8b는 RWL 부스트 회로(36)가 오프인 경우에 도 2 내지 도 5에 의한 AWBD 회로(18)의 다양한 신로 라인의 트랜지션을 나타낸다. 예컨대, VDIO가 기준 전압, 예컨대 3.0V보다 낮으면, 커패시터(54)에 저장된 전하가 드롭(drop)되고, VWL은 2.5V에 연결되지 않는다. 각각 인버터(66 및 68)로부터의 하이-로직 레벨의 수신에 응답하여 트랜지스터(70 및 72)가 턴 오프되도록 WLBOEN33가 VDIO의 로직 레벨(예컨대, 하이-로직 레벨)에 있다.

신호(WLBO33)는 판독 동작이 시작되면(asserted), 노드(42)에서 신호(WLBO33)가 펄싱(pulsing) 및 수신된다. 펄싱된 신호는, 트랜지스터(50)를 주기적으로 턴 온시켜서 커패시터(54)를 ZVDD까지 충전시키기 위해, 인버터(44 및 48)를 통과한다. 트랜지스터(50)가 오프되면, 2개의 입력에서의 하이-로직 신호의 수신에 응답하여 하이-로직 신호를 출력하는, 로직 게이트(58)로부터의 하이-로직 신호의 수신에 응답하여, 버퍼(56)는 VBWL을 2.5V로부터 3.3V까지 부스팅(boosting)한다.

선택된 WL이 2.5V까지 풀링 업되면, WL 보조 제어 블록(30)을 포함하는 피드백 루프는 트랜지스터(34)를 턴 오프시킨다. 인버터(68 및 48)는 VBWL에 의해 공급되고, 트랜지스터(72 및 50)의 게이트 전압은, 부스팅되는 경우에, 적응적으로 VBWL을 따른다.

VBWL이 기준 전압, 예컨대 3.0V 또는 ZVDD의 전압보다 큰 경우에, 트랜지스터(72 및 50)를 통해 ZVDD 또는 VDIO에 전하 캐리어(charge carrier)가 주입되지 않도록, 트랜지스터(72 및 50)의 n-웰(well)이 드레인 단자에 연결된다. 예컨대, VDIO가 기준 전압보다 낮으면, 트랜지스터(72)를 통해 VDIO에 그리고 트랜지스터(50)를 통해 ZVDD에 전하 캐리어가 주입되지 않도록, 부스트 동작이 활성화되고, VDWL이 VDIO 및 ZVDD보다 높게 된다. VDIO 전압 레벨에 따라, AWBD(18)는 WL을 구동하기 위한 전하-연결 스킴(charge-coupling scheme) 또는 WL 부스트 스킴을 선택할 수 있다. 로직 게이트(38) 및 인버터(40)를 포함하는 WL 보조 제어 블록(30)을 포함하는 피드백 제어 루프는 WL이 2.5V로 구동되도록 하기 위해 WL 과충전을 회피한다.

도 9는 도 2에 도시된 실시형태에 의한 AWBD(18)와 종래의 WL의 성능을 비교한다. 시뮬레이팅된 4.6Mb 메모리에서 사용되는 AWBD는 VDD ± 20% 범위에 걸쳐 또는 2.5V로부터 3.6V까지의 VDIO의 범위에 걸쳐 대략 40%까지 WL의 라이징 타임(rising time)을 감소시킨다. 또한, 도 9는, WL 당 셀의 수가 1024보다 작으면, AWBD의 WL 라이징 타임이 종래의 WL 드라이버의 WL 라이징 타임보다 50%보다 작다는 것을 입증한다.

일부 실시형태에서, 워드 라인 드라이버 회로는 워드 라인 선택 신호를 수신하도록 구성된 제1 노드에 연결된 게이트를 갖는 제1 트랜지스터를 포함한다. 제2 트랜지스터는 제1 노드에 연결된 게이트 및 워드 라인에 연결된 제2 노드에서 제1 트랜지스터의 드레인에 연결된 드레인을 갖는다. 워드 라인 보조 제어 회로는 제1 노드, 워드 라인, 및 제3 트랜지스터의 게이트에 연결된다. 워드 라인 보조 제어 회로는 워드 라인의 전압을 조정하기 위해 제3 트랜지스터를 턴 온 또는 턴 오프하도록 구성된다.

일부 실시형태에서, 방법은 워드 라인 선택 신호를 수신하는 단계; 워드 라인 제어 신호에 응답하여 제1 전압 공급 또는 제2 전압 공급에 워드 라인을 선택적으로 연결하는 단계; 및 워드 라인의 전압을 조정하기 위해 워드 라인에 연결된 워드 라인 보조 제어 회로로부터의 조정 신호를 출력하는 단계를 포함한다.

일부 실시형태에서, 워드 라인 드라이버 회로는 워드 라인 선택 신호를 수신하도록 구성된 제1 노드에 연결된 게이트를 갖는 제1 트랜지스터를 포함한다. 제2 트랜지스터는 제1 노드에 연결된 게이트 및 워드 라인에 연결된 제2 노드에서 제1 트랜지스터의 드레인에 연결된 드레인을 갖는다. 워드 라인 보조 제어 회로는 로직 게이트를 포함하고, 로직 게이트는 제1 노드; 워드 라인; 및 제3 트랜지스터의 게이트;에 연결된다. 워드 라인 보조 제어 회로는 워드 라인의 전압을 조정하기 위해 제3 트랜지스터를 턴 온 또는 턴 오프하도록 구성된다.

여기 개시된 회로 및 방법은, 저전압 소스 또는 고임계 디바이스(high-threshold device)에 의해 워드 라인이 구동되는 메모리에 적용될 수 있는 장점을 갖는다. 회로는 넓은 범위의 파워 서플라이를 위해 짧은 라인 라이징 타임을 제공한다. 또한, 회로 및 방법은 짧은 라이즈 타임을 제공하면서 과충전을 회피하기 위해 워드 라인 전압을 정확하게 제어한다.

예시적 실시형태에 관하여 회로 및 방법을 설명했지만, 이에 한정되지 않는다. 대신, 첨부된 청구범위는, 회로 및 방법의 동등 범위로부터 벗어나지 않고 당업자에 의해 이루어질 수 있는 회로 및 방법의 실시형태와 다른 변형을 포함하도록 광의로 이해되어야 한다.

Claims

워드 라인 선택 신호를 수신하도록 구성된 제1 노드에 연결된 게이트를 갖는, 제1 트랜지스터;
워드 라인에 연결된 제2 노드에서 상기 제1 트랜지스터의 드레인에 연결된 드레인 및 상기 제1 노드에 연결된 게이트를 갖는, 제2 트랜지스터; 및
상기 제1 노드, 상기 워드 라인, 및 제3 트랜지스터의 게이트에 연결되고, 상기 제3 트랜지스터를 턴 온(turn on) 또는 턴 오프(turn off)하여 상기 워드 라인의 전압을 미리 결정된 전압 범위 내로 조정하도록 구성되는, 워드 라인 보조 제어 회로(word line assist control circuit)를 포함하고,
상기 제3 트랜지스터는, 제1 전압 공급의 전압 레벨에 기초하여 상기 워드 라인의 전압 레벨이 증가하는 속도를 증가시키도록 구성된 부스트 회로(boost circuit)에 연결되고,
상기 부스트 회로는, 상기 제1 전압 공급의 전압에 기초한 전압 레벨에 기준 전압을 비교하고, 이에 대응하여 제어 신호를 생성하기 위해, 전압 검출기 회로에 연결되는 것인, 워드 라인 드라이버 회로(word line driver circuit).
제1항에 있어서,
상기 워드 라인 보조 제어 회로는 상기 제1 노드에 연결된 제1 입력, 상기 제2 노드에 연결된 제2 입력, 및 상기 제3 트랜지스터의 상기 게이트에 연결된 출력을 갖는 로직 게이트를 포함하는 것인,
워드 라인 드라이버 회로.
제2항에 있어서,
상기 워드 라인 보조 제어 회로는, 상기 로직 게이트의 상기 출력에 연결된 입력 및 상기 제3 트랜지스터의 상기 게이트에 연결된 출력을 갖는 인버터(inverter)를 포함하는 것인,
워드 라인 드라이버 회로.
삭제
제1항에 있어서,
상기 부스트 회로는,
제2 전압 공급에 연결되고, 상기 제3 트랜지스터에 연결된 제3 노드에 연결되는, 제4 트랜지스터; 및
상기 제3 노드에 연결되고, 상기 제4 트랜지스터의 턴 온 및 턴 오프에 응답하여 충전 및 방전하도록 구성되는, 커패시터;
를 포함하는 것인,
워드 라인 드라이버 회로.
삭제
제1 트랜지스터의 게이트, 제2 트랜지스터의 게이트 및 워드 라인 보조 제어 회로에 연결되는 제1 노드에서 워드 라인 선택 신호를 수신하는 단계;
상기 워드 라인 선택 신호에 응답하여, 상기 제1 트랜지스터에 걸린 제1 전압 레벨과 상기 제2 트랜지스터에 걸린 상기 제1 전압 레벨 미만의 제2 전압 레벨 중 하나에에 워드 라인을 선택적으로 연결하는 단계;
상기 워드 라인의 전압을 미리 결정된 전압 범위 내로 조정하기 위해, 상기 워드 라인 보조 제어 회로로부터의 조정 신호를 제3 트랜지스터의 게이트에 출력하는 단계;
제3 전압 레벨이 기준 전압 레벨보다 큰지를 결정하는 단계;
상기 제3 전압 레벨이 상기 기준 전압 레벨보다 큰 경우에, 부스트 회로를 턴 오프하기 위한 신호를 출력하는 단계; 및
상기 제3 전압 레벨이 상기 기준 전압보다 작은 경우에, 상기 워드 라인의 전압을 증가시키기 위해 부스트 회로를 턴 온하기 위한 신호를 출력하는 단계;
를 포함하는 방법.
삭제
제7항에 있어서,
상기 제3 전압 레벨이 상기 기준 전압보다 큰지를 결정하는 단계는,
상기 제3 전압 레벨에 기초하는 전압 디바이더(voltage divider)에서 전압을 생성하는 단계; 및
상기 전압 디바이더에 의해 생성된 전압을 상기 기준 전압에 비교하는 단계;
를 포함하는 것인 방법.
워드 라인 선택 신호를 수신하도록 구성된 제1 노드에 연결된 게이트를 갖는, 제1 트랜지스터;
워드 라인에 연결된 제2 노드에서 상기 제1 트랜지스터의 드레인에 연결된 드레인 및 상기 제1 노드에 연결된 게이트를 갖는, 제2 트랜지스터; 및
상기 제1 노드, 상기 워드 라인, 및 제3 트랜지스터의 게이트에 연결되는 로직 게이트를 포함하고, 상기 제3 트랜지스터를 턴 온(turn on) 또는 턴 오프(turn off)하여 상기 워드 라인의 전압을 미리 결정된 전압 범위 내로 조정하도록 구성되는, 워드 라인 보조 제어 회로를 포함하고,
상기 제3 트랜지스터는, 제1 전압 공급의 전압 레벨에 기초하여 상기 워드 라인의 전압 레벨이 증가하는 속도를 증가시키도록 구성된 부스트 회로(boost circuit)에 연결되고,
상기 부스트 회로는, 상기 제1 전압 공급의 전압에 기초한 전압 레벨에 기준 전압을 비교하고, 이에 대응하여 제어 신호를 생성하기 위해, 전압 검출기 회로에 연결되는 것인, 워드 라인 드라이버 회로.