JPH1117154A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 Ｆ−Ｎトンネル電流を利用してデータの消去
を行うメモリセルの寿命を延ばし、そのメモリセルを用
いた長寿命な不揮発性半導体メモリを提供する。 【解決手段】 複数のメモリセル１０１のデータ書き換
え回数を計数するカウンタと、予め設定された前記メモ
リセルの複数のデータ書き換え回数（ｔ１、ｔ２、ｔ
３、ｔ４）を記憶する第１のメモリ部と、前記カウンタ
により計数された所定のメモリセルのデータ書き換え回
数が前記第１のメモリ部に記憶された複数のデータ書き
換え回数に達したことを識別する識別データを記憶する
第２のメモリ部と、前記識別データに基づいて前記制御
ゲートＣＧに印加される消去電圧を変更する制御コア回
路１３２とを有することで、予め設定されたデータ書き
換え回数を越える毎に、Ｆ−Ｎトンネル電流を多段階に
増加させるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関し、詳しくは、フラッシュＥＥＰＲＯＭ等の浮
遊ゲートに蓄積された電荷（電子）をファウラー−ノル
ドハイム・トンネル電流を利用して消去することで、デ
ータの消去を行う不揮発性半導体メモリに関する。

【０００２】

【従来の技術】近年、ＦＲＡＭ(Ferro-electric Random
Access Memory)、ＥＰＲＯＭ(Erasable and Programma
ble Read Only Memory)、ＥＥＰＲＯＭ(Electrical Era
sableand Programmable Read Only Memory)等の不揮発
性半導体メモリが注目されている。ＥＰＲＯＭやＥＥＰ
ＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無に
よるしきい値電圧の変化を制御ゲートによって検出する
ことでデータの記憶を行わせるようになっている。ま
た、ＥＥＰＲＯＭには、メモリチップ全体でデータの消
去を行うかあるいは、メモリセルアレイを任意のブロッ
クに分けてその各ブロック単位でデータの消去を行うフ
ラッシュＥＥＰＲＯＭがある。

【０００３】フラッシュＥＰＲＯＭを構成するメモリセ
ルは、スプリットゲート型とスタックトゲート型に大き
く分類される。 （スプリットゲート型）スプリットゲート型のフラッシ
ュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０(G11C 11/40)
に開示されている。

【０００４】図３に、同公報に記載されているスプリッ
トゲート型メモリセル１０１の断面構造を示す。Ｐ型単
結晶シリコン基板１０２上にＮ型のソースＳ及びドレイ
ンＤが形成されている。ソースＳとドレインＤに挟まれ
たチャネルＣＨ上に第１の絶縁膜１０３を介して浮遊ゲ
ートＦＧが形成されている。浮遊ゲートＦＧ上にトンネ
ル酸化膜としての第２の絶縁膜１０４を介して制御ゲー
トＣＧが形成されている。制御ゲートＣＧの一部は、第
１の絶縁膜１０３を介してチャネル上に配置され、選択
ゲート１０５を構成している。

【０００５】図４に、同公報に記載されているスプリッ
トゲート型メモリセル１０１を用いたフラッシュＥＥＰ
ＲＯＭ１２１の全体構成を示す。メモリセルアレイ１２
２は、複数のメモリセル１０１がマトリックス上に配置
されて構成されている。行（ロウ）方向に配列された各
メモリセル１０１の制御ゲートＣＧは、共通のワード線
ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向に
配列された各メモリセル１０１のドレインＤは、共通の
ビット線ＢＬａ〜ＢＬに接続されている。全てのメモリ
セル１０１のソースＳは共通ソース線ＳＬに接続され、
その共通ソース線ＳＬは接地されている。

【０００６】各ワード線ＷＬａ〜ＷＬｚはロウデコ−ダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレス及びカラムアドレスは、アドレスパッド１
２５に入力される。そのロウアドレス及びカラムアドレ
スは、アドレスパッド１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコ−ダ１２４へ転送される。

【０００７】ロウデコ−ダ１２３は、そのロウアドレス
に対応した１本のワード線ＷＬａ〜ＷＬｚを選択し、後
記するように、その選択したワード線ＷＬの電位を各動
作モードに対応して制御する。カラムデコ−ダ１２４
は、そのカラムアドレスに対応したビット線ＢＬａ〜Ｂ
Ｌｚを選択し、後記するように、その選択したビット線
ＢＬの電位を各動作モードに対応して制御する。

【０００８】外部から指定されたデータは、データパッ
ド１２８に入力される。そのデータは、データパッド１
２８から入力バッファ１２９を介してカラムデコ−ダ１
２４へ転送される。カラムデコ−ダ１２４は、前記のよ
うに選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデ
ータに対応して後記するように制御する。任意のメモリ
セル１０１から読み出されたデータは、ビット線ＢＬａ
〜ＢＬｚからカラムデコ−ダ１２４を介してセンスアン
プ群１３０へ転送される。センスアンプ群１３０は、数
個のセンスアンプ（図示略）から構成されている。カラ
ムデコ−ダ１２４は、選択したビット線ＢＬａ〜ＢＬｚ
と各センスアンプとを接続する。後記するようにセンス
アンプ群１３０で判別されたデータは出力バッファ１３
１からデータパッド１２８を介して外部へ出力される。

【０００９】尚、上記各回路（１２３，１２４，１２
６，１２７，１２９，１３０，１３１）の動作は制御コ
ア回路１３２によって制御される。次に、フラッシュＥ
ＥＰＲＯＭ１２１の各動作モード（消去モード、書き込
みモード、読み出しモード）について説明する。尚、い
ずれの動作モードにおいても、共通ソース線ＳＬの電位
はグランドレベル（＝０Ｖ）に保持される。

【００１０】（ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚの
電位はグランドレベルに保持される。選択されたワード
線ＷＬｍには例えば１４Ｖが供給され、それ以外のワー
ド線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜Ｗ
Ｌｚの電位はグランドレベルにされる。そのため、選択
されたワード線ＷＬｍに接続されている各メモリセル１
０１の制御ゲートＣＧは１４Ｖに持ち上げられる。

【００１１】ところで、浮遊ゲートＦＧとドレインＤの
間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間
の静電容量とを比べると、前者の方が圧倒的に大きい。
そのため、制御ゲートＣＧが１４Ｖ、ドレインが０Ｖの
場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界
が生じる。その結果、ファウラー−ノルドハイム・トン
ネル電流（Fowler-Nordheim Tunnel Current、以下、Ｆ
−Ｎトンネル電流という）が流れ、浮遊ゲートＦＧの中
の電子が制御ゲートＣＧ側へ引き抜かれて（図３の矢印
Ａ参照）、メモリセル１０１に記憶されたデータの消去
が行われる。

【００１２】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００１３】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
例えば１Ｖが供給され、それ以外のワード線（非選択の
ワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグ
ランドレベルにされる。選択されたメモリセル１０１の
ドレインＤに接続されているビット線ＢＬｍには例えば
１２Ｖが供給され、それ以外のビット線（非選択のビッ
ト線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグラン
ドレベルにされる。

【００１４】ところで、メモリセル１０１のしきい値電
圧Ｖｔｈは例えば０．５Ｖである。従って、選択された
メモリセル１０１では、制御ゲートＣＧがしきい値電圧
Ｖｔｈ付近になり、ソースＳ中の電子は弱反転のチャネ
ルＣＨ中へ移動する。一方、ドレインＤに１２Ｖが印加
されるため、ドレインＤと浮遊ゲートＦＧとの間の容量
を介したカップリングにより、浮遊ゲートＦＧの電位が
持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。従って、チャネルＣＨ
中の電子は加速され、ホットエレクトロンとなって浮遊
ゲートＦＧへ注入される。その結果、選択されたメモリ
セル１０１の浮遊ゲートＦＧには電荷が蓄積され、１ビ
ットのデータが書き込まれて記憶される。

【００１５】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
例えば５Ｖが供給され、それ以外のワード線（非選択の
ワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグ
ランドレベルにされる。選択されたメモリセル１０１の
ドレインＤに接続されているビット線ＢＬｍには例えば
２．５Ｖが供給され、それ以外のビット線（非選択のビ
ット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグランドレ
ベルにされる。

【００１６】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに５Ｖが印加されたときに、ド
レインＤからソースＳへ流れる電流（セル電流）は消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。

【００１７】この各メモリセル１０１間のセル電流の大
小をセンスアンプ群１３０内の各センスアンプで判別す
ることにより、メモリセル１０１に記憶されたデータの
値を読み出すことができる。例えば、消去状態であるメ
モリセル１０１のデータの値を「１」、書き込み状態で
あるメモリセル１０１のデータの値を「０」として読み
出しを行う。つまり、各メモリセル１０１に、消去状態
のデータ値「１」と、書き込み状態のデータ値「０」の
２値を記憶させることができる。

【００１８】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。ち
なみに、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０
（G11C 13/00）に開示されている。

【００１９】（スタックトゲート型）図５に、スタック
トゲート型メモリセル２０１の断面構造を示す。Ｐ型単
結晶シリコン基板上にＮ型ソースＳ及びドレインＤが形
成されている。ソースＳとドレインＤに挟まれたチャネ
ルＣＨ上に、トンネル酸化膜としての第１の絶縁膜２０
３を介して浮遊ゲートＦＧが形成されている。浮遊ゲー
トＦＧ上に第２の絶縁膜２０４を介して制御ゲートＣＧ
が形成されている。浮遊ゲートＦＧと制御ゲートＣＧと
は相互にずれること無く積み重ねられている。従って、
ソースＳ及びドレインＤは、各ゲートＦＧ，ＣＧ及びチ
ャネルＣＨに対して対称構造をとる。

【００２０】図６に、スタックトゲート型メモリセル２
０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構成
を示す。フラッシュＥＥＰＲＯＭ２２１において、図４
に示したスプリットゲート型メモリセル１０１を用いた
フラッシュＥＥＰＲＯＭ１２１と異なるのは、以下の点
である。

【００２１】（１）メモリセルアレイ１２２は、複数の
メモリセル２０１がマトリックス状に配置されている。 （２）列方向に配列された各メモリセル２０１のソース
Ｓは、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。 （３）全てのメモリセル２０１のドレインＤは、共通ド
レイン線ＤＬに接続されている。共通ドレイン線ＤＬは
共通ドレイン線バイアス回路２２２に接続されている。
共通ドレイン線バイアス回路２２２は、後記するよう
に、共通ドレイン線ＤＬの電位を各動作モードに対応し
て制御する。共通ドレイン線バイアス回路２２２の動作
は制御コア回路１３２によって制御される。

【００２２】ところで、本明細書において、スプリット
ゲート型メモリセル１０１及びスタックトゲート型メモ
リセル２０１におけるソースＳ及びドレインＤの呼称は
読み出し動作を基本に決定し、読み出し動作において電
位の高いほうをドレイン、電位の低い方をソースと呼ぶ
ことにする。そして、書き込み動作や消去動作において
も、ソースＳ及びドレインＤの呼称については読み出し
動作におけるそれと同じにする。

【００２３】次に、フラッシュＥＥＰＲＯＭ２２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について説明する。 （ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態にされ、全てのワード線ＷＬｍの電位はグ
ランドレベルにされる。共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤに例えば１２Ｖを印加する。

【００２４】その結果、Ｆ−Ｎトンネル電流が流れ、浮
遊ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて
（図５の矢印Ｂ参照）、メモリセル２０１に記載された
データの消去が行われる。この消去動作は、選択された
ワード線ＷＬｍに接続されている全てのメモリセル２０
１に対して行われる。

【００２５】尚、複数のワード線ＷＬａ〜ＷＬｚを同時
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル２０１に対して消去動作（ブロック
消去）を行うこともできる。 （ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
例えば１２Ｖが供給され、それ以外のワード線（非選択
のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位は
グランドレベルにされる。選択されたメモリセル２０１
のソースＳに接続されているビット線ＢＬｍには例えば
５Ｖが供給され、それ以外のビット線（非選択のビット
線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランド
レベルにされる。共通ドレイン線バイアス回路２２２
は、共通ドレイン線ＤＬを介して、全てのメモリセル２
０１のドレインＤをグランドレベルに保持する。

【００２６】すると、制御ゲートＣＧからのカップリン
グによって浮遊ゲートＦＧの電位が持ち上げられ、ソー
スＳの近傍で発生したホットエレクトロンが浮遊ゲート
ＦＧへ注入される。その結果、選択されたメモリセル２
０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットの
データが書き込まれて記憶される。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
例えば５Ｖが供給され、それ以外のワード線（非選択の
ワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグ
ランドレベルにされる。全てのビット線ＢＬａ〜ＢＬｚ
の電位はグランドレベルにされる。共通ドレイン線バイ
アス回路２２２は、共通ドレイン線ＤＬを介して、全て
のメモリセル２０１のドレインＤに例えば５Ｖを印加す
る。

【００２７】その結果、スプリットゲート型メモリセル
１０１の場合と同様に、ドレインＤからソースＳへ流れ
る電流（セル電流）は、消去状態のメモリセル２０１の
方が書き込み状態のメモリセル２０１よりも大きくな
る。従って、各メモリセル２０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。

【００２８】前記したようにスプリットゲート型メモリ
セル１０１における消去モードでは、図３の矢印Ａに示
すように浮遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ
引き抜かれて、メモリセル１０１に記憶されたデータの
消去が行われる。このとき、高電界で加速された電子が
シリコン酸化膜１０４を通過するため、シリコン酸化膜
１０４には大きなストレスがかかることになる。

【００２９】そのため、書き込み動作及び消去動作を繰
り返すと、消去動作時にシリコン酸化膜１０４に加わる
ストレスによって、シリコン酸化膜１０４中に電子トラ
ップが形成される。この電子トラップが障壁となって、
浮遊ゲートＦＧから制御ゲートＣＧへの電子の移動を阻
害する。従って、書き込み回数及び消去回数（すなわ
ち、データの書き換え回数）が増加するにつれてシリコ
ン酸化膜１０４中の電子トラップも増加し、浮遊ゲート
ＦＧ中の電子を十分に引き抜くことができなくなる。

【００３０】このため、図７に示すように読み出しモー
ドにおけるセル電流は、データの書き換え回数の増加に
つれて、書き込み状態のメモリセル１０１のセル電流Ｉ
ｗが変化しないのに対し、消去状態のメモリセル１０１
のセル電流Ｉｉが低下していく（図７の従来（１）参
照）。その結果、書き込み状態のメモリセル１０１のセ
ル電流Ｉｗと、消去状態のメモリセル１０１のセル電流
Ｉｉとの差が少なくなる。そして、消去状態のメモリセ
ル１０１のセル電流Ｉｉが、所定のセル電流値Ｉｒ１よ
りも小さくなると、書き込み状態のメモリセル１０１と
消去状態のメモリセル１０１との間のセル電流の大小の
判別ができなくなる。つまり、メモリセル１０１に記憶
されたデータの値を読み出すことが不可能になり、メモ
リセルとしての機能を果たさなくなる。尚、前記セル電
流Ｉｒ１は、センスアンプ群１３０内の各センスアンプ
の特性によって規定され、消去状態のメモリセル１０１
のセル電流Ｉｉの下限といえる。

【００３１】また、スタックトゲート型メモリセル２０
１における消去モードでは、図５の矢印Ｂに示すように
浮遊ゲートＦＧ中の電子がドレイン領域Ｄ側へ引き抜か
れて、メモリセル２０１に記憶されたデータの消去が行
われる。このとき、高電界で加速された電子がシリコン
酸化膜２０３を通過するため、シリコン酸化膜２０３に
は大きなストレスがかかることになる。

【００３２】そのため、書き込み動作及び消去動作を繰
り返すと、消去動作時にシリコン酸化膜２０３に加わる
ストレスによって、シリコン酸化膜２０３中に電子トラ
ップが形成される。この電子トラップが障壁となって、
浮遊ゲートＦＧからドレイン領域Ｄへの電子の移動を阻
害する。従って、書き込み回数及び消去回数（すなわ
ち、データの書き換え回数）が増加するにつれてシリコ
ン酸化膜２０３中の電子トラップも増加し、予め設定さ
れた消去時間内で浮遊ゲートＦＧ中の電子を十分に引き
抜くことができなくなる。

【００３３】このため、図８に示すように読み出しモー
ドにおけるセル電流は、データの書き換え回数の増加に
つれて、書き込み状態のメモリセル２０１のセル電流Ｉ
ｗが変化しないのに対し、消去状態のメモリセル２０１
のセル電流Ｉｉが低下していく（図８の従来（１）参
照）。その結果、書き込み状態のメモリセル２０１のセ
ル電流Ｉｗと、消去状態のメモリセル２０１のセル電流
Ｉｉとの差が少なくなる。そして、消去状態のメモリセ
ル２０１のセル電流Ｉｉが、所定のセル電流値Ｉｒ１よ
りも小さくなると、書き込み状態のメモリセル２０１と
消去状態のメモリセル２０１との間のセル電流の大小の
判別ができなくなる。つまり、メモリセル２０１に記憶
されたデータの値を読み出すことが不可能になり、メモ
リセルとしての機能を果たさなくなる。尚、前記セル電
流Ｉｒ１は、センスアンプ群１３０内の各センスアンプ
の特性によって規定され、消去状態のメモリセル２０１
のセル電流Ｉｉの下限といえる。

【００３４】このように前記メモリセル１０１、または
メモリセル２０１では、データの書き換え回数の増加に
伴ってシリコン酸化膜１０４、またはシリコン酸化膜２
０３中の電子トラップが増加するため、メモリセル１０
１、またはメモリセル２０１の動作寿命が制限されると
いうに問題があった。そして、該メモリセル１０１、ま
たはメモリセル２０１の動作寿命が制限されるというこ
とは、フラッシュＥＥＰＲＯＭ１２１、またはフラッシ
ュＥＥＰＲＯＭ２２１の動作寿命も制限されることにな
る。

【００３５】従って、本出願人が先に出願した特願平８
−２９００８４号に添付した明細書等には、データの書
き換え回数が所定値Ｔ１（従来のメモリセルの寿命）に
達した後に、図７及び図８に示すように消去電圧（スプ
リットゲート型の場合には、ゲート電圧Ｖｇまたはスタ
ックトゲート型の場合には、ドレイン電圧Ｖｄ）を所定
量高めて、一旦低下したセル電流Ｉｉを上昇させて、書
き込み状態のメモリセル１０１、またはメモリセル２０
１のセル電流Ｉｗと消去状態のメモリセル１０１、また
はメモリセル２０１のセル電流Ｉｉとの判別を可能にし
て、メモリセルの動作寿命を延ばす（図７及び図８の従
来（２）参照）ことで、フラッシュＥＥＰＲＯＭの動作
寿命を延ばす消去電圧を記載したものがある。

【００３６】

【発明が解決しようとする課題】前記した従来技術で
は、十万回、百万回等の書き換え回数を可能にするため
に、予め、消去電圧を高め（例えば、前記スプリットゲ
ート型では、ゲート電圧Ｖｇを例えば１４Ｖ、スタック
トゲート型では、ドレイン電圧Ｖｄを例えば１２Ｖ）に
設定している。

【００３７】すなわち、図７及び図８に示すように書き
換え回数が増加することで、トンネル酸化膜としてのシ
リコン酸化膜１０４、２０３中に電荷（電子）がトラッ
プされて、それが障壁となってセル電流Ｉｉが低下して
行き、書き換え回数が所定値Ｔ１の時点で十万回、百万
回等になるように設定しているため、書き換え回数の初
期では、過剰に高い消去電圧をかけていることになる。

【００３８】そのため、初期の段階から前記シリコン酸
化膜１０４、２０３に過剰な高電圧が掛かることによ
る、シリコン酸化膜の摩耗劣化が早まる結果となり、メ
モリセルの長寿命化の妨げとなっていた。従って、本発
明はＦ−Ｎトンネル電流を利用してデータの消去を行う
メモリセルの寿命を延ばし、そのメモリセルを用いた長
寿命な不揮発性半導体メモリを提供するものである。

【００３９】

【課題を解決するための手段】本発明の不揮発性半導体
メモリは、制御ゲートＣＧから浮遊ゲートＦＧへ流れる
ファウラー−ノルドハイム・トンネル電流を利用して浮
遊ゲートＦＧに蓄積されている電荷（電子）を引き抜く
ことでデータを消去するもので、複数のメモリセルのデ
ータ書き換え回数を計数するカウンタと、予め設定され
た前記メモリセルの複数のデータ書き換え回数を記憶す
る第１のメモリ部と、前記カウンタにより計数された所
定のメモリセルのデータ書き換え回数が前記第１のメモ
リ部に記憶されている複数のデータ書き換え回数に達し
たことを識別する識別データを記憶する第２のメモリ部
と、前記識別データに基づいて前記制御ゲートＣＧに印
加される消去電圧を変更する制御回路とを有すること
で、予め設定されたデータ書き換え回数を越える毎に、
ファウラー−ノルドハイム・トンネル電流を多段階に増
加させるものである。

【００４０】また、本発明の不揮発性半導体メモリは、
ドレインＤから浮遊ゲートＦＧへ流れるファウラー−ノ
ルドハイム・トンネル電流を利用して浮遊ゲートＦＧに
蓄積されている電荷（電子）を引き抜くことでデータを
消去するもので、メモリセルのデータ書き換え回数を計
数するカウンタと、予め設定された前記メモリセルの複
数のデータ書き換え回数を記憶する第１のメモリ部と、
前記カウンタにより計数された所定のメモリセルのデー
タ書き換え回数が前記第１のメモリ部に記憶されている
複数のデータ書き換え回数に達したことを識別する識別
データを記憶する第２のメモリ部と、前記識別データに
基づいて前記ドレインＤに印加される消去電圧を変更す
る制御回路とを有することで、予め設定されたデータの
書き換え回数を越える毎に、ファウラー−ノルドハイム
・トンネル電流を多段階に増加させるものである。

【００４１】

【発明の実施の形態】以下に、本発明を具体化した実施
形態を図面に従って説明する。 （第１実施形態）本発明を具体化した第１実施形態を図
面に基づいて説明する。尚、第１実施形態において、ス
プリットゲート型メモリセル１０１の構造及びそれを用
いたフラッシュＥＥＰＲＯＭ１２１の全体構成について
は、図３及び図４に示した従来の形態と同じである。

【００４２】図１にデータの書き換え回数に対する、読
み出しモードにおけるセル電流、及び消去モードにおけ
る制御ゲートＣＧの電圧Ｖｇの関係を示す。本実施形態
における書き込みモード及び読み出しモードは、従来の
形態と同じである。本実施形態において、従来の形態と
異なるのは以下の点である。 ［１］制御コア回路１３２は、その不図示のカウンタに
よりデータの書き換え回数を計数し、その計数値がある
所定値ｔ１、ｔ２、ｔ３、ｔ４等を越える毎に、その旨
メモリセル１０１に記憶させた後に、以降の消去モード
においてロウデコーダ１２３に下記の動作を行わせる。

【００４３】尚、前記所定値ｔ１、ｔ２、ｔ３、ｔ４等
は、それぞれある消去電圧を印加した際の消去状態のメ
モリセル１０１のセル電流Ｉｉが所定のセル電流Ｉｒ１
に達した時点におけるデータの書き換え回数に対応す
る。つまり、所望の消去電圧をかけた際の所定値ｔ１、
ｔ２、ｔ３、ｔ４等を求めるには、多数のメモリセル１
０１について、データの書き換え回数に対するセル電流
Ｉｉの低下を実測すれば良く、本実施形態では、初期の
段階（データの書き換え回数の１回目〜所定値ｔ１回
目）までは、消去電圧の初期値として例えば１２Ｖを設
定し、所定値ｔ１後は消去電圧を例えば１３Ｖにて消去
動作を行い、そのときの前記消去状態のメモリセル１０
１のセル電流Ｉｉが前記セル電流Ｉｒ１に達した時点ｔ
２を設定する。以下、同様にして書き換え回数の所定値
ｔ３及びｔ４を設定しておく。

【００４４】［２］データの書き換え回数が所定値ｔ１
を越えると、消去モードにおいてロウデコーダ１２３
は、選択したワード線ＷＬｍに供給する電圧を、初期値
（１２Ｖ）より１Ｖだけ上昇させて１３Ｖにする。その
ため、選択されたワード線ＷＬｍに接続されている各メ
モリセル１０１の制御ゲートＣＧは、前記初期値より１
Ｖだけ高い１３Ｖに持ち上げられる。

【００４５】このとき、カラムデコーダ１２４は、従来
の形態と同様に、全てのビット線ＢＬａ〜ＢＬｚの電位
をグランドレベルに保持する。そのため、ドレイン領域
Ｄの電位は、従来の形態同様に０Ｖになる。続いて、デ
ータの書き換え動作が継続され、書き換え回数が所定値
ｔ２を越えると、消去モードにおいてロウデコーダ１２
３は、選択したワード線ＷＬｍに供給する電圧を、第１
の変更値（１３Ｖ）より１Ｖだけ上昇させて１４Ｖにす
る。そのため、選択されたワード線ＷＬｍに接続されて
いる各メモリセル１０１の制御ゲートＣＧは、前記第１
の変更値より１Ｖだけ高い１４Ｖに持ち上げられる。

【００４６】以下、同様に書き換え回数が所定値ｔ３、
ｔ４を越える毎に、消去電圧を１Ｖずつ上昇させる。
尚、説明の便宜上、選択されるワード線ＷＬがワード線
ＷＬｍであり、該ワード線ＷＬｍに接続されている全て
のメモリセル１０１に続けて書き換え動作が行われるも
のであるかのように説明したが、当然のことながら、無
作為に選択されたワード線ＷＬに接続された全てのメモ
リセル１０１への書き換え動作が行われるものである。

【００４７】上記のように構成された本実施形態によれ
ば、従来のように書き換え回数の初期の段階（１回目〜
ｔ１回目）から過剰に高い電圧（例えば１４Ｖ）を印加
する必要が無くなり、従来技術に比べて浮遊ゲートＦＧ
と制御ゲートＣＧ間に形成したトンネル酸化膜としての
シリコン酸化膜１０４の摩耗劣化の進行を抑制でき、メ
モリセル１０１の動作寿命を延ばすことが可能となり、
そのメモリセル１０１を用いたフラッシュＥＥＰＲＯＭ
１２１の動作寿命をも延ばすことができる。

【００４８】次に、本発明をスタックトゲート型メモリ
セル２０１を用いたフラッシュＥＥＰＲＯＭ２２１に具
体化した第２実施形態を図面に従って説明する。尚、第
２実施形態において、スタックトゲート型メモリセル２
０１の構造及びフラッシュＥＥＰＲＯＭ２２１の全体構
造については、図５及び図６に示した従来の形態と同様
である。

【００４９】（第２実施形態）図２にデータの書き換え
回数に対する、読み出しモードにおけるセル電流、及び
消去モードにおけるドレイン領域Ｄの電圧Ｖｄの関係を
示す。本実施形態における書き込みモード及び読み出し
モードは、従来の形態と同じである。本実施形態におい
て、従来の形態と異なるのは以下の点である。

【００５０】［１］制御コア回路１３２は、その不図示
のカウンタによりデータの書き換え回数を計数し、その
計数値がある所定値ｔ１、ｔ２、ｔ３、ｔ４等を越える
毎に、その旨メモリセル１０１に記憶させた後に、以降
の消去モードにおいて共通ドレイン線バイアス回路２２
２及びロウデコーダ１２３に下記の動作を行わせる。
尚、前記所定値ｔ１、ｔ２、ｔ３、ｔ４等は、それぞれ
ある消去電圧を印加した際の消去状態のメモリセル２０
１のセル電流Ｉｉが前記セル電流Ｉｒ１に達した時点に
おけるデータの書き換え回数に対応する。つまり、所望
の消去電圧をかけた際の所定値ｔ１、ｔ２、ｔ３、ｔ４
等を求めるには、多数のメモリセル２０１について、デ
ータの書き換え回数に対するセル電流Ｉｉの低下を実測
すれば良く、本実施形態では、初期の段階（データの書
き換え回数の１回目〜所定値ｔ１回目）までは、消去電
圧の初期値として例えば１０Ｖを設定し、所定値ｔ１後
は消去電圧を１１Ｖにて消去動作を行い、そのときの前
記消去状態のメモリセル１０１のセル電流Ｉｉが前記セ
ル電流Ｉｒ１に達した時点ｔ２を設定する。以下、同様
にして書き換え回数の所定値ｔ３及びｔ４を設定してお
く。

【００５１】［２］データの書き換え回数が所定値ｔ１
を越えると、消去モードにおいて共通ドレイン線バイア
ス回路２２２は、共通ドレインＤＬに共通する電圧を、
初期値（例えば、１０Ｖ）より１Ｖだけ上昇させて１１
Ｖにする。そのため、全てのメモリセル２０１のドレイ
ン領域Ｄは、前記初期値より１Ｖだけ高い１１Ｖに持ち
上げられる。

【００５２】同時に、ロウデコーダ１２３は、非選択の
ワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに供給する電
圧を、前記した初期値（１０Ｖ）より１Ｖだけ上昇させ
て１１Ｖにする。そのため、非選択のワード線ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚに接続されている各メモリセル
２０１の制御ゲートＣＧは、初期値より１Ｖだけ高い１
１Ｖに持ち上げられる。尚、ロウデコーダ１２３は、選
択されたワード線ＷＬｍの電位については、従来の形態
と同様にグランドレベルにする。そのため、選択された
ワード線ＷＬｍに接続されている各メモリセル２０１の
制御ゲートＣＧは、従来の形態同様にグランドレベルに
される。

【００５３】このとき、カラムデコーダ１２４は、従来
の形態と同様に、全てのビット線ＢＬａ〜ＢＬｚをオー
プン状態にする。続いて、データの書き換え動作が継続
され、書き換え回数が所定値ｔ２を越えると、前記同様
に、消去モードにおいて共通ドレイン線バイアス回路２
２２は、共通ドレインＤＬに共通する電圧を、第１の変
更値（１１Ｖ）より１Ｖだけ上昇させて１２Ｖにする。
そのため、全てのメモリセル２０１のドレイン領域Ｄ
は、前記第１の変更値より１Ｖだけ高い１２Ｖに持ち上
げられる。

【００５４】同時に、ロウデコーダ１２３は、非選択の
ワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに供給する電
圧を、前記した第１の変更値（１１Ｖ）より１Ｖだけ上
昇させて１２Ｖにする。そのため、非選択のワード線Ｗ
Ｌａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続されている各メモ
リセル２０１の制御ゲートＣＧは、第１の変更値より１
Ｖだけ高い１２Ｖに持ち上げられる。

【００５５】以下、同様に書き換え回数が所定値ｔ３、
ｔ４を越える毎に、消去電圧を１Ｖずつ上昇させる。
尚、説明の便宜上、選択されるワード線ＷＬがワード線
ＷＬｍであり、該ワード線ＷＬｍに接続される全てのメ
モリセル２０１に続けて書き換え動作が行われるもので
あるかのように説明したが、当然のことながら、無作為
に選択されるワード線ＷＬに接続されているメモリセル
２０１への書き換え動作が行われるものである。

【００５６】上記のように構成された本実施形態によれ
ば、従来のように書き換え回数の初期の段階から過剰に
高い電圧を印加する必要が無くなり、従来技術に比べて
浮遊ゲートＦＧとドレイン領域Ｄ間に形成したシリコン
酸化膜２０３の摩耗劣化の進行を抑制でき、更にメモリ
セル２０１の動作寿命を延ばすことが可能となり、その
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ２２
１の動作寿命をも延ばすことができる。

【００５７】以上説明したように、本発明の不揮発性半
導体メモリによれば、浮遊ゲートＦＧに蓄積されている
電荷（電子）をＦ−Ｎトンネル電流を利用して消去する
際に、予め設定されたデータの書き換え回数を越える毎
に、Ｆ−Ｎトンネル電流を多段階に増加させることで、
各書き換え回数の範囲内で適正な消去電圧を印加するこ
とで、トンネル酸化膜の摩耗劣化の進行を抑制できる。

【００５８】特に、書き換え回数の初期の段階から過剰
に高い電圧を印加する必要が無くなるため、従来技術に
比べてトンネル酸化膜の摩耗劣化の進行を抑制でき、更
にメモリセルの動作寿命を延ばすことが可能となり、そ
のメモリセルを用いたフラッシュＥＥＰＲＯＭの動作寿
命をも延ばすことができる。

【００５９】

【発明の効果】本発明の不揮発性半導体メモリによれ
ば、浮遊ゲートＦＧに蓄積されている電荷（電子）をフ
ァウラー−ノルドハイム・トンネル電流を利用して消去
する際に、予め設定されたデータの書き換え回数を越え
る毎に、ファウラー−ノルドハイム・トンネル電流を多
段階に増加させることで、前記書き換え回数の範囲内で
適正な消去電圧を印加でき、トンネル酸化膜の摩耗劣化
の進行を抑制できる。

【００６０】特に、書き換え回数の初期の段階から過剰
に高い電圧を印加する必要が無くなり、従来技術に比べ
てトンネル酸化膜の摩耗劣化の進行を抑制でき、更にメ
モリセルの動作寿命を延ばすことが可能となり、そのメ
モリセルを用いたフラッシュＥＥＰＲＯＭの動作寿命を
も延ばすことができる。

【図面の簡単な説明】

【図１】第１実施形態の動作を説明するための特性図で
ある。

【図２】第２実施形態の動作を説明するための特性図で
ある。

【図３】本発明の第１実施形態及び従来の形態のスプリ
ットゲート型メモリセルの構成を示す概略断面図であ
る。

【図４】本発明の第１実施形態及び従来の形態のスプリ
ットゲート型メモリセルを用いたフラッシュＥＥＰＲＯ
Ｍの全体構成図である。

【図５】本発明の第２実施形態及び従来の形態のスタッ
クトゲート型メモリセルの構成を示す概略断面図であ
る。

【図６】本発明の第２実施形態及び従来の形態のスタッ
クトゲート型メモリセルを用いたフラッシュＥＥＰＲＯ
Ｍの全体構成図である。

【図７】従来のスプリットゲート型メモリセルの動作を
説明するための特性図である。

【図８】従来のスタックトゲート型メモリセルの動作を
説明するための特性図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 舘川 克己 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートＦＧと制御ゲートＣＧとソー
   スＳとドレインＤとチャネルＣＨとから成る複数のメモ
   リセルを配置したメモリセルアレイを具備して前記制御
   ゲートＣＧから浮遊ゲートＦＧへ流れるファウラー−ノ
   ルドハイム・トンネル電流を利用して浮遊ゲートＦＧに
   蓄積されている電荷（電子）を引き抜くことでデータを
   消去する不揮発性半導体メモリにおいて、 前記メモリセルのデータ書き換え回数を計数するカウン
   タと、 予め設定された前記メモリセルの複数のデータ書き換え
   回数を記憶する第１のメモリ部と、 前記カウンタにより計数された所定のメモリセルのデー
   タ書き換え回数が前記第１のメモリ部に記憶されている
   複数のデータ書き換え回数に達したことを識別する識別
   データを記憶する第２のメモリ部と、 前記識別データに基づいて前記制御ゲートＣＧに印加さ
   れる消去電圧を変更する制御回路とを有することを特徴
   とする不揮発性半導体メモリ。
2. 【請求項２】 浮遊ゲートＦＧと制御ゲートＣＧとソー
   スＳとドレインＤとチャネルＣＨとから成る複数のメモ
   リセルを配置したメモリセルアレイを具備して前記ドレ
   インＤから浮遊ゲートＦＧへ流れるファウラー−ノルド
   ハイム・トンネル電流を利用して浮遊ゲートＦＧに蓄積
   されている電荷（電子）を引き抜くことでデータを消去
   する不揮発性半導体メモリにおいて、 前記メモリセルのデータ書き換え回数を計数するカウン
   タと、 予め設定された前記メモリセルの複数のデータ書き換え
   回数を記憶する第１のメモリ部と、 前記カウンタにより計数された所定のメモリセルのデー
   タ書き換え回数が前記第１のメモリ部に記憶されている
   複数のデータ書き換え回数に達したことを識別する識別
   データを記憶する第２のメモリ部と、 前記識別データに基づいて前記ドレインＤに印加される
   消去電圧を変更する制御回路とを有することを特徴とす
   る不揮発性半導体メモリ。