TWI317130B - A flash memory architecture with page mode erase using nmos and pmos row decoding scheme - Google Patents
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1317130 玖、發明說明: 【發明所屬之技術領域】 本發明廣義而言係關於非揮發性記憶體裝置,例如快閃 記憶體。更具體而言,本發明係關於利用頁模式擦除操作 之記憶體裝置,亦稱為「頁擦除」,特別是關於此種操作之 解碼方案。 【先前技術】 在圖1 A中,快閃記憶體1 0 0係分割成S區段1 0 2,從區 段0到區段S。在圖1 B中,顯示區段1 0 2的細部。每一區 段1 0 2又分割成J群組,從群組0到群組J。在每一群組 1 1 2中,有K歹ij (或稱為「頁」),從列0到列K。一列1 0 6 具有N記憶體單元,從單元0到N。分別地,一列1 0 6中 的第一記憶體單元屬於行0,記憶體單元N屬於行N。因此, 記憶體陣列1 0 0中有N +1行。一列1 0 6中所有單元的閘極 均耦接在一起,而形成一字元線。每一列中之單元的源極 係耦接在一起,並耦接至其他列之單元的源極,形成一陣 列源極 1 1 4。每一列中之單元的汲極係耦接在一起而形成 一位元線。N 0 R快閃陣列1 0 0允許使用者可電性程式化與 擦除一記憶體單元1 0 8内所儲存之資訊。 快閃記憶體矩陣中的每一記憶體單元1 0 8係為一浮動閘 極電晶體。一浮動閘極電晶體之結構係類似於一傳統 M0S 元件,只是在閘極與通道之間插入一額外之多晶矽帶。此 帶未連接至任何物,而稱為一浮動閘極。一浮動閘極電晶 體之臨界電壓係為可程式化者。快閃程式化發生於電子被 6 312/發明說明書(補件)/92-12/92127289 1317130 放入浮動閘極時。程式化發生於一高電壓施加到源極與閘 極-汲極端之間而使得一高電場導致崩潰注入(a v a 1 a n c h e i n j e c t i ο η )發生時。電子獲得足夠能量而穿過第一氧化物 絕緣體,使其被攔阻於浮動閘極上。電荷儲存於浮動閘極 上。藉由施加一正確電壓於每一單元108之位元線104, 快閃程式化係可以位元漸進(b i t - b y - b i t )的方式達成。 浮動層允許單元1 0 8可透過閘極而被電性擦除。一次可 達成多於一個單元之擦除操作。通常,擦除係同時進行於 整個快閃記憶體陣列或一個陣列區段。整個陣列之擦除操 作係稱為晶片擦除,而一陣列區段之擦除操作係稱為一區 段擦除。又,擦除操作可執行於一區段中之單一列。此亦 稱為頁擦除。 參照圖1 C,一列1 0 6中的每一記憶體單元1 0 8可被設定 執行一源極擦除(source erase)或一大量擦除(bulk erase)。在一源極擦除中,例如在區塊1 2 0與1 2 2中,每 當一列被選取時,例如在區塊1 2 0中,基板被接地,汲極 浮動,源極連接至一正電壓。閘極變得更負,使得電子從 浮動層排出。為了避免鄰近列發生不想要的擦除,區塊1 2 2 中未被選取之列具有一接地電壓施加於閘極;汲極浮動; 基板接地,而源極為正。當一列被選取欲進行擦除時,一 正電壓係施加於陣列源極1 1 4 ;所有N行1 0 4均允許浮動; 被選取列之閘極設為負,而未被選取列之閘極被施加接地 電壓。 對於大量擦除,以區塊1 2 4與1 2 6為例,相同於源極擦 312/發明說明書(補件)/92-12/92127289 1317130 除區塊1 2 0與1 2 2之電壓被施加於記憶體單元1 0 8,但其 唯一差異在於源極係耦接至基板,而一正電壓係施加於該 處。 不論在源極擦除或大量擦除中,被選取列與未被選取列 的位址均必須指定。因此,需要很大的列與行解碼器,使 得較少記憶體區域可用於記憶體單元。 頒發給 Anil Gupta與 Steven Schumann之美國專利第 6 , 3 5 9,8 1 0號「快閃記憶體中之頁模式擦除(P a g e Μ 〇 d e Erase in a Flash Memory)」(後文中稱為’810專利)揭 示一快閃記憶體陣列中的頁擦除與多頁擦除模式,以減少 不想要的擦除。在’ 8 1 0專利中,較佳約-1 0伏特之穿隧電 位係施加於被選取供擦除之一列或多列上的快閃記憶體單 元閘極,連接至快閃記憶體單元汲極之位元線被驅動到較 佳約6. 5伏特之電壓。為了減少被選取列以外其他列之記 憶體單元的非預期擦除,較佳約1至2伏特之偏壓係施加 至未被選取列中的所有快閃記憶體單元之閘極。’ 8 1 0專利 使用η -通道Μ 0 S電晶體做為列解碼器,並使用p -通道Μ 0 S 電晶體做為傳遞隔離電晶體,以便將其他群組中的未被選 取列隔離免受不想要的擦除。’ 8 1 0專利選取一群組中之一 特定列的方式,係藉由施加一 VCC電壓至該列,並施加零 電壓至群組中的其他未被選取列。群組中之其他列係藉由 施加一零電壓至汲極而未被選取。其他群組係藉由施加正 電壓至Ρ -型通道電晶體而未被選取。 【發明内容】 8 312/發明說明書(補件)/92-12/9212 7289 1317130 本發明之目的在於提供一種快閃記憶體中之頁擦除操 作,其可防止未被選取列中不想要的擦除,且同時不會影 響讀取時間。 本發明之另一目的在於提供一種具有頁擦除、區塊擦 除、及區段擦除之陣列結構,其具有最小晶粒面積。 因此,本發明之目的在於使讀取時間最佳化、使快閃記 憶體1 0 0用於記憶體單元之面積密度最佳化,並在不需要 增加更多電路的情況下使記憶體可保護未被選取單元免於 不想要之擦除。 上述目的係由一種記憶體陣列所達成,其配置成列與 行,並分割成複數個區段。每一區段包含複數個群組,且 每一群組又包含複數個列。記憶體陣列之列解碼器係分為 區域解碼器與一全域解碼器。區域解碼器係位於陣列區段 中,每一區域解碼器耦接至區段之每一列,用於將對應於 一特定操作之電壓傳遞至每一列。每一區域解瑪器又包含 至少一 NM0S 電晶體,用於將負電壓傳遞至記憶體陣列之 列,並包含一 PM0S電晶體,用於將一正電壓傳遞至記憶體 陣列之列。記憶體陣列之每一區段又包含區域電路,耦接 至複數個區域解碼器,用於傳遞正確電壓至複數個區域解 碼器。區域電路與區域解碼器係由一全域解碼器控制,其 僅在擦除操作期間切換,而不在讀取操作期間切換。因此, 此種配置不會影響讀取時間。全域解碼器係耦接至區域電 路,用於傳遞特定電壓至區域電路。因為全域解碼器係由 整個陣列矩陣所共享,故可節省更多面積供記憶體單元使 9 312/發明說明補件)/92-12/92127289 1317130 用。 【實施方式】 參照圖 2,其顯示具有區域解碼器之記憶體陣列的結 構。區域解碼器中的一第二NM0S電晶體使得一使用者在讀 取/程式化操作期間可將被選取群組之其餘(K - 1 )個未被 選取列偏壓於接地,在一擦除檢驗操作期間可將其偏壓於 負電壓,不需要進一步的電路。 複數個區域解碼器2 0 2分別耦接至一區段S之列2 1 2。 每一區域解碼器202包含至少一 η型MOS(NMOS)電晶體, 用於傳送負電壓至列212,並包含至少一 p型MOS ( PM0S ) 電晶體,用於傳送正電壓至列 2 1 2。在較佳具體例中,複 數個區域解碼器202各包含一 PM0S電晶體204串聯耦接於 一第一 NM0S電晶體206,而一第二NM0S電晶體208並聯 耦接於第一 NM0S電晶體。PM0S電晶體2 0 4之閘極係耦接 至第一 NM0S電晶體206之閘極,以形成區域解碼器202 之選擇閘極端(SG j )。P Μ 0 S電晶體2 0 4之汲極係耦接至W S j 端。P Μ 0 S電晶體2 0 4之源極係耦接至第一 N Μ 0 S電晶體2 0 6 與第二Ν Μ 0 S電晶體 2 0 8之汲極,並耦接至陣列區段之列 212。第一與第二NM0S電晶體206與208之源極耦接在一 起,以形成一 SOURCEk端。第二NM0S電晶體208之閘極係 耦接至WSNj端。區域解碼器的每一輸出係耦接至區段222 之列2 1 2。第二N Μ 0 S電晶體2 0 8允許區域解碼器2 0 2在讀 取/程式化操作期間將被選取群組之(Κ - 1 )個其他列偏壓 於接地,或者在一擦除檢驗操作期間將其偏壓於負電壓。 10 312/發明說明書(補件)/92-12/92127289 1317130 參照圖3A〜3D至圖5A〜5D,其顯示將不同的電壓 至區域解碼器,以便在字元線上達到正確電壓,用於 三種不同操作,諸如「讀取」、「頁擦除」、或「擦除本 操作。每一操作具有四種狀況。第一種狀況,即狀況 係用於被選取字元線。其他狀況B、C、D係用於未被 列、群組、與區段。更具體而言,狀況A係關於一被 供操作之字元線,因此,在狀況A中,區域解碼器中 與群組均被選取。狀況B係關於列(WS端)被選取但 (SG端)未被選取之區段中的所有區域解碼器。狀況 關於群組被選取但列未被選取之(K - 1 )個區域解碼器 於狀況C之字元線,係利用前述本發明列解碼器中的 N Μ 0 S電晶體2 0 8,在讀取與擦除檢驗操作期間達到正 壓。狀況D係關於列與群組均未被選取之區域解碼器 者關於未被選取區段之列解碼器。對於上述三種操作 一者,亦即讀取、頁擦除及擦除檢驗,一特定群組中 單一特定列被選取。所有其他字元線均未被選取,因 組未被選取、或列未被選取、或者兩者均未被選取。 參照圖3,每一讀取/程式化操作具有四種狀況。對 取/程式化操作,如圖3 Α所示,第一種狀況係為一記 陣列之特定列及包含該列之群組均被選取。此處,一 群組中的一特定列被選取。一組電壓施加至區域解 3 0 0 A,使得正電壓施加至被選取列。更明確來說,接 壓施加至P Μ 0 S電晶體3 0 2 A與N Μ 0 S電晶體3 0 4 A之閘 與NM0S電晶體304A之源極,而正電壓施加至區域解 312/發明說明書(補件)/92-1奶2127289 施力〇 執行 t驗」 A, 選取 選取 的列 群組 C係 。對 第二 確偏 、或 之任 的一 為群 於讀 憶體 特定 碼器 地電 極、 碼器 11 1317130 3 0 0 A之Ρ Μ 0 S電晶體3 0 2 A之汲極。接地電壓施加至 電晶體 304A與 306A之基板。正電壓施加至區域解 300A之 PMOS電晶體 302A之基板。接地電壓施加至 NMOS電晶體304A與第二NMOS電晶體306A之閘極, 此等電晶體為OFF,而PMOS電晶體302A為ON。因此 結於被選取列與群組之區域解碼器的輸出為正電壓。 解碼器之輸出正電壓可允許該列執行一讀取/程式化才 第二種狀況係顯示於圖 3B中,特定列被選取而群 被選取。所有屬於此種狀況之列均未被選取,故一接 壓施加至此等字元線。當其發生時,正電壓施加至區 碼器3 0 0 B之電晶體3 0 2 B與3 0 4 B之閘極。接地電壓施 NM0S電晶體304B與306B之基板,而正電壓施加至 電晶體302B之基板。正電壓施加至第一 NM0S電晶體 之閘極,使得區域解碼器之輸出為接地電壓,因為 電晶體302B為OFF,第二NM0S電晶體306B為OFF, 一 NMOS電晶體304B為ON,將區域解碼器300B下拉 地。區域解碼器之輸出接地電壓表示該列未被選取供I 程式化操作。 參照圖3 C,若一群組被選取而列未被選取,則耦接 等區域解碼器之字元線未被選取供讀取/程式化操作。 電壓施加至電晶體 3 0 4 C之閘極與源極,並施加至電 3 0 2 C之閘極與汲極。接地電壓亦施加至N Μ 0 S電晶體 與306C之基板,而正電壓施加至PM0S電晶體302C 板。正電壓施加至第二NM0S電晶體3 0 6 C之閘極,使 312/發明說明書(補件)/92-12/92127289 NMOS 碼器 第一 使得 ,連 區域 I作。 組未 地電 域解 加至 PMOS 3 0 4B PMOS 而第 至接 I取/ 至此 接地 晶體 3 0 4C 之基 得連 12 1317130 結於被選取列之區域解碼器的輸出被下拉至接地電壓。 參照圖3 D,若群組與列未被選取,則耦接至此等區域解 碼器之字元線未被選取供讀取/程式化操作。正電壓施加至 連結於未被選取列之區域解碼器3 0 0 D的閘極,而接地電壓 施加至連結於未被選取列之區域解碼器 3 0 0 D的源極與汲 極。接地電壓亦施加至Ν Μ 0 S電晶體3 0 4 D與3 0 6 D之基板, 而正電壓施加至PM0S電晶體302D。正電壓施加至第二NM0S 電晶體3 0 6 D之閘極,藉由區域解碼器之Ν Μ 0 S電晶體3 0 4 D 與306D,區域解碼器之輸出被下拉至接地電壓。 圖 4例示執行頁擦除操作之情況。類似於上述之讀取/ 程式化操作,第一種狀況係用於被選取列與群組,而後三 種狀況係用於防止未被選取列、群組、與區段中不想要之 擦除。頁擦除意指僅有一列被施予負電壓,而區段中的所 有其他列均被接地。區塊擦除意指複數個列被擦除。區段 擦除意指在擦除脈衝期間被選取區段中的所有列均為負。 參照圖4Α,若一列被選取且一群組被選取,則一特定群 組中的一特定列被選取,例如群組1 0的第5列被選取。正 電壓施加至電晶體4 0 2 Α與4 0 4 Α之閘極,而接地電壓施加 至電晶體402A之汲極,負電壓施加至區域解碼器400A之 電晶體4 0 4 A之源極。負電壓施加至Ν Μ 0 S電晶體4 0 4 A與 4 0 6 A之基板。接地電壓施加至P Μ 0 S電晶體4 0 2 A之基板。 負電壓施加至第二Ν Μ 0 S電晶體4 0 6 A。連結於被選取列之 區域解碼器400A的輸出被下拉至一負電壓。此種狀態可用 於擦除一特定列或頁擦除。 13 312/發明說明書(補件)/92-12/92127289 1317130 參照圖4B,若一列被選取而一群組未被選取,則任一群 組中的每一特定列被防止不想要的擦除,例如,在上述範 例中,每一未被選取群組中的第5列被選取。因此,有9 列被選取。負電壓施加至電晶體4 0 4 B之閘極與源極,而接 地電壓施加至區域解碼器4 0 0 B之電晶體4 0 2 A之汲極。負 電壓施加至NM0S電晶體404B與406B之基板,而接地電壓 施加至PM0S電晶體402B之基板。負電壓施加至第二NM0S 電晶體4 0 6 B,使得連結於被選取列之區域解碼器4 0 0 B的 輸出為接地電壓。區域解碼器輸出接地電壓表示該列不會 發生擦除操作。 參照圖4 C,若一群組被選取且一列未被選取,則該列不 會被擦除。正電壓施加至電晶體4 0 2 C與4 0 4 C之閘極,而 接地電壓施加至區域解碼器4 0 0 C之電晶體4 0 2 C之汲極與 電晶體4 0 4 C之源極。接地電壓施加至P Μ 0 S電晶體4 0 2 C 之基板,而負電壓施加至NM0S電晶體404C與406C之基 板。負電壓施加至第二 Ν Μ 0 S電晶體之閘極。區域解碼器 4 0 0 C之輸出為接地電壓。此種狀況係用於防止被選取群組 之鄰近列中不想要的擦除。 參照圖4 D,若一群組與一列未被選取,則該等列不會被 擦除。負電壓施加至電晶體4 0 2 D與4 0 4D之閘極,而接地 電壓施加至區域解碼器400D之電晶體402D之汲極與電晶 體404D之源極。負電壓施加至NM0S電晶體404D與406D 之基板,而接地電壓施加至Ρ Μ 0 S電晶體4 0 2 D之基板。負 電壓施加至第二 NM0S電晶體 406D之閘極。區域解碼器 14 312/發明說明書(補件)/92-12/92127289 1317130 400D之輸出被下拉至接地電壓。 利用圖2所顯示之結構,可使一字元線為正電壓、且區 段中所有其他列均為負電壓。此種結構不需要任何額外電 路即可允許擦除檢驗。圖5顯示應用於區域解碼器以提供 正確擦除檢驗電壓至區段之列的情況。 參照圖 5 A,若指令為「擦除檢驗」,則施加至區域解碼 器之電壓組包括:每當列被選取且一群組被選取時,將負 電壓施加至區域解碼器5 0 0 A之閘極與源極,而正電壓施加 至區域解碼器 5 0 0 A之汲極。負電壓施加至 N Μ 0 D電晶體 504Α與506Α之基板,而正電壓施加至PM0S電晶體502Α 之基板。負電壓施加至第二Ν Μ 0 S電晶體5 0 6 Α。連結於被 選取列之區域解碼器500A之輸出為正電壓。正輸出表示該 列將會執行一擦除檢驗。此種狀況係用於一特定群組中之 一特定列被選取供擦除檢驗時。 參照圖5B,當一列被選取且一群組未被選取時。正電壓 施加至區域解碼器5 0 0 B之閘極與汲極,負電壓施加至區域 解碼器5 0 0 B之源極。負電壓施加至Ν Μ 0 S電晶體5 0 4 B與 506Β之基板,而正電壓施加至PM0S電晶體502Β之基板。 負電壓施加至Ν Μ 0 S電晶體5 0 6 Β之閘極。連結於被選取列 之區域解碼器500Β的輸出為負電壓,其表示該列不會發生 擦除檢驗操作。
參照圖5 C,若一群組被選取且一列未被選取,則該列不 會被選取供擦除檢驗。負電壓施加至解碼器5 0 0 C之閘極與 源極,並使解碼器5 0 0 C之汲極浮動。負電壓施加至Ν Μ 0 S 15 312/發明說明書(補件)/92-12/92127289 1317130 電晶體504C與506C之基板,而正電壓施加至PM0S電 5 0 2 C之基板。正電壓施加至第二電晶體5 0 6 C之閘極 得區域解碼器500C之輸出為負電壓。 參照圖5D,若一群組與一列未被選取,則該等列不 選取供擦除檢驗。正電壓施加至區域解碼器5 0 0 D之閘 負電壓施加至區域解碼器 5 0 0 D之源極,並使區域解 500D之汲極浮動。負電壓施加至NM0S電晶體504D與 之基板,而正電壓施加至PM0S電晶體502D。正電壓 至第二NM0S電晶體之閘極,使得區域解碼器之輸出為 壓。 如上述圖3A-3D至5A-5D所示,PM0S與NM0S列解 之閘極與區域解碼器之源極可以一選定方式偏壓。在言 程式化狀況中,區域解碼器之源極永遠為零。因此, 明中,讀取時間不會因全域解碼器與區域解碼器之間 置而遭受損失。此外,上述四種狀況允許快閃記憶體 頁、區塊與區段擦除。 參照圖6 A,一源極選擇器6 0 0 A係為一區域電路, SOURCEk端耦接至一區域解碼器的每一源極,如圖2戶/ 以提供正確區域源極電壓。源極電壓的可選擇性係為 除的一項重要特徵,如先前參照圖4之說明,因為其 一特定列被擦除。每一源極選擇器6 0 0包含一 N Μ 0 S電 6 0 2,並聯耦接於一 Ρ Μ 0 S電晶體6 0 4。汲極係耦接在一 並耦接至上述圖2之區域解碼器的SOURCEk端。NM0S 體 6 0 2之閘極與 Ρ Μ 0 S電晶體 6 0 4之閘極分別耦接 312/發明說明書(補件)/92-12/92127289 晶體 ,使 會被 極, 碼器 5 0 6 D 施加 負電 碼器 ΐ取/ 本發 的配 執行 其在 •示, 頁擦 允許 晶體 起, 電晶 至一 16 1317130 GL0B_SRC_SELk端,如上述圖8A所述。NM0S電晶體之基板 係搞接至源極,並耦接至一區域負電壓(localneg)〇pmos 電晶體6 0 4之源極接地,而基板耦接至一 ws_WELL (正或 接地電壓)。 圖6A之範例的狀況係為,當GLOB_SRC_SELk為正電壓 時’因為PM0S電晶體604A為截止而NM0S電晶體602A為 0N,將區域負電壓連接至s〇URCEk,使SOURCEk為負電壓。 另一方面’圖6B例示一種相反之狀況,當全域 GL0B_SRC_SELk為負時,使電晶體6 0 4B截止而PM0S電晶 體 602B 為 0N,將 SOURCEk 連接至接地。GL0B_SRC_SELk 僅需要切換於正電壓與負電壓之間,以便選取一特定列, 並保護(K - 1 )個未被選取列免於不想要之動作(圖4 c〜 4D )。全域源極選擇器(GL0B_SRC_SELk )必須為正偏壓或 負偏壓,以便控制區域解碼器。GL0B_SRC一SELk可在裝置 中被產生一次用於所有區段,因此可全域地節省面積。 參照圖7,在每一區段中,一區段開關7 〇 〇係為區域電 路之一部分,其耦接至區域源極選擇器,用於將區域負供 應電壓(LOCAL NEG)連接至每一區段中的負電荷泉 (NEG — V0LT )。區段開關7 0 0包含一升降器7 0 2輕接至二 NΜ0 S電晶體7 0 6與7 0 8。NMOS電晶體7 0 6之汲極係耗接至 區域開關之 LOCAL NEG,源極接地,而閘極係麵接至升降 器702之第一輸出A。升降器702之另一輸出係耦接至電 晶體7 0 8之閘極。電晶體之基板係柄接至源極,並搞接至 被選取區段之負電荷系· NEG — V0LT。電晶體708之及極係搞 17 312/發明說明書(補件)/92-12/92127289 1317130
接至LOCLA NEG。升降器702具有二輸入端:第一輸入端 係為一區段選擇器(SECT0R_SELECT ),第二輸入端係為一 操作信號(OPERATION_SIGNAL)。升降器7 0 0切換於正電壓 與負電塵之間。若 SECTOR_SELECT 與 OPERATION_SIGNAL 為高,則第一輸出為負電壓,而第二輸出為正電壓。在其 他所有情況中,輸出 A為正電壓,而輸出 B為負電壓 (NEG — V0LT)。當一區段被選取、或者SECTOR_SELECT為高 且OPERATION SIGNAL為高時,第一輸出A為負電壓’而第 二輸出B為正電壓,使得被選取區段的區域負電壓被耦接 至區段中的負電荷泵。當OPERATION SIGNAL及/或區段選 擇被切換至一接地電壓時,第一輸出A為正,而第二輸出 B為負,因此將L0CAL_NEG節點連接至接地電壓。因此, 沒有區域負電壓可提供給圖6中的源極選擇器,區域解碼 器無法擦除’因為區域解碼器之源極需要有負電壓才可擦 除。 參照圖8 A,其顯示使用區域與全域解碼方案之快閃記憶 體800A的結構。全域解碼器802係耦接至每一區段804, 並將四組信號傳送至記趙陣列8 0 0 A之每一區段。區域解蜗 器與相關區域電路係位於每一區段内部。第一端係為 GLOB一SERC一SELk ’或全域列選擇器806。如先前所述, GLOB一SERC_SELk係耦接至圖6A所示之源極選擇器600的 閘極。如上所述’ GLOB_SERC_SELk係為一正電壓或負電 壓,以提供區域負電壓或接地電壓至區域解碼器之源極。 第二端搞接至信號群WS_PDj,其控制每一區段中區域解碼 18 312/發明說明書(補件)/92-12/92127289 1317130 器之汲極上的信號產生。區域電路將於後文中詳述。第三 端耦接至信號群WSN_PDk,其控制區域解碼器之第二NM0S 電晶體閘極上的信號產生。第四端耦接至信號群SG_PD j, 其控制區域解碼器之閘極上的信號產生。全域解碼器 8 0 2 傳送「讀取」、「擦除」、或「擦除檢驗」電壓至區域電路, 並根據被選取指令通知區域電路要選擇哪一列、以及要隔 離哪些列。 參照圖8 B,一全域開關8 0 0 B發出一般全域信號。此等 全域信號控制產生SOURCEk、SGj、WSK與WSNk信號之區域 電路。全域開關包含一升降器 814,其具有二輸入端列選 擇與操作信號。升降器814之輸出係耦接至第一反向器816 之輸入。第一反向器816之輸出係耦接至第二反向器822 之輸入。二反向器均被上拉至正電壓及下拉至負電壓。第 二反向器8 2 2之輸出係耦接至GL0B_SRC_SELk、SG_PD j、 WS_PD '或WSN_PD。升降器81 4切換於上拉正電壓與下拉 負電壓之間。若列選擇與操作信號為高,輸出被拉至一負 電壓。在所有其他情況中,輸出為正電壓。GL0B_SRC_SELk 係耦接至圖6所示源極選擇器之NM0S通道電晶體的閘極, 且必須為正或負,以便控制驅動器源極值。GL0B_SRC_SELk 的值可在用於所有區段之裝置中被產生一次,以減少晶粒 尺寸。全域開關800B與區域電路之間的連結與SG_PDj、 WS_PDk '及WSN_PDk之功能係說明如下。 參照圖 9A,一驅動切換電路 9 0 0 A 包含一升降器電路 902A耦接至一 CMOS反向器904A。升降器電路902A係被驅 19 312/發明說明書(補件)/92-12/92127289 1317130 動於一正電壓與一接地電壓之間,並具有三個輸入端 SG_SELj、區段選擇與操作信號。升降器9 0 2 A切換於正電 壓與接地電壓之間。若 SG_SEL j、區段選擇與操作信號均 為高,則升降器 902A之輸出為正電壓。在所有其他情況 中,輸出為接地電壓。切換電路9 0 0 A僅能切換於正電壓與 零電壓之間,因此無法使用於一頁擦除指令。因此,驅動 切換電路可修改成如圖9B所示以包括負電壓。 參照圖9B,驅動切換電路9 0 0 A可予以改良,將一 NM0S 電晶體9 1 0 B加入到N Μ 0 S電晶體9 0 8 B的源極,N Μ 0 S電晶 體之源極係連結至一負電壓與一零電壓,使得輸出S G j可 為負電壓、零電壓或正電壓。所加入之NM0S電晶體的閘極 係連接至全域驅動器中全域開關的輸出SG_PD j。 參照圖1 0,字元線選擇驅動器1 0 0 0包含一第一驅動切 換電路1 0 0 0 A及一第二驅動切換電路1 0 0 0 B。第一驅動切 換電路1 0 0 0 A與第二驅動切換電路1 0 0 0 B係類似於上述圖 9所述之電路,其係以一反向器連接。第一驅動切換電路 1000A包含一升降器電路1002,耦接至上述圖9B所述之一 CMOS反向器1008。但第二NMOS電晶體之源極係耦接至一 電性接地。第二 NMOS 電晶體之閘極係連接至全域信號 WS_PD。第二驅動切換電路 100 0B 包含一第二升降器電路 1 0 0 6,耦接至一第二CMOS反向器1 01 6。第二NMOS電晶體 之閘極係耦接至全域信號 WSN_PD。第一升降器電路 1002 與第二升降器電路 1006各具有三個輸入端,亦即區段選 擇、操作信號與 WS_SELk。二升降器電路均被驅動於一正 20 312/發明說明書(補件)/92-12/92127289 1317130 電壓與一接地電壓之間。第一與第二升降器之WS_SELk端 係藉由一反向器1004耦接。因此第二WS_SELk係與第一 WS_SELk互補。第一切換電路1000A之輸出係耦接至WSk 端,而第二切換電路1000B之輸出係耦接至WSNk端。 在圖11中,圖10中所使用之一升降器電路1100包含 四個電晶體。當輸入C為高而輸入B為低時,因為 NMOS 電晶體1108為ON,故輸出OUT被下拉至接地電壓。若輸 入B為高而輸入C為低,則輸出OUT被上拉至正電壓,而 輸出0UT_N被下拉至接地電壓。 參照圖1 2,表1 2 0 0總結全域解碼器與區域解碼器之功 能端的所有偏壓情況,如圖3、圖4與圖5所詳細討論者。 表 1 2 0 0總結之頁擦除與檢驗狀況、以及上述之區域解碼 器、區域電路與全域解碼器配置,使得記憶體陣列不需要 額外電路即可達到頁擦除及擦除檢驗。因此,本發明之記 憶體陣列可節省面積供記憶體單元使用。此外,此種配置 使全域解碼器提供不變的電壓供讀取指令。因此讀取時間 不會受影響。 【圖式簡單說明】 圖1 A繪示一分割成S區段之快閃記憶體陣列。 圖1B繪示圖1A中之一區段,其進一步分割成J群組, 每一群組又分割成K列,而一列中的每一記憶體單元係為 一浮動閘極電晶體。 圖1 C繪示圖1 B所示浮動閘極電晶體記憶體之源極擦除 與大量擦除之單元配置。 21 312/發明說明書(補件)/92-12/92127289 1317130 圖2係為一列解碼器之示意圖,其係耦接至圖1 A、1 B、 與1 C所繪示之快閃記憶體陣列之一區段。 圖3A〜3D係為用於實現圖2所示區域解碼器之讀取/程 式化操作的記憶體單元配置圖。 圖4A〜4D係為用於實現圖2所示區域解碼器之頁擦除 的記憶體單元配置圖。 圖5A〜5D係為用於實現圖2所示區域解碼器之擦除檢 驗的記憶體單元配置圖。 圖 6 A、6 B繪示一源極選擇器,其提供負電壓或接地電 壓至圖2所示區域解碼器之源極。 圖 7係為一區段開關之示意圖,其將區域負供應電壓 (LOCAL NEG) 連接至被選取之區段中的電荷泵 (NEGJ0LT ) ° 圖 8 A係為一快閃記憶體耦接至本發明之全域解碼器之 方塊圖。 圖 8B係為一源極擦除操作中的源極驅動控制器之示意 圖,其係與圖8A之裝置一同使用。 圖 9 A係為一驅動切換電路之示意圖,其可選擇一區域 解碼器與圖8A之裝置一同使用。 圖 9B係為一改良驅動切換電路之示意圖,其可選擇一 區域解碼器與圖8A之裝置一同使用。 圖1 0係為一字元線選擇驅動器之示意圖,其係與圖8 A 之裝置一同使用。 圖11係為一升降器電路之示意圖,其係與圖8A之裝置 22 312/發明說明書(補件)/92-12/92127289 1317130 一同使用。 圖 1 2係為本發明之頁擦除與頁擦除檢驗之實施時所施 加至圖8A全域解碼器之四個不同端、區域解碼器之三端、 及字元線之信號表。 (元件符號說明) 100 快閃記憶體 2 4 6 8 ο ο ο ο 段 區 線 元 位 元 單 極 源 組列 群陣 塊塊 區 區 塊 區 126 塊 202 區 域」 解 碼 器 204 PMOS 電 晶 體 206 NMOS 電 晶 體 208 NMOS 電 晶 體 212 列 222 區 段 3 0 0 A 區 域 解 碼 器 3 0 0 B 區 域 解 碼 器 312/發明說明書(補件)/92-12/92127289 23 1317130
3 0 0 C 3 0 0 D 3 0 2 A 3 0 2B 3 0 2 C 3 0 2D 3 0 4A 3 0 4B 3 0 4C 3 0 4D 3 0 6 A 3 0 6 B 3 0 6C 3 0 6 D 4 0 0 A 40 OB 40 OC 4 0 0 D 4 0 2A 4 0 2B 4 0 2C 4 0 2 D 4 0 4A 4 0 4B
區域解碼器 區域解碼器 PM OS電晶體 PMOS電晶體 PMOS電晶體 PMOS電晶體 NMOS電晶體 NMOS電晶體 NMOS電晶體 NMOS電晶體 NMOS電晶體 NMOS電晶體 NMOS電晶體 NMOS電晶體 區域解碼器 區域解碼器 區域解碼器 區域解碼器 PMOS電晶體 PMOS電晶體 PMOS電晶體 PMOS電晶體 NMOS電晶體 NMOS電晶體 24 312/發明說明書(補件)/92-12/92丨27289 1317130 4 0 4C NM0S 電 晶 體 4 0 4D NM0S 電 晶 體 4 0 6A NM0S 電 晶 體 4 0 6B NM0S 電 晶 體 4 0 6C NM0S 電 晶 體 4 0 6D NM0S 電 晶 體 5 0 0 A 區域: 解; 器 5 0 0 B 區域: 解> 嗎 器 5 0 0 C 區域, 解' 嗎 器 5 0 0 D 區域 解‘ 碼 器 5 0 2 A PM0S 電 晶 體 5 0 2B PM0S 電 晶 體 5 0 2C PM0S 電 晶 體 5 0 2 D PM0S 電 晶 體 5 0 4A NM0S 電 晶 體 5 0 4B NM0S 電 晶 體 5 0 4C NMOS 電 晶 體 5 0 4 D NM0S 電 晶 體 5 0 6 A NM0S 電 晶 體 5 0 6 B NMOS 電 晶 體 5 0 6 C NM0S 電 晶 體 5 0 6 D NM0S 電 晶 體 6 0 0 A 源極 選 擇 器 6 0 0 B 源極 選 擇 器 312/發明說明書(補件)/92-12/92127289
25 1317130 6 0 2 A NMOS 電 晶 體 6 0 2 B NMOS 電 晶 體 6 0 4 A PMOS 電 晶 體 6 0 4 B PMOS 電 晶 體 700 區 段 開 關 702 升 降 器 706 NMOS 電 晶 體 708 NMOS 電 晶 體 8 0 0 A 快 閃 記 憶 體 8 0 0 B 快 閃 記 憶 體 802 全 域 解 碼 器 804 區 段 80 6 全 域 列 選 擇器 81 4 升 降 器 816 反 向 器 822 反 向 器 9 0 0 A 驅 動 切 換 電路 9 0 0 B 驅 動 切 換 電路 9 0 2 A 升 降 器 電 路 9 0 2 B 升 降 器 電 路 9 0 4A CMOS 反 向 器 9 0 4 B CMOS 反 .向 器 9 0 8 B NMOS 電 晶 體 9 1 0B NMOS 電 晶 體 312/發明說明書(補件)/92-12/92127289
26 1317130 1000 字元線選擇驅動器 1 0 0 0 A 驅動切換電路 1 0 0 0 B 驅動切換電路 1002 升降器電路 1004 反向器 1006 升降器電路 1008 CMOS反向器 10 16 CMOS反向器 1100 升降器電路 1108 NM0S電晶體 1200 表 312/發明說明書(補件)/92-12/92127289
Claims (1)
- 131 y Μ#127289號專利申請案 中文申請專利範圍替換本(98年7月) 拾、申請專利範圍: 1 . 一種快閃記憶體陣列裝置,包含: 一包括多個記憶體單元之記憶體陣列,配置成 進一步分割成複數個區段,其中,每一區段包含 組,而每一群組包含複數個列; 複數個區域解碼器,各耦接至該複數個列之一 遞對應於一特定指令之一電壓,其中,每一區域 含一 PMOS電晶體、一第一 NMOS電晶體以及一第 電晶體、該PMOS電晶體之一閘極耦接至該第一 晶體之一閘極,該第一 N Μ 0 S電晶體之一汲極耦 二NMOS電晶體之一汲極,以及該第一 NMOS電 源極耦接至該第二 NMOS 電晶體之一源極並且 PMOS電晶體之一汲極; 一區域電路,耦接至該複數個區域解碼器,用 傳遞至該複數個區域解碼器;及 一全域解碼器,耦接至該區域電路,用於將特 遞至該區域電路。 2.如申請專利範圍第 1項之快閃記憶體陣列 中,每一記憶體單元係為一浮動閘極電晶體,其 制閘極、一汲極及一源極,列中之浮動閘極電晶 閘極係耦接在一起形成一字元線,並耦接至複數 碼器,源極係耦接在一起,而浮動閘極電晶體之 接在一起形成一位元線。 3 . —種快閃記憶體陣列裝置,包含: 124066-980713.doc 列與行, 複數個群 ,用於傳 解碼器包 二 NMOS NMOS 電 接至該第 晶體之一 耦接至該 於將電壓 定電壓傳 裝置,其 具有一控 體的控制 個區域解 汲極係耦 1317130 一包括多個記憶體單元之記憶體陣列,配置成列與行, 進一步分割成複數個區段,其中,每一區段包含複數個群 組,而每一群組包含複數個列; 複數個區域解碼器,各耦接至該複數個列之一,用於傳 遞對應於一特定指令之一電壓,其中,每一區域解碼器包 含至少一 NMOS電晶體以及一 PMOS電晶體,用於將一負 電壓及一正電壓分別傳遞至該複數個列之一; 一區域電路,耦接至該複數個區域解碼器,該區域電路 包含: 複數個源極選擇器,其中,每一源極選擇器係耦接至該 複數個區域解碼器及該全域解碼器,用於提供負電壓至該 複數個區域列解碼器; 複數個驅動切換電路,耦接於該全域解碼器與該複數個 區域解碼器之間,用於提供一電壓(S Gj )至該複數個區 域解碼器;及 複數個字元線選擇(W S )驅動器,耦接於該全域解碼器 與該複數個區域解碼器之間,以提供一組電壓給該複數個 區域解瑪1§ ;及 一全域解碼器,耦接至該區域電路,用於將特定電壓傳 遞至該區域電路。 4.如申請專利範圍第3項之記憶體陣列裝置,其中,每 一源極選擇器又包含一 PMOS電晶體,並聯耦接於一 NMOS 電晶體;Ρ Μ Ο S與Ν Μ Ο S電晶體之閘極係耦接在一起,並 124066-980713.doc -2- 1317130 耦接至區域解碼器,Ρ Μ O S 電晶體之源極係耦接至一區域 負電壓供應,Ν Μ Ο S電晶體之源極係耦接至一電性接地, Ρ Μ Ο S電晶體與Ν Μ Ο S電晶體之閘極係耦接至一全域源極 選擇器。 5 _如申請專利範圍第3項之記憶體陣列裝置,其中,每 一驅動切換電路又包含一第一升降器電路,耦接至一 CMOS缓衝器,其中,升降器電路係被驅動於一正電壓與 一接地電壓之間。 6 ·如申請專利範圍第 5項之記憶體陣列裝置,其中, CMOS缓衝器係為一反向器,其又包含一 PMOS電晶體串 聯耦接於一第一 NM0S電晶體,及一第二NM0S電晶體, Ρ Μ 0 S電晶體之汲極係耦接至一正電壓,Ρ Μ 0 S電晶體之閘 極係耦接至第一Ν Μ 0 S電晶體之閘極,Ρ Μ 0 S電晶體之源 極係耦接至第一 NMOS電晶體之汲極,第一 NM0S電晶體 '之基板係耦接至第二 NM0S電晶體之基板與源極,第一 NM0S電晶體之源極係耦接至第二NMOS電晶體之汲極, 而第二Ν Μ Ο S電晶體之閘極係耦接至全域解碼器。 7.如申請專利範圍第3項之記憶體陣列裝置,其中,每 一字元線選擇驅動器又包含一第一驅動切換電路及一第二 驅動切換電路,其中: 第一驅動切換電路包含一第二升降器電路,耦接至一第 一 CMOS反向器,其中,第二升降器電路係被驅動於一正 電壓與一接地電壓之間; 第二驅動切換電路包含一第三升降器電路,耦接至一第 124066-980713.doc 1317130 二CMOS反向器,其中,第三升降器電路係被驅動 電壓與一接地電壓之間;及 一反向器,具有一輸入端與一輸出端;其中,輸 耦接至第二升降器電路,而輸出端係耦接至第三升 路。 8. 如申請專利範圍第7項之記憶體陣列裝置,其 二CMOS反向器又包含一 PMOS電晶體串聯耦接於 NMOS電晶體,及一第二NMOS電晶體,PMOS電 ) 汲極係耦接至一正電壓,PM0S 電晶體之閘極係耦 一 NMOS電晶體之閘極,PMOS電晶體之源極係耦 一 Ν Μ O S電晶體之汲極,Ν Μ Ο S電晶體之基板係耦 二NMOS電晶體之基板與源極,第一 NMOS電晶體 係耦接至第二Ν Μ Ο S電晶體之汲極,而第二Ν Μ Ο S 之閘極係耦接至全域解碼器。 9. 一種快閃記憶體陣列裝置,包含: 一包括多個記憶體單元之記憶體陣列,配置成列 進一步分割成複數個區段,其中,每一區段包含複 組,而每一群組包含複數個列; 複數個區域解碼器,各耦接至該複數個列之一, 遞對應於一特定指令之一電壓,其中,每一區域解 含至少一第一 NMOS電晶體以及一 PMOS電晶體, 一負電壓及一正電壓分別傳遞至該複數個列之 P Μ 0 S電晶體串聯耦接於該第一 Ν Μ 0 S電晶體,及 NMOS電晶體並聯耦接於該第一 NMOS電晶體;該 於一正 入端係 降器電 中,第 一第一 晶體之 接至第 接至第 接至第 之源極 電晶體 與行, 數個群 用於傳 碼器包 用於將 一; 該 一第二 PMOS 124066-980713.doc -4 - 1317130 電晶體之閘極係耦接至該第一 NMOS 電晶體之 PMOS電晶體之源極係耦接至該第一 NMOS電晶 二NMOS電晶體每一者之汲極,並耦接至一字元 一與第二NMOS電晶體之源極係耦接在一起,並 快閃記憶體陣列裝置之複數個源極偵測器; 一區域電路,耦接至該複數個區域解碼器;及 一全域解碼器,耦接至該區域電路,用於將特定 至該區域電路。 1 0 . —種快閃記憶體裝置,包含: 一包括多個記憶體單元之記憶體陣列,配置成 進一步分割成複數個區段,其中,每一區段包含 組,而每一群組包含複數個列; 一全域解碼器,位於區段之外部,並具有一全 擇(GLOB_SRC_SELk)端、一字元線選擇(WS — 一第二字元線選擇(WSN_PD)端、及一群組選擇 端;及 複數個區域解碼器,各耦接至該複數個列之一 遞對應於一特定操作之一電壓,其中,每一區域 包含: 一 PM0S電晶體串聯耦接於一第一 NMOS電晶 第二NMOS電晶體並聯耦接於第一 NMOS電晶谓 電晶體之閘極係耦接至第一 NMOS電晶體之閘才 電晶體之源極係耦接至第一 Ν Μ O S電晶體之汲極 第二NMOS電晶體之汲極,並耦接至該複數個列 124066-980713.doc 閘極,該 體與該第 線;該第 耦接至該 電壓傳遞 列與行, 複數個群 域源極選 .PD )端、 (SG_PD) ,用於傳 列解碼器 體,及一 I ; PM0S i > PMOS ,麵接至 之一,第 1317130 一與第二NMOS電晶體之源極係耦接在一起;及 一區域電路,接收來自全域解碼器之信號,並將其傳遞 至複數個區域解碼器,其中,區域電路包含: i) 複數個源極選擇器,每一源極選擇器包含一第二 PMOS 電晶體,並聯耦接於一第三 NMOS 電晶體;第二 Ρ Μ Ο S電晶體與第三Ν Μ Ο S電晶體之汲極係耦接在一起, 並耦接至該複數個區域解碼器之一,第二PMOS電晶體之 源極係耦接至一區域負電壓源,第三NMOS電晶體之源極 係耦接至一電性接地,第三Ν Μ O S電晶體與第二Ρ Μ 0 S電 晶體之閘極均耦接至全域解碼器之全域源極選擇端 (GLOB_SRC_SELk); i i)複數個字元線選擇(W S )驅動器,各包含: (A) —第一升降器電路,被驅動於一正電壓與一接地電 壓之間,並耦接至一第一 CMOS反向器,第一 CMOS反向 器包含一第三PMOS電晶體串聯耦接於一第四NMOS電晶 體,及一第五Ν Μ 0 S電晶體,第三Ρ Μ 0 S電晶體之汲極係 耦接至一正電壓,第三PMOS電晶體之閘極係耦接至第四 NMOS電晶體之閘極,並耦接至第一升降器電路之一輸出 端,第三Ρ Μ O S電晶體之源極係耦接至第四Ν Μ 0 S電晶體 之汲極,第四Ν Μ 0 S電晶體之源極係耦接至第五Ν Μ 0 S電 晶體之汲極,第五 NMOS 電晶體之源極係耦接至電性接 地,而第五NMOS電晶體之閘極係耦接至全域解碼器之字 元選擇(WS_PD )端; (B) —第二升降器電路,被驅動於正電壓與接地電壓之 124066-980713.doc -6 - 1317130 間,並耦接至一第二CMOS反向器,第二CMOS反向器包 含一第四PM0S電晶體串聯耦接於一第六NM0S電晶體, 及一第七N Μ ◦ S電晶體,第四P Μ 0 S電晶體之汲極係耦接 至一正電壓,第四PM0S電晶體之閘極係耦接至第六NM0S 電晶體之閘極,並耦接至第二升降器電路之一輸出端,第 四 Ρ Μ 0 S電晶體之源極係耦接至第六 Ν Μ 0 S電晶體之汲 極,第六Ν Μ 0 S電晶體之源極係耦接至第七Ν Μ 0 S電晶體 之汲極,第七NM0S電晶體之源極係耦接至一負電壓或接 地電壓,而第七Ν Μ 0 S電晶體之閘極係耦接至全域解碼器 之第二字元選擇(WSN_PD)端;及 (C) 一反向器,具有一第一端與一第二端,第一端係耦 接至第一升降器電路之一輸入,而第二端係耦接至第二升 降器電路之一輸入;及 iii)複數個驅動切換電路,各包含一第三升降器電珞, 被驅動於正電壓與接地電壓之間,並耦接至一第三 CMOS 反向器,第三CMOS反向器包含一第五PM0S電晶體争聯 耦接於一第八NM0S電晶體,及一第九.NM0S電晶體,第 五PM0S電晶體之汲極係耦接至一正電壓,第五PM0S電 晶體之閘極係耦接至第八NMO S電晶體之閘極,並耦接至 第三升降器電路之一輸出端,第五Ρ Μ 0 S電晶體之源極係 耦接至第八Ν Μ 0 S電晶體之汲極,第八Ν Μ 0 S電晶體之源 極係耦接至第九NM0S電晶體之汲極,第九NM0S電晶體 之源極係耦接至一負電壓或接地電壓,而第九NM0S電晶 體之閘極係耦接至全域解碼器之群組選擇(S G_P D )端; 124066-980713.doc 1317130 及 iv)複數個區段開關,各包含一第四升降器電路,被驅 動於正電壓與負電壓之間,並具有二輸出端,第一輸出端 耦接至一第十 NMOS 電晶體,而第二端耦接至第十一 Ν Μ Ο S電晶體之閘極,其中,第十Ν Μ Ο S電晶體之汲極係 耦接至區域負電壓,而第十ΝΜ Ο S電晶體之源極係耦接至 區域負電壓源;第十一 NMO S電晶體之汲極係耦接至區域 負電壓源,而源極係耦接至電性接地。 1 1 .如申請專利範圍第1 0項之快閃記憶體裝置,其中, 全域解碼器又包含複數個全域開關;每一全域開關包含一 升降器電路耦接至一缓衝器電路,其係被驅動於正電壓與 負電壓之間。 1 2 ·如申請專利範圍第1 1項之快閃記憶體裝置,其中, 緩衝器電路包含一第一 PMOS電晶體、一第二PMOS電晶 體、一第一 NMOS電晶體、及一第二NMOS電晶體;第一 Ρ Μ Ο S電晶體之閘極係耦接至第一 Ν Μ Ο S電晶體之閘極, 並耦接.至升降器電路之一輸出端,.第一 PMOS電晶體之源 極係耦接至第一 Ν Μ 0 S電晶體之汲極;第二P Μ 0 S電晶體 之閘極係耦接至第二Ν Μ 0 S電晶體之閘極,並耦接至第一 Ρ Μ 0 S電晶體之源極,第二Ρ Μ Ο S電晶體之汲極係耦接至 第一 PMOS電晶體之汲極,並耦接至正電壓,第二PMOS 電晶體之源極係耦接至第二Ν Μ Ο S電晶體之汲極,形成全 域解碼器之多個端之一,而第一 Ν Μ 0 S電晶體之源極係耦 接至第二Ν Μ 0 S電晶體之源極,並耦接至負電壓。 124066-980713.doc
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JP5908803B2 (ja) * | 2012-06-29 | 2016-04-26 | 株式会社フローディア | 不揮発性半導体記憶装置 |
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US5903497A (en) | 1997-12-22 | 1999-05-11 | Programmable Microelectronics Corporation | Integrated program verify page buffer |
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US5991198A (en) * | 1998-04-02 | 1999-11-23 | Nexflash Technologies, Inc. | Local row decoder and associated control logic for fowler-nordheim tunneling based flash memory |
US5999451A (en) | 1998-07-13 | 1999-12-07 | Macronix International Co., Ltd. | Byte-wide write scheme for a page flash device |
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