CN100530430C - 使用nmos和pmos行解码方案带页面方式擦除的闪存体系结构 - Google Patents

使用nmos和pmos行解码方案带页面方式擦除的闪存体系结构 Download PDF

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Abstract

使用局部解码方案而不是以前所众周知的共用解码方案，闪存具有新的页面擦除体系结构。新体系结构对存储器单元节省较多的模制区域，并防止遭受不希望的擦除且不影响读出时间。在局部解码方案下，认存分割成段(222；804)。每段包括多个局部解码器(202)和局部电路。局部电路包括由共用解码器(802)控制的开关(302，304，306)且这些开关只在擦除操作中切换而不在读操作中切换。读出时间不受影响。每个局部解码器耦合到存储器阵列中一行(212)。每个局部解码器包括传送正电压的PMOS晶体管(204)和传送负电压的NMOS晶体管，使在没有附加和复杂电路的情况达到页面擦除，并保护未选中的行免遭不希望的擦除。共用解码器(802；900；1000)位于段(804)之外，并将共用信号(GLOB_SRC_SEL，WS，WSN，SG)通过局部电路提供给所有段，从而节省面积。

Description

使用NMOS和PMOS行解码方案带页面方式擦除的闪存体系结构
技术领域
本发明广泛地涉及诸如闪存之类的非易失性存储设备。本发明尤其涉及使用擦除操作的页面方式(又称为Apage erase@)的存储设备，并具体涉及用于此操作的解码方案。
背景技术
在图1A中，闪存100被分割成从0段到S段的S个段102。在图1B中，示出段102的细节。每一段102还分割成J个组，从0组到J组。在每个组112中有K个行(或Apages@)，从0行至K行。一行106具有N个存储器单元，从单元0到N。行106中第一存储器单元属于列0，而存储器单元N属于列N，以此类推。因而在存储器阵列100中有N+1列。在行106中所有单元的栅极互相耦合以形成字线(wordline)。在每一行中单元的源极互相耦合并与其他行的那些耦合，形成一阵列源极114。每一行中单元的漏极互相耦合以形成位线(bitline)。NOR闪存阵列100允许用户用电编程并擦除存储在存储器单元108中的信息。
在闪存阵列100中的每全存储器单元108是一浮栅(floating gate)晶体管。浮栅晶体管的结构类似于传统MOS设备，不同处是在栅极和沟道之间插入额外的多硅条。此条不与任何东西相连，称为浮栅，浮栅晶体管的阈值电压是可编程的。在电子位于浮栅时发生闪存编程。当高电压加到源极和栅极一漏电终端之间使得高电场引起雪崩喷射时发生编程。电子获得足够能量穿过第一氧化绝缘体，所以它们在浮栅上被捕获。电荷被存储在浮栅上。通过在每个单元108的位线104上施加正确的电压逐个位地完成闪存编程。
浮动层允许单元108通过栅极用电擦除。擦除操作能一次在多个单元上完成。一般而言，擦除是在整个闪存阵列或一个阵列段上同时完成。整个阵列的擦除操作称为芯电擦除，而阵列段的擦除操作是段擦除。此外，擦除操作能在一个段的单个行上完成，这称为页面擦除。
参考图1C，行106中的每个存储器单元108能设置成完成源极擦除或批量擦除。在源极擦除中，如在块120和122中，每当选中一行，如在块120中，基片接地，漏极浮动，而源极连接正电压。栅极成负的，所以电子从浮空层排出。为了避免在相邻行不希望的擦除，在块122中不选中的行让接地电压施加到该栅极；漏极浮空；基片接地，且源极为正。当一行被选中擦除，在阵列源极114处施加正电压；所有N列104允许浮空；选中的行的栅极为负且未选中的行的栅极被施加接电电压。
对在块124和126例示的批量擦除，与在源极擦除块120和122相同的电压施加到存储器单元108，但唯一的差别是源极耦合到基片，且在那里施加正电压。
在源极擦除和批量擦除的两种情况，必须指定被选中行及未被选中行的地址。因而，需要大的行和列的解码器，且较小的存储器区域当用于存储器单元。
题为“Page M0de Erase in Flash Mem0ry(闪存中的页面方式擦除)”的授予Anil Gupta和Steven Schumann(′810专利)的美国专利N0.6,359,810揭示了在闪存阵列中的页面擦除和多页面擦除方式，以减少不需要的擦除。在′810专利中，约B10伏的较佳隧道电势被加到在选中要擦除的一个或多个行上的闪存单元的栅极上，且连接到闪存单元的漏极的位线被驱动到约6.5伏的较佳电压。为了减少在选中行以外的行中存储器单元的不希望的擦除，约1到2伏的较佳偏压被加到未选用的行的所有闪存单元的栅极。′810专利使用n-沟道MOS晶体管作为行解码器，和p-沟道MOS晶体管作为隔离晶体管，来隔离在其他组中未选中行免受不希望的擦除。′810专利通过施加VCC电压到该行且加零电压到组中其他未选中的行，在组中选择地定行。在该组中其他行通过施加零电压到漏极而未被选中。通过施加正电压到p-型沟道晶体管来不选中其他组。
本发明的目的是提供在闪存中页面擦除操作并保护未选中行中免遭不希望的擦除，同时不影响读访问时间。
本发明的另一目标是以最小的模制(die)面积提供具有页面擦除、块擦除、和段擦除的阵列体系结构。
然而，本发明的目标是优化读访问时间、优化专用于存储器单元的闪存100的面积密度、并在不增加电路的情况提供存储器保护未选中的单元免遭不希望的擦除的能力。
发明内容
借助于将存储器阵列安排成分割成多个段的诸行和列来达到上述目的。每段包括多个组，而每个组又包括多个行。存储器阵列的行解码器被分割成诸局部解码器和一个共用解码器。局部解码器位于阵列段，且每个耦合到该段的每个行，用于将对应于特定操作的电压送到每个行。每个局部解码器还包括至少一个用于将负电压送到存领土器阵列的行的一个NMOS晶体管，和一个用于将正电压送到存储器阵列的行的PMOS晶体管。存储器阵列的每段还包括耦合到多个局部解码器的局部电路，用于将正确的电压送到那里。由共用解码器控制的局部电路和局部解码器只在擦除操作期间而不是在读操作期间切换。因而，此安排不影响读的时间。共用解码器耦合到局部电路，用于将特定电压送到那里。由于共用解码器被整个阵列矩阵共享，对存储器单元节省更多的面积。
在另外实施例中，本发明提供一方法，用于使用带有局部电路的局部解码方案和共用解码器在存储器阵列中实现页面擦除方式。
附图说明
图1A是示出分割成S段的闪存阵列的原理图。
图1B示出图1A中的一段，它又被分割成J组，而每一组再被分割成K行，且一行中的每个存储单元是一浮栅晶体管。
图1C示出对图1B中示出类型的浮栅晶体管用于源极擦除及批量擦除的存储器单元安排。
图2示出耦合到图1A、1B和1C中示出的闪存阵列的一个段的行解码器的示意图。
图3A-3D示出对图2示出的局部解码器实现读/编程操作的存储器单元安排。
图4A-4D示出用于对图2示出的局部解码器完成页面擦除的存储器单元安排。
图5A-5D示出用于对图2示出的局部解码器完成擦除验证的存储器单元安排。
图6A-6B示出对于图2示出的局部解码器的源极提供负的或接地电压的源极选择器。
图7是将局部负电源(LOCAL NEG)连结到选中的段中的负充电泵(change pump)(NEG VOLT)的示意图。
图8A是按本发明耦合到共用解码器的闪存的框图。
图8B是在用于图8A的装置的源极擦除操作中源极驱动器控制器的示意图。
图9A是选择用于图8A的装置的局部解码器的驱动器切换电路的示意图。
图9B是选择用于图8A的装置的局部解码器的改善的驱动器切换电路的示意图。
图10是用于图8A的装置的字线选择驱动器的示意图。
图11是用于图8A的装置的提升器(elevator)电路的示意图。
图12是按本发明为完成页面擦除和页面擦除验证施加到图8A的共用解码器的4个不同终端、各局部解码器的3个终端和定线的信号的表。
实现本发明的最佳方式
参考图2，看到带局部解码器的存储器阵列的结构。在局部解码器的第二NMOS晶体管使用户在不需要额外电路的情况偏置所选择的组的余下(K-1)个未选中的行，在读/编程操作期间偏置到接地，在擦除证操作期间偏置到负电压。
多个局部解码器202的每一个耦合到段S的行212。每个局部解码器202至少包括一个n-型MOS(NMOS)晶体管，以将负电压送到行212，一个p-型MOS(PMOS)晶体管，以将正电压送到行212。在较佳实施例中，多个局部解码器202的每一个包括与第一NMOS晶体管206串联的PMOS晶体管204和与第一NMOS晶体管并联的NMOS 208。PMOS晶体管204的栅极耦合到第一NMOS晶体管206的栅极以形成局部解码器202的选择门终端(SGj)。PMOS晶体管204的漏极与WSj终端202相耦合。PMOS晶体管204的源极与第一NM0S晶体管206的漏极、第二NMOS晶体管208的漏极及阵列段的行212相耦合。第一和第二NMOS晶体管206和208的源极耦合在一起形成源极k终端。第二NMOS晶体管208的栅极耦合到WSNJ终端。局部解码器的每个输出耦合到段222的行212。第二NMOS晶体管208允许局部解码器202偏置选中组的(K-1)个其他行，在读/编程期间偏置到接地，在擦除验证期间偏置到负电压。
参考图3A-3D到图5A-5D，看到不同的电压被加到局部解码器以在字线上达到正确的电压，来完成三种不同的操作，如Aread@、Apage erase@、或Aerase verify@操作。对每个操作有四种情况。第一种情况，情况A，同时选择的字线。其他情况，B、C、D用于未选择的行、组、和段。具体说来，情况A涉及选择用于操作的字线，所以在情况A中局部码器中的行及组均被选择。情况B涉及在行(WS终端)被选择而组(SG终端)未被选择的段中的所有局部解码器。情况C涉及(K-1)个局部解码器，其中组被选择但行未被选择。对情况C的字线，如前所述，按本发明在行解码器中使用第二NMOS晶体管208在读和擦除验证操作期间达到正确的偏置。情况D涉及行和组均未被选择的局部解码器或涉及在未选择的段中的局部解码器。对上述三种操作的任一种，即读、页面擦除及擦除验证，在特定组中选择单个特定的行。所有其他字线未被选择，因为或者组未被选择，或者行未被选择，或者两者均未被选择。
参考图3，对每个读/编程操作存在四种情况。对于读/编程操作，图3蒜出的第一种情况是存储器阵列的特定行和包含该行的组均被选中的情况。在此情况，选择在特定组中的特定行。一组电压施加到局部解码器300A，使得正电压施加到选中的行。具体说来，接地电压加到PMOS晶体管302A和MOS体管304的栅极上、及NMOS晶体管304A的源极上，而正电压加到局部解码器300A的PMOS晶体管302A的漏极。接地电压加到NMOS晶体管304A和306A的基片上。正电压加到局部解码器300A的PMOS晶体管302A的基片上。接地电压加到第一NMOS晶体管204A和第二NMOS晶体管306A的栅极上，使得那些晶体管关(OFF)而PMOS晶体管302A开(ON)。因而，与选中的行及组关联的局部解码器的输出是正电压。在局部解码器的输出上的正电压允许对那个行采取读/编程操作。
在图3B中示出的第二种情况是特定的行被选中而组未被选中的情况。属于此情况的所有行未被选择，使得对那些字线施加接地电压。当发生此情况时，正电压加到局部解码器300B的晶体管302B和304B的栅极上。接地电压加到NMOS晶体管304B和306B的基片上，而正电压加到大部分PMOS晶体管302B上。正电压加到第一NMOS晶体管304B的栅极上，使得局部解码器的输出是按地电压，因为PMOS晶体管302B是OFF、第二NMOS晶体管306B是OFF、第一NMOS晶体管304B是ON，将局部解码器300B拉到接地电压。在局部解码器的输出上的接地电压意味着该行不被选择用于读/编程操作。
参考图3C，当组被选择而行未被选择，则耦合到那些局部解码器的字线未被选择用于读/编程操作。接地电压施加到晶体管304C的栅极和源极、以及晶体管302C的栅极和漏极。接地电压还加到NMOS晶体管304C和306C的大部分，且正电压加到PMOS晶体管302C的大部分。正电压加到第二NMOS晶体管306C的栅极，使得与所选择的行关联的局部解码器的输出拉低到接地电压。
参考图3D，当组和行未被选中，则耦合到这些局部解码器的字线未选中用于读/编程操作。正电压被加到与未选择的行关联的局部解码器300D的栅极，而接地电压加到其源极和漏极。接地电压还加到NMOS晶体管304D和306D的基片，而正电压加到PMOS晶体管302D。正电压被加到第二NMOS晶体管306D的栅极，而局部解码器的输出被局部解码器的NMOS晶体管304D和306D拉到接地电压。
图4示出要完成页面擦除操作的条件。类似于上述读/编程操作，第一种情况用于选定的行和组，而后三种情况用于防止在未选中的行、组、和段中免受不希望的擦除。页面擦除意味着仅一行是偏置到负电压，段中所有其他行接地。块擦除意味着擦除若干行。段擦除意味着在选中段的所有行在擦除脉冲期间成为负的。
参考图4A，当选中一行并选中一组时，选择在特定组中一特定行，如选择组10的第5行。正电压加到晶体管402A和404A的栅极上，接地电压加到晶体管402A的漏极，而负电压加到局部解码器400A的晶体管404A的源极上。负电压加到NMOS晶体管404A和406A的基片上。接地电压加到PMOS晶体管402A的基片上。负电压加到第二N0S晶体管A。屿选中的行关联的局部解码器400A的输出被拉到负电压。此情况可应用于擦除特定的行或页面擦除。
参考图4B，其中一行被选择而一组未选择，则防止在任何组中每个特定行免受不希望的擦除，如在上述例子中在每个未选择的组中的5号行被选中。因此有9个行被选中。负电压被加到晶体管404B的栅极和源极，而接地电压加到局部解码器400孤晶体管402A的漏极。负电压加到0S晶体管BB大部分，而接地电压加到0S晶体管B批。负电压加到第二NMOS晶体管406B，使得与选择的行关联的局部解码器400B的输出处于接地电压。在局部解码器的输出上的接地电压表明，在该行上不发生擦除操作。
参考图4C，其中选中一组且未选中一行，则不擦除该行。正电压加到晶体管402C和404C的栅极上，而接地电压加到晶体管402C的漏极和局部解码器400C的晶体管404C的源极。接地电压加到PMOS晶体管402C的基片，而负电压加到NMOS晶体管404C和406C的基片。负电压加到第二NMOS晶体管的栅极。局部解码器400C的输出是接地电压。此情况可应用于防止发生在选中组的相邻行上的不希望的擦除。参考图4D，其中未选中一个组和一个行，则那些行未被擦除。负电压加到晶体管402D和404D的栅极，而接地电压加到晶体管402D的漏极，和局部解码器400D的晶体管404D的源极。负电压加到NMOS晶体管D404和406D的基片，而接地电压加到PMOS晶体管402D的基片。负电压加到第二NMOS晶体管406D的栅极。局部解码器400D的输出被接到接地电压。
对于图2示出的结构，有可能使字线处在正电压而段中所有其他行处在负电压。此结构允许在没有任何额外电路情况作擦除验证。图5示出为提供正确的擦除验证电压到段的行而应用到局部解码器的条件。
参考图5A，其中指令是Aerase verify@，则施加到局部解码器的电压组包括：一旦行被选择且一组被选择，则负电压加到栅极和源极，而正电压加到局部解码器500A的漏极。负电压加到NMOS晶体管504A和506A的基片，而正电压加到PMOS晶体管502匠基片。负电压加到第二NMOS晶体管506A。与选择的行关联的局部解码器500A的输出是正电压。正电压表明，对该行正进行擦除验证操作。当在特定组中的特定行被选中用于擦除验证时可应用此情况。
参考图5B，其中选中一行而未选中一组。正电压加到栅极和漏极，而负电压加到局部解码器500B的源极。负电压加到NMOS晶体管504B和506B的基片，而正电压加到PMOS晶体管502B的基片。负电压加到第二NMOS晶体管506B的栅极。与选中的行关联的局部解码器500B的输出是负电压，它表明在该行不发生擦除验证。
参考图5C，其中选中一组而未选择一行，则该行未选中用于擦除验证。负电压加到栅极和源极，解码器500C的漏极保持浮空。负电压加到NMOS晶体管504C和506C的基片，而正电压加到PMOS晶体管502C的基片。正电压加到第二NMOS晶体管506C的栅极，使得局部解码器500C的输出为负电压。
参考图5D，其中一组和一行未被选择。则那些行未选择用于擦除验证。正电压加到栅极，负电压加到源极，而保持局部解码器500D的漏极浮空。负电压加到NMOS晶体管504D和506D的基片而正电压加到PMOS晶体管502D。正电压加到第二NMOS晶体管的栅极，使得局部解码器的输出是负电压。
如上图3A-3D到5A-5D所示，PMOS和NMOS行解码器的栅极和局部解码器的源极能以选定的方式偏置。在读/编程情况，局部解码器的源极总是零。因此，由于本发明中共用和局部解码器之间的安排读访问时间不会遭受损失。此外，上四种情况允许闪存完成负面、块、和段的擦除。
参考图6A，源极选择器600A是在图2示出的终端源极k处耦合到局部解码器的每个源极的局部电路，用以提供正确的局部源极电压。源极电压的可选择性是上述参考图4描述的页面擦除的重要特征，因为它允许擦除特定行。每个源极选择器600包括并联地与PMOS晶体管604耦合的NMOS晶体管602。漏极耦合在一起，并耦合到如图2中所述的局部解码器的源极k终端。NMOS晶体管602的栅极和PMOS晶体管604的栅极每一个耦合到GLOB_SRC_SELK终端，如上图8A所述。NMOS晶体管的基片耦合到源极和到局部负电压(LOCAL NEG)。PMOS晶体管604的源极接地，而其基片耦合到WS_WELL(正的或接地电压)。
图6A是一例，其中GLOB_SRC_SELK中正电压，使得源极k是负电压，因为PMOS晶体管604A断开且NMOS晶体管602A是ON，将局部负电压连到源极k。另一方面，图6B例示了相反的情况，其中共用GLOB_SRC_SELK是负，使得晶体管604B断开而PMOS晶体管604B是ON，将源极k接地。GLOB_SRC_SELK只需要在正和负电压之间切换，以选择特定行，并保持(K-1)个未选中的行免受不希望的活动(图4C-4D)。为控制局部解码器，共用源极选择器(GLOB_SRC_SELK)必须正偏置或负偏置。在设备中能对所有段一次生成GLOB_SRC_SELK，从而共用地节省面积。
参考图7，在每段中段开关700是局部电路的一部分并耦合到局部源极选择器，用于将局部负电压(LOCAL NEG)连接到每一段中的负弃电泵(NEG_VOLT)。段开关700包括耦合到两个NMOS晶体管706和708的提升器702。NMOS晶体管706的漏极耦合到局部开关的LOCAL NEG，且源极接地，而栅极耦合到提升器702的第一输出A。提升器702的另外输出B耦合到晶体管708的栅极。晶体管的大部分耦合到源极并到选中段的负充电泵EG-VOLT。晶体管的漏极耦合到LOCAL NEG。提升器702具有两个输入终端：第一输入终端是段选择器(SECTOR_SELECT)，而第二输入终端是操作信号。提升器700在正和负电压之间切换。若SECTOR_SELECT和OPERATION_SIGNAL量高，则第一输出是负是压而第二输出是正电压。在所有其他情况，输出A是正电压而输出B是负电压(NEG_VOLT)。当选择一段或SECTOR_SELECT为高且OPERATION_SIGNAL为高，则第一输出A为负且第二输出B为正电压，使得所选择段的局部负电压耦合到该段中的负充电泵。当OPERATION_SIGNAL和/或SECTOR_SELECT切换到接地电压，则第一输出A为正且第二输出B为负，从而将LOCAL_NEG节点连到接地电压。结果没有为图6的源极选择器提供局部的负电压，且为了擦除局部解码器在其源极处需要负电压，局部解码器不能擦除内容。
参考图8A，示出使用局部和共用解码方案的闪存800A的体系结构。共用解码器802耦合每个段804，并将四组信号送到存储器阵列800A的每一段。局部解码器和关联的局部电路位于每一段中。第一个是GLOB_SERC_SELK或共用行选择器806。如前讨论，GLOB_SERC_SELK耦合到图6A中示出的源极选择器600的栅极。如上提及，GLOB_SERC_SELK或者是正或者是负电压，以提供局部的负的或接地电压到局部解码器的源极。耦合到信号WS-PDJ的组的第二终端控制在每个段上局部解码器的漏极上信号的生成。局部电路稍后作详细讨论。耦合到信号WSN_PDK的组的第三终端控制在局部解码器的第二NMOS晶体管的栅极上的信号的生成。耦合到信号SG_PDJ的组的第四终端控制在局部解码器的栅极上的信号的生成。共用解码器802将Aread@、Aerase@、或Aerase verify@电压送到局部电路，并根据选择的指令通知局部电路，选择哪一行并隔离哪些行。
参考图8B，共用开关800B发出普通的共用信号。这些共用信号控制产生源极k、SGJ、WSK、和WSNK信号的局部电路。共用开关包括带着两个输入终端行选择和操作信号的提升器814。提升器814的输出耦合到第一反相器816的输入。第一反相器816的输出耦合到第二反相器822的输入。两个反相器被拉高到正电压并拉低到负电压。第二反相器822的输出耦合到GLOB_SERC_SELK、SG_PDJ、WS_PD、WSN_PD，如图8A所示。提升器814在拉高正电压和拉低负电压之间切换。若行选择和操作信号高，则输出被拉到负电压。在所有其他情况，输出是正电压。GLOB_SERC_SELK被耦合到图6中所示的源极选择器的NMOS沟道晶体管的栅极，并必须是正或负，以控制驱动器源极的值。对所有段能一次生成GLOB_SERC_SELK的值以减少模制区大小。在共用开关800B和局部电路之间的SG_PDJ、WS_PDK、和WSN_PDK的连接和功能在下面讨论。
参考图9A，驱动器切换电路900A包括耦合到CMOS反相器904A的提升器电路902A。提升器电路902A在正和接地电压之间驱动，并具有三个输入终端：SG_SELj、段选择(SECTOR select)和操作信号。提升器902A在正电压和接地电压之间切换。若所有SG_SELj、段选择、和操作信号为高，则提升器902A的输出为正电压。在所有其他情况，输出是接地电压。切换电路900有在正电压和零电压之间切换，因而不能用于页面擦除指令。因而，驱动器切换电路如图9B所示那样修改，以包括负电压。参考图9B，驱动器切换电路900A能通过添加一NMOS晶体管910B到NMOS晶体管908B的源极而得以改善。NMOS晶体管的源极连接到负和零电压，使得输出SGJ可以是负、零、或正电压。添加的NMOS晶体管910B的栅极连接到共用驱动器中共用开关的输出SG_PDJ。
参考图10，字线选择驱动器1000包括第一驱动器切换电路1000A和第二驱动器切换电路1000B。第一驱动器切换电路1000A和第二驱动器切换电路1000B类似于上述图9中的电路，且它们通过反相器连接。第一驱动器切换电路1000A包括耦合到上面图9B描述的CMOS反相器1008的提升器电路1002。但第二NMOS晶体管的源极电接地。第二NMOS晶体管的栅极连结到共用信号WS_PD。第二驱动器切换电路1000B包括耦合到第二CMOS反相器1016的第二提升器电路1006。第二CMOS反相器1016的第二提升器电路1006。第二NMOS晶体管的栅极耦合到共用信号WSN_PD。第一提升器电路1002和第二提升器电路1006的每个具有三个输入终端，即段选择、操作信号、和WS_SELK。两个提升器电路在正电压及接地电压之间驱动。第一和第二提升器的WS_SELK的补。第一切换电路1000A的输出耦合到WSK终端，而第二切换电路1000B的输出耦合到WSNK终端。
在图11中，如图10中所用的提升器电路1100包括4个晶体管。当输出C高而输入B低时，输出OUT被拉低到接地电压，因为NMOS晶体管1108是ON。若输入B高而输入C低时，输出OUT拉高到正电压且输出OUT_N拉低到接地电压。
参考图12，表1200总线了对在图3、图4和图5中详细讨论的共用解码器和局部解码器的功能终端的所有偏置状态。在表1200中总结的页面擦除及验证的状态和上面讨论的局部解码器、局部电路和共用解码器的安排使存储阵列能实现页面擦除和擦除验证而不必附加的电路。因此，按照本发明的存储器阵列节省了由存储器单元使用的面积。此外，该安排使共用解码器能为阅读指令提供不改变的电压。因此，读的时间不受影响。

Claims (12)

1.一种闪存阵列装置，其特征在于，包括：
排成行和列并进一步分割成多个段的存储器阵列，其中每段包括多个组，而每个组又包括多个行；
多个局部解码器，每个耦合到存储器阵列的每行，用于传送对应于特定指令的电压，其中每个局部行解码器还包括至少一个用于将负电压送到存储器阵列的行的NMOS晶体管，和一个用于将正电压送到存储器阵列的行的PMOS晶体管；
耦合到多个局部解码器的局部电路，用于将所述电压送到那里，所述局部电路包括多个晶体管；和
耦合到局部电路的共用解码器，用于将特定电压送到那里，其中所述共用解码器经配置以控制所述局部电路中的所述多个晶体管并仅在页面擦除操作中切换所述多个晶体管。
2.如权利要求1所述的闪存阵列装置，其特征在于，每个存储器单元是浮栅晶体管，它具有控制栅极，漏极和源极，在所述行的所述浮栅晶体管的所述控制栅极互相耦合，以形成耦合到多个局部解码器的字线，且所述源极互相耦合，而所述浮栅晶体管的漏极互相耦合以形成位线。
3.如权利要求1所述的闪存阵列装置，其特征在于，所述局部电路还包括：
多个源极选择器，其中每个源极选择器耦合到所述多个局部行解码器和所述共用行解码器，用于将负电压提供给所述多个局部行解码器；
耦合在所述共用解码器和所述多个局部行解码器之间的多个驱动器切换电路，用于提供电压(SGj)给所述多个局部解码器；和
耦合在所述共用解码器和所述多个局部行解码器之间的多个字线选择(WS)驱动器，用于为所述多个局部行解码器提供一套电压。
4.如权利要求3所述的闪存阵列装置，其特征在于，所述多个局部解码器各包括串联到第一NMOS晶体管的PMOS晶体管，和并联到所述第一NMOS晶体管耦合的第二NMOS晶体管；所述PMOS晶体管的栅极耦合到所述第一NMOS晶体管的栅极，所述PMOS晶体管的源极耦合到所述第一和第二NMOS晶体管的漏极，并耦合到与所述存储器阵列的对应行耦合的行线；所述第一和第二NMOS晶体管的源极互相耦合，并耦合到所述多个源极选择器。
5.如权利要求3所述的闪存阵列装置，其特征在于，所述各源极选择器还包括与NMOS晶体管并联的PMOS晶体管；所述PMOS和NMOS晶体管的漏极互相耦合并与所述局部解码器耦合，所述NMOS晶体管的源极耦合到局部负电压源，所述PMOS晶体管的源极耦合到电气接地，所述PMOS和所述NMOS晶体管的栅极耦合到共用解码器的共用源极选择终端。
6.如权利要求3所述的闪存阵列装置，其特征在于，所述各驱动器切换电路还包括耦合到第一CMOS缓存器的第一提升器电路，其中驱动所述提升器电路在正电压和接地电压之间。
7.如权利要求6所述的闪存阵列装置，其特征在于，所述CMOS缓存器是反相器，它还包括：与第一NMOS晶体管串联的PMOS晶体管和第二NMOS晶体管，所述PMOS晶体管的漏极耦合到正电压，其栅极耦合到所述第一NMOS晶体管的栅极，所述PMOS晶体管的源极耦合到所述第一NMOS晶体管的漏极，而所述第一NMOS晶体管的基片耦合到所述第二NMOS晶体管的基片和源极，所述第一NMOS晶体管的源极耦合到所述第二NMOS晶体管的漏极，且所述第二NMOS晶体管的栅极耦合到所述共用解码器的一组选择终端。
8.如权利要求3所述的闪存阵列装置，其特征在于，所述各字线选择驱动器还包括第一驱动器切换电路和第二驱动器切换电路，其中：
所述第一驱动器切换电路包括耦合到第二CMOS反相器的第二提升器电路，其中所述第二提升器电路在正电压和接地电压之间被驱动。
所述第二驱动器切换电路包括耦合到第三CMOS反相器的第三提升器电路，其中所述第三提升器电路在正电压和接地电压之间被驱动。
具有一输入终端和一输出终端的反相器，其中所述输入终端耦合到所述第二提升器电路而所述输出终端耦合到所述第三提升器电路。
9.如权利要求8所述的闪存阵列装置，其特征在于，所述第二和第三CMOS反相器的每一个还包括：与第一NMOS晶体管串联的PMOS晶体管和第二NMOS晶体管，所述PMOS晶体管的漏极耦合到正电压，栅极耦合到所述第一NMOS晶体管的栅极，所述PMOS晶体管的源极耦合到所述第一NMOS晶体管的漏极，且所述NMOS晶体管的基片耦合到所述第二NMOS晶体管的基片和源极，所述第一NMOS晶体管的源极耦合到所述第二NMOS晶体管的漏极，而所述第二NMOS晶体管的栅极耦合到所述共用解码器，并且所述第二CMOS反相器耦合到所述共用解码器的字线选择终端，所述第三CMOS反相器耦合到所述共用解码器的段选择终端。
10.如权利要求1所述的闪存阵列装置，其特征在于，所述共用解码器还包括多个共用开关；每个共用开关包括与在正电压和负电压之间被驱动的缓存器电路相耦合的提升器电路。
11.如权利要求10所述的闪存阵列装置，其特征在于所述缓存器电路包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管；所述第一PMOS晶体管的栅极耦合到所述第一NMOS晶体管的栅极和所述提升器电路的输出终端；所述第一PMOS晶体管的源极耦合到所述第一NMOS晶体管的漏极；所述第二PMOS晶体管的栅极耦合到所述第二NMOS晶体管的栅极和所述第一PMOS晶体管的源极；所述第二PMOS晶体管的漏极耦合到所述第一PMOS晶体管的漏极和正电压；所述第二PMOS晶体管的源极耦合到所述第二NMOS晶体管的漏极，以形成所述共用解码器一个终端；且所述第一NMOS晶体源极耦合到所述第二NMOS晶体管的源极和负电压。
12.如权利要求1所述的闪存阵列装置，其特征在于，所述共用解码器经配置以仅在读操作中不切换所述多个晶体管。
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