CN112053721A - 非易失性存储器装置的操作方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器装置的操作方法，适用于非易失性存储器装置。非易失性存储器装置包含列译码器和存储器阵列。非易失性存储器装置的操作方法包含以下流程：利用列译码器传输多个字信号至存储器阵列；依据总线，利用列译码器将多个字信号中的被选择字信号自预设电压电平切换至编程电压电平；利用列译码器将多个字信号中的至少一辅助字信号自预设电压电平切换至第一通过电压电平；当被选择字信号维持于编程电压电平时，利用列译码器将至少一辅助字信号自第一通过电压电平切换至第二通过电压电平，其中第二通过电压电平高于第一通过电压电平。

Description

非易失性存储器装置的操作方法
技术领域
本发明有关一种非易失性存储器装置的操作方法，尤指一种3D快闪存储器装置的操作方法。
背景技术
在2D快闪存储器的工艺已逐渐接近微型化的极限的情况下，为了更有效率地增加快闪存储器的单位面积容量，3D快闪存储器逐渐受到业界重视。快闪存储器包含NAND型和NOR型，其中NAND型快闪存储器又因其高编程与擦除速度而被广泛应用。在3D NAND型快闪存储器中，多条字线以紧密的间距平行排列，且每一条字线用于控制数千个存储单元，使得每一条字线具有相当大的传输阻抗。因此，传统的3D NAND型快闪存储器的驱动方法需要相当长的编程时间，以确保目标字线被完整充电至编程电压。然而，较长的编程时间将使得3DNAND型快闪存储器受到更严重的编程干扰。
有鉴于此，如何提供一个能快速抬升字线的电压电平的非易失性存储器装置与相关的操作方法，实为业界有待解决的问题。
发明内容
本发明文件提供一种非易失性存储器装置的操作方法，适用于非易失性存储器装置。非易失性存储器装置包含列译码器和存储器阵列。非易失性存储器装置的操作方法包含以下流程：利用列译码器传输多个字信号至存储器阵列；依据总线，利用列译码器将多个字信号中的被选择字信号自预设电压电平切换至编程电压电平；利用列译码器将多个字信号中的至少一辅助字信号自预设电压电平切换至第一通过电压电平；当被选择字信号维持于编程电压电平时，利用列译码器将至少一辅助字信号自第一通过电压电平切换至第二通过电压电平，其中第二通过电压电平高于第一通过电压电平。
上述非易失性存储器装置的操作方法能提升编程效率并减轻编程干扰。
附图说明
图1为依据本发明文件一实施例的非易失性存储器装置简化后的功能方块图。
图2为依据本发明文件一实施例的二维存储器阵列简化后的示意图。
图3是沿图2中剖线AA’的剖面示意图。
图4为依据本发明文件一实施例的立体存储器阵列简化后的示意图。
图5是沿图4中剖线BB’的剖面示意图。
图6为依据本发明文件另一实施例的非易失性存储器装置简化后的功能方块图。图7为依据本发明文件一实施例的非易失性存储器装置的操作方法简化后的流程图。
图8为依据本发明文件一实施例的字线信号的波形示意图。
图9为依据本发明文件另一实施例的字线信号的波形示意图。
图10为依据本发明文件又一实施例的字线信号的波形示意图。
图11绘示了当第一通过电压电平与第二通过电压电平具有不同差值时被选择字线的电压波形示意图。
图12绘示了当预设时间具有不同长度时被选择字线的电压波形示意图。
图13为依据本发明文件一实施例的立体存储器阵列的阈值电压分布示意图。
【附图标记说明】
100：非易失性存储器装置 101～104：电容元件
110：列译码器 120：字线驱动器
1221～122N：开关 130：存储器阵列
1401～～140N：字线 Sw1～SwN：字信号
Vpp1～VppN：开关信号 200：二维存储器阵列
2101～～210N：字线 220～250：位线
AA’、BB’：剖线 310、510：半导体层
320、520：第一氧化硅层 330、530：氮化硅层
340、540：第二氧化硅层 3501～3504：区域
3601～3607：区域 400：圆柱体
4101～～410N：字线 4121～～412N：第一延伸部
4141～～414N：第二延伸部 420～450：位线
460：柱状体 5501～～5504：区域
5601～5607：区域 5701～5707：区域
600：非易失性存储器装置 AX：轴线610：立体存储器阵列
620：列译码器 630：行译码器
632：位线 640：字线驱动器
650：总线 660：感测放大器和数据输入结构
662：总线 664：数据输入线
666：数据输出线 670：其他电路
680：偏压配置状态机 690：电压供应器
GSL：接地选择线 GSL1：第一接地选择线
GSL2：第二接地选择线 SSL：字串选择线
SSL1：第一字串选择线 SSL2：第二字串选择线
700：非易失性存储器装置的操作方法
S702～S708：流程 Vps1：第一通过电压电平
Vps2：第二通过电压电平 Vpg：编程电压电平
PT：预设时间 1110～1140：曲线
1210～1240：曲线 1310～1320：曲线
具体实施方式
以下将配合相关图式来说明本发明文件的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图1为依据本发明文件一实施例的非易失性存储器装置100简化后的功能方块图。非易失性存储器装置100包含列译码器(row decoder)110、字线驱动器120、以及存储器阵列130，且存储器阵列130包含多个字线1401～140N。列译码器110用于对应地提供字信号Sw1～SwN至字线1401～140N，以对存储器阵列130进行读取、擦除、编程、擦除验证、或是编程验证操作，且存储器阵列130可以是二维存储器阵列或立体存储器阵列。字线驱动器120包含多个开关1221～122N。开关1221～122N对应地耦接于字线1401～140N与列译码器110之间，且对应地依据开关信号Vpp1～VppN进行切换运作。实作上，开关1221～122N可以用任何合适种类的N或P型电晶体来实现，例如金氧半场效电晶体。为便于说明，存储器阵列130的位线、字串选择线、以及接地选择线等等未绘示于图1中。
如图1所示，字线1401～140N之间存在寄生电容元件，例如电容元件101～104分别耦接于字线1401和字线1402、字线140M-1和字线140M、字线140M和字线140M+1、以及字线140N-1和字线140N之间。当列译码器110对字线1401～140N中对应的一或多者施加操作电压时，字线1401～140N上的寄生电容元件会导致字信号Sw1～SwN-面临传输延迟或信号失真。请注意，电容元件101～104仅用于说明字线1401～140N上的传输延迟，并非存储器阵列130中实际的电容元件。
图2为依据本发明文件一实施例的二维存储器阵列200简化后的示意图。二维存储器阵列200可用于实现图1的存储器阵列130，且包含字串选择线SSL、接地选择线GSL、多个字线2101～210N、以及多个位线220～250，其中字线2101～210N可用于实现图1的字线1401～140N。字线2101～210N的每一者包含多个串联的存储单元，这些存储单元位于字线2101～210N与位线220～250的交叉点，且字线2101～210N与位线220～250的重叠部分定义了这些存储单元的控制栅极。为使图面简洁，图2仅绘示了四条位线，但本发明文件并不以此为限。图2的二维存储器阵列200可以包含非常多的位线，以达成高储存密度的目标。
图3是沿图2中剖线AA’简化后的剖面示意图。位线220(或者位线230～250的任一者)包含半导体层310，还包含至少由第一氧化硅层320、氮化硅层330、以及第二氧化硅层340所构成的多层状介电电荷捕捉结构(multilayer dielectric charge trappingstructure)。字线2101～210N之间会形成寄生电容元件，例如区域3501～3504分别对应于图1的电容元件101～104的可能生成位置。另外，字线2101～210N和半导体层310之间也会形成通过半导体层310互相并联的多个寄生电容元件，例如区域3601～3607对应于这些互相并联的寄生电容元件的可能生成位置。
图4为依据本发明文件一实施例的立体存储器阵列400简化后的示意图。立体存储器阵列400可以用于实现图1的存储器阵列130，且包含第一字串选择线SSLl、第二字串选择线字串选择线SSL2、第一接地选择线GSL1、第二接地选择线GSL2、多个字线4101～410N、多个位线420～450、以及多个圆柱体460。字线4101～410N可用于实现图1的字线1401～140N，且字线4101～410N的每一者包含多个互相电性耦接且平行的延伸部。例如，字线4101包含第一延伸部4121和第二延伸部4141；字线4102包含第一延伸部4122和第二延伸部4142；字线410N包含第一延伸部412N和第二延伸部414N，其余依此类推。每一个圆柱体460会穿过第一延伸部4121～412N，或是穿过第二延伸部4141～414N，且包含多个存储单元。这些存储单元位于圆柱体460与第一延伸部4121～412N-以及第二延伸部4141～414N的交叉点，且字线4101～410N与圆柱体460的重叠部分定义了这些存储单元的控制栅极。位线420～450的每一者对应耦接于一行圆柱体460。为使图面简洁，图4仅绘示了四个位线与两个延伸部，但本发明文件并不以此为限。图4的立体存储器阵列400可以包含非常多的位线，且字线4101～410N的每一者也可以包含非常多的延伸部，以达成高储存密度的目标，其中字串选择线的数量会对应于字线4101～410N的每一者的延伸部数量。另外，轴线AX代表圆柱体460的轴对称。
图5是沿图4中剖线BB’简化后的剖面示意图。圆柱体460包含半导体层510，并包含至少由第一氧化硅层520、氮化硅层530、以及第二氧化硅层540所构成的多层状介电电荷捕捉结构。半导体层510、第一氧化硅层520、氮化硅层530、以及第二氧化硅层540相对于轴线AX呈现轴对称。第一氧化硅层520、氮化硅层530、以及第二氧化硅层540包覆着圆柱状的半导体层510。字线4101～410N之间会形成寄生电容元件。例如，字线之间的区域5501～5504分别对应于图1的电容元件101～104的可能生成位置。另外，字线4101～410N和半导体层510之间也会形成通过半导体层510互相并联的多个寄生电容元件，例如区域5601～5607与区域5701～5707对应于这些互相并联的寄生电容元件的可能生成位置。换言之，立体存储器阵列400由于其复杂的结构，字线4101～410N上可能会有数量非常多的寄生电容元件，进而可能降低立体存储器阵列400的编程速度。
图6为依据本发明文件一实施例的非易失性存储器装置600简化后的功能方块图。非易失性存储器装置600包含存储器阵列610、列译码器620、行译码器(column decoder)630、字线驱动器640、与总线650。存储器阵列610可以由图1的存储器阵列130、图2的二维存储器阵列200、或是图4的立体存储器阵列400来实现。列译码器620可以由图1的列译码器110来实现。字线驱动器640可以由图1的字线驱动器120来实现。列译码器620通过字线驱动器640耦接于存储器阵列610中的多个字线。行译码器630通过多条位线632与存储器阵列610耦接。列译码器620与行译码器630通过总线650接收总线，并用于依据总线编程存储器阵列610，或是自存储器阵列610读取数据。
非易失性存储器装置600另包含感测放大器和数据输入结构(sense amplifiersand data-in structures)660，感测放大器和数据输入结构660通过总线662与行译码器630耦接。感测放大器和数据输入结构660通过数据输入线664接收来自非易失性存储器装置600的输入/输出端口的数据，或是来自非易失性存储器装置600的内部或外部其他数据来源的数据。来自于感测放大器和数据输入结构660的数据，则会通过数据输出线666提供至非易失性存储器装置600的输入/输出端口，或至非易失性存储器装置600的内部或外部的其他目的总线。
非易失性存储器装置600还包含其他电路670。其他电路670可以用一般用途处理器(general purpose processor)或特定用途应用电路(special purpose applicationcircuit)来实现，抑或使用提供系统单芯片(system-on-a-chip)功能且受到非易失性存储器装置600所支援的整合型模组来实现。
非易失性存储器装置600另包含偏压配置状态机(bias arrangement statemachine)680与电压供应器690。偏压配置状态机680用于控制电压供应器690提供的电压，以产生读取、擦除、编程、擦除验证与编程验证操作所需的电压。实作上，偏压配置状态机680可以用特殊用途逻辑电路(special purpose logic circuitry)、一般用途处理器或是两者的结合来实现。
图7为依据本发明文件一实施例的非易失性存储器装置的操作方法700简化后的流程图。非易失性存储器装置的操作方法700适用于非易失性存储器装置100和600，并包含流程S702～S708。非易失性存储器装置的操作方法700可使非易失性存储器装置100或600的编程速度免疫于字线上的寄生电容元件的影响。为便于理解，以下将以图1和图7来进一步说明。
在流程S702中，列译码器110对应地传输字信号Sw1～SwN至存储器阵列130的字线1401～140N。接着，列译码器110执行流程S704，以依据接收到的总线对耦接于字线1401～140N的其中一个的某一存储单元进行编程。
在流程S704中，列译码器110会依据接收到的总线选择字线1401～140N的其中一个作为被选择字线，并将被选择字线所对应的字信号作为被选择字信号。接着，列译码器110将被选择字信号的电压电平自预设电压电平(例如，0V)切换至编程电压电平Vpg(例如，20V)。举例来说，如图8所示，列译码器120将字线140M作为被选择字线，并将字信号SwM作为被选择字信号，其中M为大于或等于2的正整数。因此，字信号SwM的电压电平会自0V切换至20V，以使非易失性存储器装置100对字线140M所耦接的某一存储单元进行编程。
接着，在流程S706中，列译码器110会自字信号Sw1～SwN中选择至少一者作为辅助字信号，并将辅助字信号的电压电平自预设电压电平(例如，0V)切换至第一通过电压电平Vps1(例如，5V)。举例来说，如图8所示，列译码器110选择字信号SwM-1与SwM+1作为辅助字信号，并将字信号SwM-1与SwM+1的电压电平自0V切换至5V。
换言之，列译码器110会将相邻于被选择字线(例如，字线140M)的两条字线(例如，字线140M-1和140M+1)设置为辅助字线来传送辅助字信号。然而，本发明文件并不以此为限，列译码器110亦可只将相邻于被选择字线的两条字线的其中一个设置为辅助字线。
由于被选择字线与辅助字线在流程S706中具有较大的电压差异，被选择字线能够快速地对被选择字线上的寄生元件(例如，图1的电容元件102～103)进行充电。如此一来，被选择字线的电压电平便能较快达到预定的编程电压电平Vpg。
在流程S708中，当被选择字信号维持于编程电压电平Vpg时，列译码器110将辅助字信号自第一通过电压电平Vps1切换至第二通过电压电平Vps2(例如，10V)。举例来说，请参照图8，当字信号SwM维持于20V时，字信号SwM-1与SwM+1会由5V切换至10V。值得注意的是，辅助字信号会先于预设时间PT中维持于第一通过电压电平Vps1，然后才切换至第二通过电压电平Vps2。在本实施例中，预设时间PT至少为2微秒(μs)。在某一实施例中，预设时间PT至少为5微秒。
当辅助字信号自第一通过电压电平Vps1切换至第二通过电压电平Vps2时，辅助字信号的电压变化会通过寄生电容元件传递至被选择字线，以使被选择字线的电压电平快速上升。例如，字信号SwM-1和SwM+1的电压变化会通过电容元件102～103传递至字线140M。由于电容元件102～103已于流程S706中获得足够电荷，字线140M的电压电平会在流程S708中通过电容耦合效应快速上升。
值得注意的是，于流程S702～S708中，当被选择字信号维持于编程电压电平Vpg时，字信号Sw1～SwN中不同于被选择字信号与辅助字信号的其他字信号，会被列译码器110由预设电压电平(例如，0V)切换至第二通过电压电平Vps2(例如，10V)，并维持于第二通过电压电平Vps2直到编程操作结束。例如，如图8所示，当字信号SwM维持于20V时，字信号SwM-1、SwM和SwM+1以外的字信号会由0V切换至10V，并维持于10V直到编程操作结束。
在某一实施例中，列译码器110除了将与被选择字线相邻的两条字线作为辅助字线，还将不特定数量的其他字线作为辅助字线来传送辅助字信号。字线1401～140N与半导体层(例如，图3的半导体层310和图5的半导体层510)之间也存在寄生元件。因此，在此实施例的流程S708中，即使某些辅助字线与被选择字线距离较远，该某些辅助字线的辅助字信号的电压变化，仍会通过半导体层传递至被选择字线，进而抬升被选择字线的电压电平。
在另一实施例中，列译码器110将不同于被选择字线的其他所有字线作为辅助字线来传送辅助字信号。亦即，于流程S706中，不同于被选择字线的其他所有字线会被用于传送具有第一通过电压电平Vps1的辅助字信号。接着，在流程S708中，其他所有字线的辅助字信号，会由第一通过电压电平Vpsl被切换至第二通过电压电平Vps2。例如，如图9所示，在字线140M作为被选择字线的情况下，字信号SwM以外的其他所有字信号皆是辅助字信号。因此，字信号SwM以外的其他所有字信号，会于流程S708中由第一通过电压电平Vps1切换至第二通过电压电平Vps2。
在又一实施例中，列译码器110将不相邻于被选择字线的字线作为辅助字线来传送辅助字信号。例如，如图10所示，在字线140M作为被选择字线的情况下，字线140M-1和140M+1不是辅助字线，且列译码器110选择字线140M-1、140M和140M+1以外的其他字线作为辅助字线来传送辅助字信号。因此，于流程S702～S708中，当字信号SwM维持于编程电压电平Vpg时，字信号SwM-1和SwM+1会维持于第二通过电压电平Vps2直到编程操作结束，而字信号SwM-1、SwM和SwM+1以外的其他字信号则会于流程S708中由第一通过电压电平Vpsl切换至第二通过电压电平Vps2。
图11绘示了当第一通过电压电平Vps1与第二通过电压电平Vps2具有不同差值时被选择字线的电压波形示意图。曲线1110代表被选择字信号理想的电压波形。曲线1120代表第一通过电压电平Vpsl与第二通过电压电平Vps2相差0V时，被选择字线上所测得的被选择字信号的电压波型。曲线1130代表第一通过电压电平Vpsl与第二通过电压电平Vps2相差2.8V时，被选择字线上所测得的被选择字信号的电压波型。曲线1140代表第一通过电压电平Vps1与第二通过电压电平Vps2相差5.8V时，被选择字线上所测得的被选择字信号的电压波型。如图11所示，当辅助字信号由第一通过电压电平Vps1切换至第二通过电压电平Vps2时，被选择字信号会因电容耦合效应而产生突波。突波的峰值正相关于第一通过电压电平Vps1与第二通过电压电平Vps2的差值。因此，被选择字线的编程能力会正相关于第一通过电压电平Vps1与第二通过电压电平Vps2的差值。
图12绘示了当预设时间PT具有不同长度时被选择字线的电压波形示意图。曲线1210代表被选择字信号理想的电压波形。曲线1220代表预设时间PT为0微秒时，被选择字线上所测得的被选择字信号的电压波型。曲线1230代表预设时间PT为2微秒时，被选择字线上所测得的被选择字信号的电压波型。曲线1240代表预设时间PT为5微秒时，被选择字线上所测得的被选择字信号的电压波型。如图12所示，当辅助字信号由第一通过电压电平Vps1切换至第二通过电压电平Vps2时，突波的峰值会正相关于预设时间PT的长度。因此，被选择字线的编程能力会正相关于预设时间PT的长度。
图13为依据本发明文件一实施例的存储器阵列的阈值电压分布示意图。曲线1310代表存储器阵列130使用传统方法编程时，所测得的阈值电压分布情形。曲线1320代表存储器阵列130使用非易失性存储器装置的操作方法700编程时，所测得的阈值电压分布情形。如图13所示，非易失性存储器装置的操作方法700能减轻存储器阵列受到的编程干扰。
综上所述，由于非易失性存储器装置的操作方法700能提升被选择字线的编程能力，所以无需加大字信号Sw1～SwN的电压范围以克服寄生电容元件带来的传输延迟，也无需对应加大开关信号Vpp1～VppN的电压范围以确保大电压范围的字信号Sw1～SwN能完整通过。因此，非易失性存储器装置的操作方法700能降低非易失性存储器装置100和600的设计复杂度。
前述图7中的流程执行顺序，只是示范性的实施例，而非局限本发明的实际实施方式。例如，流程S704可和流程S706同时进行。
在说明书及申请专利范围中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异来作为区分的基准。在说明书及权利要求所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上仅为本发明文件的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明文件的涵盖范围。

Claims (10)

1.一种非易失性存储器装置的操作方法，适用于一非易失性存储器装置，其中该非易失性存储器装置包含一列译码器和一存储器阵列，且该非易失性存储器装置的操作方法包含：
利用该列译码器传输多个字信号至该存储器阵列的多个字线；
依据一总线，利用该列译码器将该多个字信号中的一被选择字信号自一预设电压电平切换至一编程电压电平，其中该被选择字信号通过该多个字线中的一被选择字线传输，以对该被选择字线所耦接的一存储单元进行编程；
利用该列译码器将该多个字信号中的至少一辅助字信号自该预设电压电平切换至一第一通过电压电平，其中该至少一辅助字信号通过该多个字线中不同于该被选择字线的至少一辅助字线传输；以及
当该被选择字信号维持于该编程电压电平时，利用该列译码器将该至少一辅助字信号自该第一通过电压电平切换至一第二通过电压电平，其中该第二通过电压电平高于该第一通过电压电平。
2.如权利要求1所述的非易失性存储器装置的操作方法，其中，当该被选择字信号维持于该编程电压电平时，该多个字信号中不同于该被选择字信号与该至少一辅助字信号的其他字信号维持于该第二通过电压电平。
3.如权利要求1所述的非易失性存储器装置的操作方法，其中，当该至少一辅助字信号自该第一通过电压电平切换至该第二通过电压电平时，该被选择字信号产生一突波。
4.如权利要求1所述的非易失性存储器装置的操作方法，其中，该被选择字线为该多个字线中第M条字线，M为大于或等于2的正整数，
其中，该至少一辅助字信号包含一第一辅助字信号与一第二辅助字信号，该第一辅助字信号与该第二辅助字信号分别通过该多个字线中一第M-1条字线与一第M+1条字线传输。
5.如权利要求1所述的非易失性存储器装置的操作方法，其中，该至少一辅助字线包含该多条字线中不同于该被选择字线的其他所有字线。
6.如权利要求1所述的非易失性存储器装置的操作方法，其中，该至少一辅助字线与该被选择字线不相邻。
7.如权利要求1所述的非易失性存储器装置的操作方法，其中，该第一通过电压电平与该第二通过电压电平相差至少2.8V。
8.如权利要求7所述的非易失性存储器装置的操作方法，其中，该第一通过电压电平与该第二通过电压电平相差至少5.8V。
9.如权利要求1所述的非易失性存储器装置的操作方法，其中，该至少一辅助字信号维持于该第一通过电压电平至少2微秒。
10.如权利要求9所述的非易失性存储器装置的操作方法，其中，该至少一辅助字信号维持于该第一通过电压电平至少5微秒。
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