CN1661726A - 半导体存储装置 - Google Patents

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Abstract

本发明提供不发生误写入和存取延迟等的半导体存储装置。数据写入开始时令控制信号CON保持″H″，程序模式信号/PGM为″L″。数据写入电路40Aa、40Ab输出的写入信号BLAa、BLAb根据输入数据DIa、DIb，成为接地电位GND或控制电压MCD。此时，由于从字线驱动电路20和写入控制电路30不输出写入所必要的高电压，因而选择的存储单元11的漏极和源极成为大致接地电位。然后，若令控制信号CON为″H″，则应写入″L″的存储单元11的漏极和栅极被施加高电压。写入对象以外的存储单元11的漏极和源极为接地电位，因而没有放电电流流动，不发生误写入和阈值电压的变化。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，具体地说，涉及可电气写入的非易失性存储器(以下，称为EPROM)的写入控制技术。
背景技术
【专利文献1】特开2000-331486号公报
图2是上述专利文献1所述的传统的EPROM的概略构成图。
图2中，省略了用于生成解码信号的地址解码器和用于读出存储的数据的读出放大器等的电路。该EPROM具有同一构成的多个存储阵列100～10n。例如，存储阵列100具有平行配置的字线WL0～WLn，与这些字线WL0～WLn正交配置的漏极线DL0，DL1，...，以及源极线SL0，SL1，...。字线WL和漏极线DL的各交差处与存储单元11连接。存储单元11由具有与其他电极绝缘的浮置栅极的场效应晶体管构成，控制栅极连接到字线WL，漏极连接到漏极线DL，源极连接到源极线SL。
各漏极线DL0，DL1，...分别经由N沟道MOS晶体管(以下，称为NMOS)120，121，...与写入控制线13连接。偶数序的NMOS120，...由偶数选择信号SE0控制导通/截止，奇数序的NMOS121，...由奇数选择信号SO0控制导通/截止。另外，各源极线SL0，SL1，...经由用存储阵列选择信号SS0控制导通/截止的NMOS140，141，...与位线BL0，BL1，...连接。
而且，该EPROM具备：驱动各字线WL0～WLn的字线驱动电路200～20n；驱动写入控制线13的写入控制电路30；数据写入时驱动位线BL0，BL1，...的数据写入电路40a，40b及延迟电路50。
各字线驱动电路200～20n是同一构成，例如字线驱动电路200是根据从未图示地址解码器施加的解码信号DEC0，生成与字线WL0对应的选择信号并输出。解码信号DEC0为表示″非选择″的电平″L″时，字线驱动电路200向字线WL0输出接地电压GND。另外，解码信号DEC0为表示″选择″的电平″H″时，根据程序模式信号/PGM(其中，「/」表示反相)，写入时向字线WL0输出程序电压VPP(例如，10V)，读出时向字线WL0输出电源电压VCC。
复位信号RST成为″L″而进入写入动作状态时，写入控制电路30输出VCC+2Vtn(其中，Vtn＝约1V：NMOS的阈值电压)的控制电压MCD，该复位RST成为″H″而进入读出动作状态时，写入控制电路30输出接地电压GND的控制电压MCD。
数据写入电路40a、40b是同一构成，根据程序模式信号/PGM指定写入动作时，根据输入数据DIa、DIb的电平″L″、″H″，从结点N40输出接地电压GND，或电源电压VCC的写入信号BLAa、BLAb。另外，根据程序模式信号/PGM指定读出动作时，数据写入电路40a、40b的结点N40构成为高阻抗状态。
例如数据写入电路40a由以下部分构成：被施加输入数据DIa的反相器41；将该反相器41的输出信号和程序模式信号/PGM的逻辑或反相的逻辑或非门(以下称为「NOR」)42；再将NOR42的输出信号和程序模式信号/PGM的逻辑或反相的NOR43；结点N40和接地电位GND之间连接、用NOR43的输出信号控制的NMOS44；电源电压VCC和结点N40之间连接、用NOR42的输出信号控制的NMOS45；以及在结点N40和接地电位GND之间连接、用由延迟电路50延迟的复位信号RST1控制的NMOS46。
从数据写入电路40a、40b输出的写入信号BLAa、BLAb经由用列选择信号Y0、Y1、...选择的晶体管60a、60b等施加到邻接的位线BL0、BL1等。
这样的EPROM的写入动作如下进行。
用字线Wli、偶数选择信号SEj或奇数选择信号SOj、存储阵列选择信号SSj及列选择信号YK选择的存储单元11被写入″L″的场合，通过令输入数据DIa为″L″，该存储单元11的栅极电压Vg成为10V，漏极电压Vd成为VCC+2Vtn(＝6V)，源极电压VS成为0V。从而，通过雪崩热载流子对浮置栅极进行电子注入。相对地，写入″H″的场合，通过令输入数据DIa为″H″，存储单元11的栅极电压Vg成为10V，漏极电压Vd成为VCC+2Vtn(＝6V)，源极电压VS成为VCC-Vtn(＝3V)，不发生雪崩热载流子，不对浮置栅极进行电子注入。
发明内容
上述EPROM中，由列选择信号YK同时选择邻接的位线BLk、BLk+1，对2个存储单元11分别写入输入数据IDa、IDb。例如，图2中，用字线WLn、偶数选择信号SE0、存储阵列选择信号SS0及列选择信号Y0选择的存储单元11a、11d同时分别写入输入数据IDa、IDb。
首先，程序模式信号/PGM为″H″时，数据写入电路40a、40b的结点N40成为高阻抗状态。由于该状态中不存在到接地电位GND的电流通道，因而存储单元11a～11d为″H″的场合，经由这些存储单元11a～11d，漏极线DL0、DL1、DL2、源极线SL0、SL1及位线BL0、BL1上升到控制电压MCD的VCC+2Vtn。
这里，向存储单元11a写入″H″，向存储单元11d写入″L″的场合，程序模式信号/PGM成为″L″，″H″、″L″分别输出到写入信号BLAa、BLAb。从而，位线BL0、BL1分别设定成VCC-Vtn、GND的电平。此时，漏极线DL1、源极线SL0、位线BL0中充电的电荷经由存储单元11b、11c，通过GND电平的位线BL1放电。
由于该放电电流，发生对未选择的存储单元11b、11c的误写入、存储单元的阈值电压Vt上升后存取延迟以及动作电源电压的范围变化的缺点。
本发明的目的是提供不发生误写入和存取延迟等的半导体存储装置。
本发明的半导体存储装置，其特征在于具备：被施加存储单元选择用的选择信号的多根字线；与上述字线交差配置的多根漏极线及源极线；在上述多根字线和上述多根源极线的各交差处配置的多个存储单元，各自由具备与该字线连接的控制栅极、与该源极线连接的源极、与上述漏极线连接的漏极以及浮置栅极的场效应晶体管构成；字线驱动部件，依照比指示写入动作的程序模式信号迟施加的控制信号，根据指定成为数据的写入对象的存储单元的地址信号，生成上述选择信号，驱动上述字线；写入控制部件，被施加上述控制信号时，经由上述漏极线向用上述选择信号选择的存储单元输出数据写入用的高电平的控制电压，未被施加该控制信号时，令该控制电压为低电平并输出；数据写入部件，用上述程序模式信号指示写入动作时，用从上述写入控制部件输出的上述控制电压生成与应写入上述选择的存储单元的数据的逻辑值对应的写入电压，经由上述源极线施加到该选择的存储单元。
本发明中，将定时比指示写入动作的程序模式信号迟的控制信号施加到字线驱动部件和写入控制部件的同时，将该写入控制部件生成的数据写入用的高电平的控制电压施加到数据写入部件。从而，应写入的数据被施加到数据写入部件时，选择的存储单元和未选择的存储单元的漏极和源极的电位都成为大致接地电位。然后，根据控制信号，从字线驱动部件输出数据写入用的高电平的选择信号的同时，从写入控制部件生成数据写入用的高电平的控制电压并施加到数据写入部件。从而，非数据写入对象的存储单元的漏极和源极之间不施加高电压，可消除误写入及存储单元的阈值电压变动的原因。
附图说明
图1是表示本发明的实施例1的EPROM的概略构成图。
图2是传统的EPROM的概略构成图。
图3是实施例1的EPROM的写入动作时的信号波形图。
图4是表示本发明的实施例2的EPROM的概略构成图。
图5是表示本发明的实施例3的数据写入电路40B的电路图。
图6是表示本发明的实施例4的数据写入电路40C的电路图。
图7是实施例4的EPROM的写入动作时的信号波形图。
【符号的说明】
10存储阵列
11存储单元
20字线驱动电路
30A写入控制电路
40A，40B，40C数据写入电路
43～45NMOS
50延迟电路
BL位线
DL漏极线
SL源极线
WL字线
具体实施方式
当用比程序模式信号迟的定时的控制信号启动驱动EPROM的存储阵列中的字线的字线驱动电路的同时，发生写入用的控制电压的写入控制电路也根据该控制信号启动。而且，构成为向根据输入数据输出写入信号的数据写入电路施加由写入控制电路发生的控制电压，该控制电压作为写入信号输出。从而，到实际的写入动作进行之前，可以令各存储单元的漏极和源极的电位为大致接地电位，写入动作时放电电流不会流向写入对象以外的存储单元。
本发明的上述以及其他目的和新特征通过参照添附图面阅读以下的优选实施例的说明可变得更加清楚。但是，图面仅仅是用于解释而不是限定本发明的范围。
【实施例1】
图1是表示本发明的实施例1的EPROM的概略构成图，省略了用于生成解码信号的地址解码器、用于读出存储数据的读出放大器、数据总线之间双向进行数据输入输出的输入输出缓冲器等的电路。该图1中，与图2中的要素相同的要素附上相同的符号。
该EPROM具备同一构成的多个存储阵列100，101，...10n。例如，存储阵列100具备平行配置的字线WL0，WL1，...，WLn和与这些字线WL0～WLn正交配置的漏极线DL0，DL1，...，以及源极线SL0，SL1，...。在字线WL和漏极线DL的各交差处连接存储单元11。存储单元11由具备与其他电极绝缘的浮置栅极的场效应晶体管构成，控制栅极连接到字线WL，漏极连接到漏极线DL，源极连接到源极线SL。
各漏极线DL0，DL1，...分别经由NMOS120，121，...与写入控制线13连接。偶数序的NMOS120，...用偶数选择信号SE0控制导通/截止，奇数序的NMOS121，...用奇数选择信号SO0控制导通/截止。另外，各源极线SL0，SL1，...经由用存储阵列选择信号SS0控制导通/截止的NMOS140，141，...与位线BL1，BO1，...连接。
而且，该EPROM具有：驱动各字线WL0～WLn的字线驱动电路200、201、...、20n；驱动写入控制线13的写入控制电路30A；以及数据写入时驱动位线BL0、BL1、...的数据写入电路40Aa、40Ab。
各字线驱动电路200～20n为相同构成，例如，字线驱动电路200，根据从未图示地址解码器施加的解码信号DEC0，生成与字线WL0对应的选择信号并输出。解码信号DEC0为表示″非选择″的″L″时，字线驱动电路200向字线WL0输出接地电压GND。另外，解码信号DEC0为表示″选择″的″H″时，根据从外部施加的控制信号CON的″L″、″H″，切换程序电压VPP(例如10V)和电源电压VCC并向字线WL0输出。
写入控制电路30A具有基准电位发生部，由与字线驱动电路20相同的控制信号CON控制，该控制信号CON为″L″时，输出VCC+2Vtn(其中，Vtn＝约1V：NMOS的阈值电压)的控制电压MCD，为″H″时，输出0.8V的控制电压MCD。
数据写入电路40Aa、40Ab是同一构成，由程序模式信号/PGM指定写入动作时(即，″L″时)，根据输入数据DIa、DIb的电平″L″、″H″，从结点N40输出接地电压GND或控制电压MCD的写入信号BLAa、BLAb。根据程序模式信号/PGM指定读出动作时(即，″H″时)，数据写入电路40Aa、40Ab的结点N40构成为成为高阻抗状态。
例如，数据写入电路40Aa由以下部分构成：被施加输入数据DIa的反相器41；使该反相器41的输出信号和程序模式信号/PGM的逻辑或反相的NOR42；以及使NOR42的输出信号和程序模式信号/PGM的逻辑或反相的NOR43；连接于结点N40和接地电位GND之间，用NOR43的输出信号控制的NMOS44；以及连接于写入控制电路30A和结点N40之间，用NOR42的输出信号控制的NMOS45。
从数据写入电路40Aa、40Ab输出的写入信号BLAa、BLAb经由用列选择信号Y0、Y1、...选择的晶体管60a、60b等，施加到邻接位线BL0、BL1等。
图3是实施例1的EPROM的写入动作时的信号波形图。
以下，参照该图3说明图1的EPROM的写入动作。
写入动作未进行时，控制信号CON和程序模式信号/PGM共同设定成″H″。
写入动作开始后，图3的时刻t0中，指定写入对象的地址的地址信号ADR施加到未图示的地址解码器。从而，从地址解码器输出用于选择特定的存储阵列(例如，存储阵列100)的存储阵列选择信号SS0。而且，用于选择该存储阵列100中的1根字线(例如，字线WL0)的解码信号DEC0施加到字线驱动电路200。
另一方面，存储阵列选择信号SS0选择的存储阵列100与位线BL连接，未选择的存储阵列101～10n与该位线BL分离。另外，在与选择的字线WL0连接的存储单元11的控制栅极，从字线驱动电路200共同施加电源电压VCC(4V)的选择信号。未驱动的字线WL1～WLn的电压成为接地电压GND。而且，从写入控制电路30A向选择的存储单元11的漏极施加0.8V的控制电压MCD，源极经由源极线SL和位线BL与数据写入电路40Aa、40Ab连接。
时刻t1中，程序模式信号/PGM成为″L″。此时，控制信号CON保持设定成″H″。程序模式信号/PGM成为″L″后，数据写入电路40Aa、40Ab的输出侧成为非高阻抗状态中，与输入数据DIa、DIb对应，成为接地电压GND或控制电压MCD(此时刻为0.8V)。其中，在此时刻，由于数据写入电路40Aa、40Ab未与数据总线连接，因而输入数据DIa、DIb被上拉呈现″H″，写入信号BLAa、BLAb成为与控制电压MCD相同的0.8V。从而，不仅写入对象的存储单元11a、11d，而且与这些邻接的存储单元11b、11c的漏极和源极的电位成为大致接地电位GND。
时刻t2中，通过未图示的输入输出缓冲器，成为写入对象的输入数据DIa(例如，″L″)、DIb(例如，″H″)分别施加到数据写入电路40Aa、40Ab。从而，被施加″L″的输入数据DIa的数据写入电路40Aa的写入数据信号BLAa成为接地电位GND。另一方面，被施加″H″的输入数据DIb的数据写入电路40Ab的写入数据信号BLAb保持为控制电压MCD。
时刻t3中，控制信号CON切换到″L″后，从字线驱动电路200输出到字线WL0的选择信号成为程序电压VPP(10V)。另外，写入控制电路30A输出的控制电压MCD从0.8V上升到VCC+2Vtn，施加到选择该控制电压MCD的存储单元11a、11d的漏极和数据写入电路40Aa、40Ab。从而，从数据写入电路40Aa、40Ab分别输出到位线BL0、BL1的写入电压BLAa、BLAb与输入数据DIa、DIb对应，分别成为接地电压GND及控制电压MCD(VCC+2Vtn)。
从而，在由地址信号ADR选择的指定写入″L″的输入数据DIa的存储单元11a中，控制栅极施加VPP(＝10V)，漏极施加MCD(＝6V)，源极施加GND(＝0V)。该存储单元11a中，控制栅极和源极之间的电压成为高电压(10V)且漏极和源极之间的电压成为高电压(6V)，因而，漏极和源极之间流动的电子的一部分通过该高电场加速获得能量，越过栅极绝缘膜的能量垒，注入浮置栅极。
另一方面，在由地址信号ADR选择的指定写入″H″的输入数据DIb的存储单元11d中，其控制栅极施加VPP(＝10V)，漏极施加MCD(＝6V)，以及源极施加VCC-Vtn(＝3V)。该场合，控制栅极和源极之间的电压成为7V且漏极和源极之间的电压成为3V，因而漏极和源极之间流动的电子的能量小，该电子不注入浮置栅极。
时刻t4中，数据写入所必要的时间经过后，令程序模式信号/PGM为″H″，同时令施加到字线驱动电路20和写入控制电路30A的控制信号CON为″H″。另外，地址信号ADR切换到其他地址。控制信号CON若成为″H″，则写入控制电路30A的输出电压成为0.8V。从而，写入控制线13上积蓄的电荷开始放电，控制电压MCD按照一定的时间常数降低。
控制电压MCD若降低，则数据写入电路40Aa～40Ab的输出电压也随之降低，位线BL的电位也降低。
如上所述，该实施例1的EPROM根据外部施加的控制信号CON来控制从字线驱动电路20和写入控制电路30A输出的字线的选择信号和控制电压MCD的输出定时，从而，向写入对象的存储单元11a、11d写入数据(在写入对象的存储单元的源极和漏极间施加高电位)前，令邻接存储单元11b、11c的漏极和源极的电位大致为接地电位GND。从而，数据写入时，未成为写入对象的存储单元11b、11c的漏极和源极间变成为不施加高电压，不流过放电电流，可避免误写入发生、存储单元的阈值电压Vt上升后存取延迟以及动作电源电压的范围变化的缺点。
【实施例2】
图4是表示本发明的实施例2的EPROM的概略构成图，与图1中的要素相同的要素附上相同的符号。
该EPROM中设延迟电路50，通过该延迟电路50使程序模式信号/PGM延迟，将该延迟的信号作为控制信号CON1提供给字线驱动电路200～20n和写入控制电路30A。延迟电路50由电阻、电容、缓冲器等构成，其延迟量设定成与从图3的时刻t1开始到时刻t3为止相当。其他构成与图1同样。
若将图3的控制信号CON看作控制信号CON1，则该EPROM的写入动作时的信号波形大致相同。其中，控制信号CON1在时刻t4中不成为″H″，而是在规定的延迟时间后成为″H″。
另外，通过追加逻辑电路，使得当程序模式信号/PGM成为″L″时，一定时间延迟后令控制信号CON1为″L″，该程序模式信号/PGM为″H″时，总是输出″H″的控制信号CON1，从而，可以生成与图3的控制信号CON相同定时的控制信号。
如上所述，该实施例2的EPROM由于具备使程序模式信号/PGM延迟来生成控制信号CON1的延迟电路50，因而，不需要外部的控制信号，可以获得与实施例1同样的优点。
【实施例3】
图5是表示本发明的实施例3的数据写入电路40B的电路图。
该数据写入电路40B用于取代图1中的数据写入电路40Aa、40Ab，它采用这些数据写入电路40Aa、40Ab中的信号，生成对字线驱动电路200～20n和写入控制电路30进行施加用的控制信号CON。
即，数据写入电路40B除了数据写入电路40Aa、40Ab，还具备由获取从这些内部的NOR43输出的信号S43的逻辑或非的NOR51以及与该NOR51的输出侧连接的反相器52、53构成的延迟电路。然后，从该延迟电路输出控制信号CON。
该数据写入电路40B中，到有效的输入数据DIa、DIb施加为止，即图3的时刻t0～t2之间，各数据写入电路40Aa、40Ab输出的信号S43为″L″。从而，NOR51输出的信号S51和控制信号CON成为″H″。
时刻t2中，当施加有效的输入数据DIa、DIb且该输入数据DIa、DIb的至少一方为″L″时，NOR51输出的信号S51成为″L″。然后，信号S51被反相器52、53延迟，在时刻t3控制信号CON成为″L″后输出。其他动作与实施例2同样。
另外，有效的输入数据DIa、DIb都为″H″时，控制信号CON保持″H″而不变为″L″。从而，该场合不进行由对存储单元的电荷注入而导致的写入动作。但是，由于存储单元不注入电荷表示写入″H″的数据，因此不会产生任何问题。
如上所述，输入数据DIa、DIb的至少一方为″L″时，该实施例3的数据写入电路40B构成为在数据输入后延迟规定的时间后输出控制信号CON。从而，由于当输入数据全部为″H″的场合不进行写入动作，因而除了与实施例2同样的优点外，还具有可不必施加无用的写入电压，可减少存储单元的压力的优点。
【实施例4】
图6是表示本发明的实施例4的数据写入电路40C的电路图。
该数据写入电路40C用于取代图1中的数据写入电路40A，与同图中的要素相同的要素附上相同的符号。
该数据写入电路40C如下构成，即，使得数据写入电路40A的结点N40和接地电位GND之间连接与NMOS45相比相互电导gm足够小的NMOS46，该NMOS46的栅极被施加NOR42的输出信号。
另外，采用该数据写入电路40C的EPROM中，采用程序模式信号/PGM来取代施加到字线驱动电路201～20n和写入控制电路30A的控制信号CON。
图7是采用图6的数据写入电路40C的实施例4的EPROM的写入动作时的信号波形图。
写入动作未进行时，程序模式信号/PGM设定成″H″。
写入动作开始后，图7的时刻t10中，指定写入对象的地址的地址信号ADR施加到地址解码器，从该地址解码器向存储阵列100施加例如存储阵列选择信号SS0和偶数选择信号SE0，选择字线WL0的解码信号DEC0施加到字线驱动电路200。从而，选择的存储阵列100与位线BL连接，未选择的存储阵列101～10n与该位线BL分离。另外，从字线驱动电路200向与选择的字线WL0连接的存储单元11的控制栅极相同施加电源电压VCC的选择信号。而且，在选择的存储单元11的漏极施加控制电压MCD，源极经由源极线SL和位线BL与数据写入电路40C连接。
时刻t11中，程序模式信号/PGM成为″L″，写入动作开始。数据写入电路40Aa，40Ab的输出侧成为非高阻抗状态，与输入数据DIa、DIb对应，成为接地电压GND或控制电压MCD(此时刻中，0.8V)。但是，此时刻中，由于数据写入电路40Ca、40Cb与数据总线未连接，因而输入数据DIa、DIb呈现″H″，写入信号BLAa、BLAb成为控制电压MCD。
另一方面，从字线驱动电路200向字线WL0输出的选择信号上升到程序电压VPP(10V)为止。另外，写入控制电路30A输出的控制电压MCD从0.8V上升到VCC+2Vtn，施加到选择该控制电压MCD的存储单元11a、11d的漏极和数据写入电路40Ca、40Cb。
此时，数据写入电路40Ca、40Cb中，由于NMOS47成为导通，因而，结点N40的电位根据该NMOS47和NMOS46的gm比，设定成VCC-Vtn。从而，从数据写入电路40Ca、40Cb向位线BL0、BL1输出的写入电压BLAa、BLAb仅仅上升到VCC-Vtn为止。
时刻t12中，通过未图示的输入输出缓冲器，从数据总线分别向数据写入电路40Ca、40Cb施加成为写入对象的输入数据DIa(例如，″L″)、DIb(例如，″H ″)。从而，被施加″L″的输入数据DIa的数据写入电路40Ca的写入数据信号BLAa成为接地电位GND。另一方面，被施加″H″的输入数据DIb的数据写入电路40Cb的写入数据信号BLAb保持VCC-Vtn。该状态下，存储单元11a、11d写入期望的数据。
时刻t13中，经过数据写入所必要的时间后，程序模式信号/PGM成为″H″，地址信号ADR切换到其他地址，写入动作结束。
如上所述，该实施例4的数据写入电路40C构成为在结点N40和接地电位GND间追加NMOS46，写入数据信号BLA不上升到VCC-Vtn以上，因而，向写入对象的存储单元11a、11d写入数据前，可以令邻接的存储单元11b、11c的漏极和源极的电位为电源电位VCC以下。从而，数据写入时，未成为写入对象的存储单元11b、11c的漏极和源极间不施加高电压，具有与实施例2同样的优点。

Claims (5)

1.一种半导体存储装置，具备：
被施加存储单元选择用的选择信号的多根字线；
与上述字线交差配置的多根漏极线及源极线；
在上述多根字线和上述多根源极线的各交差处配置的多个存储单元，各自由具备与该字线连接的控制栅极、与该源极线连接的源极、与上述漏极线连接的漏极以及浮置栅极的场效应晶体管构成；
字线驱动部件，依照比指示写入动作的程序模式信号迟施加的控制信号，根据指定成为数据的写入对象的存储单元的地址信号，生成上述选择信号，驱动上述字线；
写入控制部件，被施加上述控制信号时，经由上述漏极线向用上述选择信号选择的存储单元输出数据写入用的高电平的控制电压，未被施加该控制信号时，令该控制电压为低电平并输出；
数据写入部件，用上述程序模式信号指示写入动作时，用从上述写入控制部件输出的上述控制电压生成与应写入上述选择的存储单元的数据的逻辑值对应的写入电压，经由上述源极线施加到该选择的存储单元。
2.权利要求1所述的半导体存储装置，其特征在于，
设有延迟部件，其使上述程序模式信号延迟后生成上述控制信号。
3.权利要求1所述的半导体存储装置，其特征在于，
上述数据写入部件具有：逻辑电路，用上述程序模式信号指示写入动作时，只有在根据应写入上述选择的存储单元的数据来指定向上述浮置栅极积蓄电荷的场合，生成并输出上述控制信号。
4.一种半导体存储装置，具备：
被施加存储单元选择用的选择信号的多根字线；
与上述字线交差配置的多根漏极线及源极线；
在上述多根字线和上述多根源极线的各交差处配置的多个存储单元，各自由具备与该字线连接的控制栅极、与该源极线连接的源极、与上述漏极线连接的漏极以及浮置栅极的场效应晶体管构成；
字线驱动部件，用程序模式信号指示写入动作时，根据指定成为数据的写入对象的存储单元的地址信号，生成上述选择信号，驱动上述字线；
写入控制部件，用上述程序模式信号指示写入动作时，经由上述漏极线向用上述选择信号选择的存储单元输出数据写入用的高电平的控制电压，未用该程序模式信号指示写入动作时，令该控制电压为低电平并输出；
数据写入部件，用上述程序模式信号指示写入动作时，用从上述写入控制部件输出的上述控制电压生成与应写入上述选择的存储单元的数据的逻辑值对应的写入电压，经由上述源极线施加到该选择的存储单元。
5.权利要求4所述的半导体存储装置，其特征在于，上述数据写入部件具有：
第1晶体管，连接于上述写入控制部件的输出侧和输出上述写入电压的输出结点之间，用上述数据的逻辑值对应的信号来控制导通状态；
第2晶体管，连接于接地电位和上述输出结点之间，由与上述数据相反的逻辑值对应的信号来控制导通状态；
第3晶体管，连接于接地电位和上述输出结点之间，由上述数据的逻辑值对应的信号来控制导通状态。
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
CN1975930B (zh) * 2005-12-01 2011-04-13 冲电气工业株式会社 非易失性存储器件的写入方法
CN116386693A (zh) * 2023-04-12 2023-07-04 长鑫存储技术有限公司 数据写入电路和存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5890192A (en) * 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
JP3497770B2 (ja) * 1999-05-20 2004-02-16 株式会社 沖マイクロデザイン 半導体記憶装置
JP2001084791A (ja) * 1999-07-12 2001-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP3699886B2 (ja) * 2000-07-14 2005-09-28 沖電気工業株式会社 半導体記憶回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975930B (zh) * 2005-12-01 2011-04-13 冲电气工业株式会社 非易失性存储器件的写入方法
CN116386693A (zh) * 2023-04-12 2023-07-04 长鑫存储技术有限公司 数据写入电路和存储器
CN116386693B (zh) * 2023-04-12 2024-05-17 长鑫存储技术有限公司 数据写入电路和存储器

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