CN106782654A - 半导体存储装置及其操作方法 - Google Patents

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Abstract

半导体存储装置及其操作方法。可以提供一种半导体存储装置及该半导体存储装置的操作方法。所述半导体存储装置可以包括多个存储器串，所述多个存储器串各自具有在位线与源极线之间串联联接的多个存储单元。所述半导体存储装置可以包括外围电路，所述外围电路被配置为向所述多个存储器串施加程序电压、通过电压和截止电压并且执行程序操作。所述半导体存储装置可以包括控制逻辑，所述控制逻辑被配置为对所述外围电路进行控制，以便所述截止电压被施加到所述多个存储单元当中与选择的存储单元相邻的存储单元，其中，所述外围电路被控制为使得所述截止电压增加。

Description

半导体存储装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及一种电子设备，并且更具体地说，涉及一种半导体存储装置及其操作方法。
背景技术
半导体存储装置是使用如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体来实施的存储装置。半导体存储装置可以被分类成易失性存储装置和非易失性存储装置。
易失性存储装置是一种在电源被中断时存储在其中的数据丢失的存储装置。易失性存储装置的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。非易失性存储装置是一种即使在电源被中断时也可以保持存储在其中的数据的存储装置。非易失性存储装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。闪存可以被分类为NOR类型和NAND类型。
发明内容
在一个实施方式中，可以提供一种半导体存储装置。所述半导体存储装置可以包括多个存储器串，所述多个存储器串各自包括在位线与源极线之间串联联接的多个存储单元。所述半导体存储装置可以包括外围电路，所述外围电路被配置为向所述多个存储器串施加程序电压、通过电压和截止电压并且执行程序操作。所述半导体存储装置可以包括控制逻辑，所述控制逻辑被配置为对所述外围电路进行控制，以便所述截止电压被施加到所述多个存储单元当中与选择的存储单元相邻的存储单元，其中，所述外围电路被控制为使得当所选择的存储单元被布置为更靠近所述位线时，所述截止电压增加。
在一个实施方式中，可以提供一种操作半导体存储装置的方法。所述方法可以包括以下步骤：提供存储单元阵列，所述存储单元阵列包括垂直堆叠并且被布置在位线与源极线之间的多个存储单元。所述方法可以包括以下步骤：向所述多个存储单元施加通过电压；向所述多个存储单元当中与选择的存储单元相邻的存储单元施加截止电压。所述方法可以包括以下步骤：向所选择的存储单元施加程序电压。所述方法可以包括以下步骤：选择所选择的存储单元的后续存储单元并且根据施加的通过电压重新执行对所述半导体存储装置的操作，其中，当在程序序列中较早地执行所选择的存储单元中的程序操作时，所述截止电压减小。
在一个实施方式中，可以提供一种操作半导体存储装置的方法。所述方法包括以下步骤：提供存储单元阵列，所述存储单元阵列包括在源极线与位线之间串联联接的第一存储单元、管道晶体管以及第二存储单元。所述方法包括以下步骤：向所述第一存储单元与第二存储单元以及所述管道晶体管施加通过电压。所述方法包括以下步骤：向所述第一存储单元与第二存储单元当中与选择的存储单元相邻的存储单元施加截止电压。所述方法包括以下步骤：向所选择的存储单元施加程序电压。所述截止电压根据所选择的存储单元的地址可以是可变的。
附图说明
图1是示出根据本公开的实施方式的半导体存储装置的示例表示的框图。
图2是示出图1的存储单元阵列的实施方式的示例表示的框图。
图3是示出根据本公开的实施方式的包括在每个存储块中的存储器串的示例表示的三维视图。
图4是示出图3所示的存储器串的示例表示的电路图。
图5是示出根据本公开的实施方式的半导体存储装置的操作的示例表示的流程图。
图6是用于示出根据本公开的实施方式的半导体存储装置的操作的示例表示的字线电压的时序图。
图7是示出根据本公开的实施方式的存储器串的示例表示的截面图。
图8是示出图7所示的存储器串的示例表示的电路图。
图9是示出包括图1的半导体存储装置的存储系统的示例表示的框图。
图10是示出图9的存储系统的应用示例的示例表示的框图。
图11是示出包括有参考图10所示的存储系统的计算系统的示例表示的框图。
具体实施方式
本公开的各种实施方式可针对一种半导体存储装置以及操作该半导体存储装置的方法，该半导体存储装置能够控制沟道局部升压现象，使得在半导体存储装置的程序操作期间，程序干扰现象减轻。
在下文中，将在下面参考附图来描述本公开的实施方式。
参考后面连同附图一起描述的实施方式的示例，本公开的优点和特征以及用于实现本公开的方法将变得清楚。因此，本公开不限于以下的实施方式，而是可以其它类型具体实施。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本公开的技术精神。
应该理解的是，当一个元件被称作被“联接”或“连接”到另一元件时，它可以直接联接或连接到另一元件或者在二者之间可以存在中间元件。在本说明书中，当一个元件被称为“包含”或“包括”一个组件时，除上下文明确指出外，并不排除另一组件，而是可以进一步包括其它组件。
图1是示出根据本公开的实施方式的半导体存储装置的示例表示的框图。
参考图1，半导体存储装置100包括存储单元阵列110、地址解码器120，读/写电路130、控制逻辑140和电压发生器150。
存储单元阵列110包括:多个存储块BLK1至BLKz。存储块BLK1至BLKz通过字线WL联接到地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm联接到读/写电路130。各个存储块BLK1至BLKz包括多个存储单元。在实施方式中，多个存储单元是非易失性存储单元，并且特别地，所述多个存储单元可以是基于电荷捕获装置的非易失性存储单元。将多个存储单元中联接到相同的字线的存储单元定义为一个页面。换言之，存储单元阵列110由多个页面构成。存储单元阵列110的各个存储块BLK1至BLKz包括多个存储器串。各个存储器串包括串联联接于位线与源极线之间的漏极选择晶体管、多个存储单元和源极选择晶体管单元。
地址解码器120、读/写电路130和电压发生器150作为驱动存储单元阵列110的外围电路进行操作。
地址解码器120通过字线WL联接到存储单元阵列110。地址解码器120被配置为在控制逻辑140的控制下操作。地址解码器120通过设置在半导体存储装置100中的输入/输出缓冲器(未示出)来接收地址ADDR。
地址解码器120对接收到的地址ADDR的行地址进行解码，并且在程序电压施加操作中，根据解码后的行地址，向存储单元阵列110的多条字线WL施加从电压发生器150中生成的程序电压Vpgm和通过电压Vpass。
以页为单位执行半导体存储装置100的程序操作。在针对程序操作的请求中接收到的地址ADDR包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择存储块中相应的一个和字线中相应的一个。列地址由地址解码器120解码并提供给读/写电路130。
地址解码器120可包括块解码器、行解码器、列解码器和地址缓冲器等。
读/写电路130包括多个页面缓冲器PB1至PBm。多个页面缓冲器PB1至PBm通过位线BL1至BLm被联接到存储单元阵列110。各个页面缓冲器PB1至PBm临时存储在程序操作中输入的数据DATA，并且根据临时存储的数据来控制位线BL1至BLm中相应的一个的电位。读/写电路130可在控制逻辑140的控制下进行操作。
控制逻辑140联接到地址解码器120、读/写电路130和控制逻辑150。控制逻辑140通过半导体存储装置100的输入/输出缓冲器(未示出)接收命令CMD。响应于该命令CMD，控制逻辑140被配置为控制半导体存储装置100的整体操作。
在程序操作中，控制逻辑140控制地址解码器120和电压发生器150，使得截止电压Vcut-off被施加到与所选页面相邻的页面的字线。在程序操作中，控制逻辑140控制电压发生器150，使得根据所选页面的地址来调节截止电压Vcut-off的电位电平。例如，在程序操作期间，控制逻辑140控制电压发生器150，使得当在程序序列中较早地执行所选页面的程序操作时，截止电压Vcut-off的电位电平降低，并且较晚地执行所选页面的程序操作时，截止电压Vcut-off的电位电平上升。控制逻辑140在程序操作中控制电压发生器150，使得截止电压Vcut-off的电位电平根据被包括在所选页面中的存储单元的沟道宽度来调节。
在程序操作中，电压发生器150基于控制逻辑140的控制，生成程序电压Vpgm、通过电压Vpass以及止电压Vcut-off。
图2是示出图1的存储单元阵列110的实施方式的示例表示的框图。
参考图2，存储单元阵列110包括多个存储块BLK1至BLKz。每个存储块具有三维结构。每个存储块均包括堆叠在基板上的多个存储单元。存储单元沿着+X、+Y和+Z方向布置。将参考将要在后文中说明的图3和图7来描述每个存储块的结构的各个实施方式。
图3是示出根据本公开的包括在每个存储块中的存储器串的示例表示的三维视图。图4是示出存储器串的示例表示的电路图。
参考图3和图4，在半导体基板上形成源极线SL。在源极线SL上形成垂直沟道层SP。垂直沟道层SP的上部联接到相应的位线BL。垂直沟道层SP可以由多晶硅制成。按照各个导电层包围垂直沟道层SP的方式在垂直沟道层SP上以不同的高度形成多个导电层SSL、WL0至WLn以及DSL。在垂直沟道层SP的表面上形成包括电荷存储层的多层(未示出)。所述多层也设置在垂直沟道层SP与导电层SSL、WL0至WLn以及DSL之间。可以以氧化物层、氮化物层和氧化物层连续堆叠的ONO结构形成多层。
最下层导电层形成源极选择线SSL。最上层导电层形成漏极选择线DSL。设置在选择线SSL与DSL之间的导电层形成相应的字线WL0至WLn。换言之，导电层SSL、WL0至WLn以及DSL在半导体基板上以多层结构形成。穿过导电层SSL、WL0至WLn以及DSL的垂直沟道层SP垂直联接接在形成于半导体基板上的位线BL与源极线SL之间。
漏极选择晶体管DST形成在最上层导电层DSL的、包围垂直沟道层SP的一部分上。源极选择线SSL形成在最下层导电层SSL的、包围垂直沟道层SP的一部分上。存储单元MC0至MCn分别形成在中间导电层WL0至WLn的包围垂直沟道层SP的部分上。
以此方式，存储器串包括源极选择晶体管SST、存储单元MC0至MCn和漏极选择晶体管DST，所述源极选择晶体管SST、存储单元MC0至MCn和漏极选择晶体管DST垂直地联接到源极线Sl与位线BL之间的基板。根据施加到源极选择线SSL的源极控制电压，源极选择晶体管SST将存储单元MC0至MCn电联接到源极线SL。根据施加到漏极选择线DSL的漏极控制电压，漏极选择晶体管DST将存储单元MC0至MCn电联接到位线BL。
存储器串的垂直沟道层SP可具有使得其上部的宽度比其下部的宽度更大的结构。例如，存储单元MCn的沟道宽度可以比存储单元MC0的沟道宽度更大。越靠近漏极选择晶体管DST，存储单元的沟道宽度可以变得越大。
图5是示出根据本公开的实施方式的半导体存储装置的操作的示例表示的流程图。
图6是用于示出根据本公开的实施方式的半导体存储装置的操作的示例表示的字线电压的时序图。
根据本公开的实施方式的半导体存储装置的操作将参考图1至图6进行说明。
根据本公开的实施方式的的半导体存储装置可以对多个存储单元连续进行编程，并且将描述这样一个示例，该示例按照从与源极选择晶体管SST相邻的存储单元MC0朝向漏极选择晶体管DST的顺序对存储单元进行说明。
1)程序指令输入(S110)
当由控制逻辑140接收到针对半导体存储装置的程序操作的命令CMD时，控制逻辑140控制读/写电路130以便将从外部输入的被编程的数据DATA临时存储在读/写电路130的多个页面缓冲器PB1至PBm中。各个页面缓冲器PB1至PBm临时存储在程序操作中输入的数据DATA并且根据临时存储的数据来控制位线BL1至BLm中相应的一个的电位。
2)根据所选页面地址设置截止电压(S120)
控制逻辑140选择一个页面来执行程序操作，并且根据所选页面的地址来设置截止电压Vcut-off。当所选页面是包括联接到第一字线WL0的存储单元MC0的页面时，这被设置为基准截止电压(例如，0V)，并且当所选页面的地址增加时，截止电压Vcut-off的电位电压可以被设置为通过偏移电压增加。例如，当所选页面是包括联接到所述第二字线WL1的存储单元MC1的页面时，通过将偏移电压加到基准截止电压来设置截止电压Vcut-off。当所选页面是包括联接到所述第三字线WL2的存储单元MC2的页面时，通过将偏移电压加到在前面所选页面(该页面与字线WL1对应)中设置的截止电压Vcut-off来设置新的截止电压Vcut-off。如所描述的那样，截止电压Vcut-off可被设置为使得该截止电压Vcut-off随着程序序列行进而逐渐增加。此外，可以针对相应的页面设置不同的截止电压Vcut-off。另选地，相邻页面可以被分组到单一页面组，并且可与各个组对应地设置不同的截止电压Vcut-off。
3)施加通过电压(S130)
电压发生器150在控制逻辑140的控制下生成通过电压Vpass地址解码器120向所选字线WLm和其它字线(其它WL和WLm±1)施加由电压发生器150生成的通过电压。
4)将截止电压施加到与所选页面相邻的页面的字线(S140)
在截止电压设置步骤(S120)，电压发生器150在控制逻辑140的控制下，根据所选页面生成截止电压Vcut-off设置。地址解码器120向与所述页面相邻的页面的字线WLm±1施加由电压发生器150生成的截止电压Vcut-off。由此，与字线WLm±1联接的存储单元被关断。即，与所选存储单元的两侧相邻的存储单元被关断。对于由通过电压Vpass形成的存储器串的沟道，与字线WLm±1联接的存储单元被关断并且电切断，由此，通过施加到其它字线(其它WL)的通过电压Vpass在存储器串的沟道中引起了局部升压现象。
这里，根据施加到相邻页面的字线WLm±1的截止电压Vcut-off的电位电平，存储单元可能不完全关断。即，相邻沟道的局部升压电平可以根据截止电压Vcut-off的电位电平进行调节。
当截止电压Vcut-off的电位电平为0V时，与所选存储单元相邻的存储单元通过截止电压Vcut-off被关断，并且在相邻存储单元上中断了存储器串的沟道，由此引起了局部升压现象。在这种情况下，可能会由通过施加到所选存储单元的截止电压Vcut-off与程序电压Vpgm之间的高的电位差生成的电场而引起带对带隧穿(BTBT)现象。由此，可能引起程序干扰现象。为了避免这种现象，截止电压Vcut-off的电位电平可升高。在程序操作中，当执行程序操作的存储单元的数量增加时，BTBT现象加剧。因此，程序干扰现象可以用以下方式减轻：当所选页面的程序操作在程序序列中较早地执行时，截止电压Vcut-off的电位电平被设置为低，并且当所选页面的程序操作较晚地执行时，截止电压Vcut-off的电位电平被设置为高。即，截止电压Vcut-off的电位电平可被设置为当所选页面的地址增大时增加。
5)施加程序电压(S150)
电压发生器150在控制逻辑140的控制下生成程序电压Vpgm。地址解码器120向所选字线WLm施加由电压发生器150生成的程序电压Vpgm。
对于根据本公开的实施方式的对半导体存储装置进行操作的方法，虽然已经描述了按照从与源极选择晶体管SST相邻的存储单元MC0朝向漏极选择晶体管DST的顺序对存储单元进行编程的正常程序操作，但是也可以使用反向程序操作，其中所述存储单元按照与上述顺序相反的反向顺序被编程。优选地，按照与上述程序操作方法相同的方式，截止电压Vcut-off可以被设置为在较晚地执行所选页面的程序操作时增加。
图7是示出根据本公开的实施方式的存储器串的示例表示的截面图。
图8是示出图7所示的存储器串的示例表示的电路图。
图7和图8，可以U形沟道结构形成存储器串。U形沟道的两端分别与位线BL和源极线SL联接。U形沟道的、在管道栅极PG中形成的一部分被操作为管道晶体管PT。
存储器串包括沿着U形沟道堆叠在管道栅极PG上的多个字线层WL0至WLp以及WLp+1至WLn。在U形沟道的、与位线BL联接的一端上形成漏极选择线DSL。在U形沟道的、与源极线SL联接的一端上形成源极选择线SSL。U形沟道的表面可以形成为被存储层ONO包围。
上述U形沟道可以按照这样的方式形成，在制造过程中，U形塞孔(plug hole)通过对多个交替堆叠的材料层进行蚀刻形成并且填充有沟道材料。以此方式，U形沟道可以形成为使得其每个上端的宽度CD1比它的每个下端的宽度CD2更大。因此，在程序操作中，根据所选存储单元的位置，沟道的局部升压电平可以得到改变。
可以将联接在源极线SL与管道晶体管PT之间的存储单元定义为第一存储单元，并且可以将联接在管道晶体管PT与位线BL之间的存储单元定义为第二存储单元。
将参考图1、图2和图5至图8来描述根据与本公开的图7和图8相关的实施方式的半导体存储设备的操作。
根据本公开的实施方式的半导体存储装置可以对多个存储单元连续进行编程，并且将描述这样一个示例，该示例按照从与源极选择晶体管SST相邻的存储单元MC0朝向漏极选择晶体管DST的顺序对存储单元进行说明。
1)程序指令输入(S110)
当由控制逻辑140接收到针对半导体存储装置的程序操作的命令CMD时，控制逻辑140控制读/写电路130以便将从外部输入的被编程的数据DATA临时存储在读/写电路130的多个页面缓冲器PB1至PBm中。各个页面缓冲器PB1至PBm临时存储在变成操作中输入的数据DATA并且控制根据临时存储的数据来控制位线BL1至BLm中相应的一个的电位。
2)根据所选页面地址设置截止电压(S120)
控制逻辑140选择一个页面来执行程序操作，并且根据所选页面的地址来设置截止电压Vcut-off。这里，可以针对基于管道晶体管PT彼此分开设置的第一存储单元MC0至Mcp以及第二存储单元MCp+1至MCn分别单独设置截止电压Vcut-off。例如，在第一存储单元MC0至Mcp中，当所选页面是包括联接到第一字线WL0的存储单元MC0的页面时，这被设置为第一基准截止电压(例如，0V)，并且当所选页面的地址增加时，截止电压Vcut-off的电位电压可以被设置为通过偏移电压增加。例如，当所选页面是包括联接到所述第二字线WL1的存储单元MC1的页面时，通过将偏移电压加到基准截止电压来设置截止电压Vcut-off。当所选页面是包括联接到所述第三字线WL2的存储单元MC2的页面时，通过将偏移电压加到在前面所选页面(该页面与字线WL1对应)中设置的截止电压Vcut-off来设置新的截止电压Vcut-off。
在第二存储单元MCp+1至MCn中，当所选页面是包括联接到字线WLp+1的存储单元MCp+1的页面时，这被设置为第二基准截止电压(例如，0V)，并且当所选页面的地址增加时，截止电压Vcut-off的电位电压可以被设置为通过偏移电压增加。例如，当所选页面是包括联接到所述第二字线WLp+2的存储单元MCp+2页面时，通过将偏移电压加到基准截止电压来设置截止电压Vcut-off。第二基准截止电压可以等于第一基准截止电压或者比第一基准截止电压更高。
此外，可根据存储单元的沟道宽度改变偏移电压。
例如，U形沟道可以形成为使得其每个上端的宽度CD1比它的每个下端的宽度CD2更大。因此，当针对第一存储单元连续执行程序操作时(即，从存储单元MC0到存储单元Mcp)，利用连续减小的偏移电压来设置截止电压Vcut-off。另一方面，当针对第二存储单元连续执行程序操作(即，从存储单元Mcp+1到存储单元MCn)时，利用连续增加的偏移电压来设置截止电压Vcut-off。
如上所述，截止电压针对第一存储单元和第二存储单元分别设置，其中所述截止电压可以被设置为随着第一存储单元和第二存储单元的程序序列的进行而逐渐增加，并且偏移电压可以变化使得截止电压Vcut-off随着存储单元的沟道宽度的增加而增加。此外，可以针对相应的网页设置不同的截止电压Vcut-off。另选地，相邻页面可以被分组到单一页面组，并且可与各个组对应地设置不同的截止电压Vcut-off。
3)施加通过电压(S130)
电压发生器150在控制逻辑140的控制下生成通过电压Vpass。地址解码器120向所选字线WLm和其它字线(其它WL和WLm±1)施加由电压发生器150生成的通过电压。在这种情况下，通过电压Vpass也可以施加到管道晶体管的PPT。
4)将截止电压施加到与所选页面相邻的页面的字线(S140)
在截止电压设置步骤(S120)，电压发生器150在控制逻辑140的控制下，根据所选页面生成截止电压Vcut-off设置。地址解码器120向与所述页面相邻的页面的字线WLm±1施加由电压发生器150生成的截止电压Vcut-off。由此，与字线WLm±1联接的存储单元被关断。即，与所选存储单元的两侧相邻的存储单元被关断。对于由通过电压Vpass形成的存储器串的沟道，与字线WLm±1联接的存储单元被关断并且电切断，由此，通过施加到其它字线(其它WL)的通过电压Vpass在存储器串的沟道中引起了局部升压现象。
这里，根据施加到相邻页面的字线WLm±1的截止电压Vcut-off的电位电平，存储单元可能不完全关断。即，根据截止电压Vcut-off的电位电平，相邻沟道的局部升压电平可以被调节。当Vcut-off的电位电平增加时，沟道的局部升压电平降低，由此，由BTBT现象引起的程序干扰现象可得到抑制。
此外，当与所选存储单元相邻的存储单元的沟道宽度减小时，局部升压电位电平变高。换言之，当所选页面被布置为更靠近于管道晶体管PT时，局部升压电位电平被降低。在本公开的该实施方式中，当从存储单元MC0到存储单元Mcp连续执行程序操作时，利用连续减小的偏移电压来设置截止电压Vcut-off。另一方面，当从存储单元Mcp+1到存储单元MCn连续执行程序操作时，利用连续增加的偏移电压来设置截止电压Vcut-off。
如上所述，截止电压Vcut-off可以被设置为使得该截止电压Vcut-off随着程序序列行进而逐渐地增加。根据存储单元的沟道宽度，通过改变偏移电压使得截止电压Vcut-off增加，可以使由BTBT现象引起的程序干扰现象可得到抑制。
5)施加程序电压(S150)
电压发生器150在控制逻辑140的控制下生成程序电压Vpgm。地址解码器120向所选字线WLm施加由电压发生器150生成的程序电压Vpgm。
图9是示出包括图1的半导体存储装置的存储系统的示例表示的框图。
参考图9，存储系统1000包括半导体存储装置100和控制器1100。
半导体存储装置100可以以与参考图1描述的半导体存储装置相同的方式来配置和操作。在下文中，重复的说明将被省略。
控制器1100联接到主机和半导体存储装置100。响应于来自主机的请求，控制器1100访问半导体存储装置100。例如，控制器1100被配置为控制半导体存储装置100的读取、写入、擦除和后台操作。控制器1100被配置为提供主机与半导体存储装置100之间的接口。控制器1100被配置为驱动用于控制半导体存储装置100的固件
控制器1100包括RAM(随机存取存储器)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM1110被用作处理单元1120的操作存储器、半导体存储装置100与主机之间的高速缓存存储器以及半导体存储装置100与主机之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的全部操作。此外，在写操作期间，控制器1100可以临时存储从主机提供的程序数据。
主机接口1130包括在主机与控制器1100之间执行数据交换的协议。在实施方式的一个示例中，控制器1100被配置为通过各种接口协议中的至少一个与主机进行通信，所述接口协议例如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、先进技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强的小型磁盘接口(ESDI)协议和集成型驱动电子设备(IDE)协议、专用协议等。
存储器接口1140与半导体存储装置100接口连接。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150使用纠错码(ECC)来检测和纠正从半导体存储装置100中接收到的数据中的错误。处理单元1120可以根据来自纠错块1150的错误检测结果来调节读取电压，并且控制半导体存储装置100执行重新读取。在实施方式的一个示例中，纠错块可作为控制器1100的元件来提供。
控制器1100和半导体存储装置100可以被集成到单一半导体装置中。在实施方式中的一个示例中，控制器1100和半导体存储装置100可以被集成到单一半导体装置中以形成存储卡。例如，控制器1100和半导体存储装置100可以被集成到单一半导体装置中并且形成诸如PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑式闪存卡(CF)，智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMC微型)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)等的存储卡。
控制器1100和半导体存储装置100可以被集成到单一半导体装置以形成固态驱动器(SSD)。SSD包括形成为存储半导体存储器中的数据的存储装置。当使用存储系统1000作为SSD时，联接到存储系统2000的主机的操作速度可被惊人地提高。
在实施方式中，存储系统1000可以作为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑盒子、数字照相机、3维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种电子设备中的一个、用于形成计算机网络的各种电子设备中的一个、用于形成远程信息处理网络的各种电子设备中的一个、RFID装置、用于形成计算系统的各种元件中的一个等的电子装置的各种元件中的一个来提供。
在实施方式的示例中，半导体存储装置100或存储系统1000可以各种类型的封装嵌入。例如，半导体存储装置100或存储系统1000可以以下类型进行封装，所述类型为层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料带引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、模具采用叠片封装、模具晶圆形式、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)，薄型四方扁平封装(TQFP)、小外形封装(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级装配式封装(WFP)、晶圆级加工堆栈封装(WSP)等等。
图10是示出图9的存储系统的应用示例的示例表示的框图。
参考图10，存储系统2000包括半导体存储装置2100和控制器2200。半导体存储装置2100包括多个存储芯片。半导体存储芯片被划分成多个组。
参考图10，该图示出了多个组中的每一个通过第一沟道CH1至第k沟道CHk中相应的一个与控制器2200通信。每个半导体存储芯片以与参考图1描述的半导体存储装置100的实施方式相同的方式被配置和操作。
每个组通过一个公共沟道与控制器2200进行通信。控制器2200具有与参考图9描述的控制器1100相同的配置，并且被配置为通过多个沟道CH1至CHk来控制半导体存储装置2100的多个存储芯片。
图11是示出包括有参考图10所示的存储系统的计算系统的示例表示的框图。
参考图11，计算系统3000可以包括中央处理单元3100、RAM3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000通过系统总线3500电联接到CPU3100、RAM3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU3100处理的数据被存储在存储系统2000中。
参考图11，半导体存储装置2100被示出为通过控制器2200联接到系统总线3500。但是，半导体存储装置2100可以直接联接到系统总线3500。控制器2200的功能可以由CPU3100和RAM3200来执行。
参考图11，示出了参考图10描述的存储系统2000作为提供。然而，存储系统2000可以用参考图9描述的存储系统1000代替。作为实施方式，计算系统3000可以包括参考图10和图9描述的所有存储系统1000和2000。
根据本公开，在半导体存储装置的程序操作中，可以通过控制沟道局部升压电平来减轻程序干扰现象。
虽然出于示出的目的已公开本发明的实施方式的示例，但是本领域的技术人员将理解的是，可以进行各种修改、添加和替换。因此，本发明的范围必须由所附权利要求书以及权利要求书的等价物来限定，而不是由在前描述来限定。
相关申请的交叉引用
本申请要求在2015年11月23日提交的韩国专利申请第10-2015-0164006号的优先权，通过引用将该韩国专利申请的全部公开内容合并到本文中。

Claims (20)

1.一种半导体存储装置，所述半导体存储装置包括：
多个存储器串，所述多个存储器串各自包括在位线与源极线之间串联联接的多个存储单元；
外围电路，所述外围电路被配置为向所述多个存储器串施加程序电压、通过电压和截止电压并且执行程序操作；以及
控制逻辑，所述控制逻辑被配置为对所述外围电路进行控制，以便所述截止电压被施加到所述多个存储单元当中与选择的存储单元相邻的存储单元，其中，所述外围电路被控制为使得当所选择的存储单元被布置为更靠近所述位线时，所述截止电压增加。
2.根据权利要求1所述的半导体存储装置，其中，所述控制逻辑连续地选择所述多个存储单元并且执行所述程序操作，其中，当程序序列行进时，所述截止电压增加。
3.根据权利要求1所述的半导体存储装置，
其中，所述外围电路向所述多个存储单元施加所述通过电压并且然后向与所选择的存储单元相邻的所述存储单元施加所述截止电压，以便与所选择的存储单元相邻的所述存储单元被关断并且沟道局部地升压。
4.根据权利要求1所述的半导体存储装置，
其中，所述控制逻辑控制所述外围电路并且使得所述截止电压增加，其中，所述截止电压通过偏移电压增加。
5.根据权利要求4所述的半导体存储装置，
其中，所述偏移电压根据所述多个存储单元的沟道宽度是可变的。
6.根据权利要求4所述的半导体存储装置，
其中，当所述多个存储单元的沟道宽度减小时，所述偏移电压减小。
7.一种操作半导体存储装置的方法，所述方法包括以下步骤：
提供存储单元阵列，所述存储单元阵列包括垂直堆叠并且布置在位线与源极线之间的多个存储单元；
向所述多个存储单元施加通过电压；
向所述多个存储单元当中与选择的存储单元相邻的存储单元施加截止电压；
向所选择的存储单元施加程序电压；以及
选择所选择的存储单元的后续存储单元并且根据施加的通过电压来重新执行对所述半导体存储装置的操作，
其中，当在程序序列中较早地执行所选择的存储单元中的程序操作时，所述截止电压减小。
8.根据权利要求7所述的方法，
其中，在正常程序操作期间，所述后续存储单元是沿着朝向所述位线的方向与所选择的存储单元相邻的存储单元，并且在反向程序操作期间，所述后续存储单元是沿着朝向所述源极线的方向与所选择的存储单元相邻的存储单元。
9.根据权利要求7所述的方法，
其中，所述截止电压使得与所选择的存储单元相邻的所述存储单元关断并且引起沟道的局部升压现象。
10.根据权利要求9所述的方法，
其中，当所述截止电压增加时，所述沟道的升压电平减小。
11.根据权利要求7所述的方法，
其中，所述多个存储单元被垂直地堆叠在半导体基板上，并且
其中，当所述存储单元被布置为更靠近所述半导体基板并且位置降低时，所述存储单元的沟道宽度减小。
12.根据权利要求11所述的方法，
其中，所述截止电压通过偏移电压增加，并且所述偏移电压根据所述存储单元的沟道宽度而变化。
13.根据权利要求12所述的方法，
其中，当所述存储单元的沟道宽度减小时，所述偏移电压减小。
14.一种操作半导体存储装置的方法，所述方法包括以下步骤：
提供存储单元阵列，所述存储单元阵列包括在源极线与位线之间串联联接的第一存储单元、管道晶体管以及第二存储单元；
向所述第一存储单元与所述第二存储单元以及所述管道晶体管施加通过电压；
向所述第一存储单元与所述第二存储单元当中与选择的存储单元相邻的存储单元施加截止电压；以及
向所选择的存储单元施加程序电压，
其中，所述截止电压根据所选择的存储单元的地址是可变的。
15.根据权利要求14所述的方法，
其中，所述存储单元阵列被配置为使得所述第一存储单元与所述第二存储单元根据地址序列被连续地编程。
16.根据权利要求14所述的方法，
其中，当所选择的存储单元的地址增加时，所述截止电压通过偏移电压增加。
17.根据权利要求16所述的方法，
其中，所述第一存储单元与所述第二存储单元以U型结构堆叠在半导体基板上，并且
其中，当所述存储单元被布置为更靠近所述管道晶体管时，所述存储单元的沟道宽度减小。
18.根据权利要求17所述的方法，
其中，当所述存储单元的沟道宽度减小时，所述偏移电压减小。
19.根据权利要求14所述的方法，
其中，当所述地址增加时所述截止电压通过偏移电压增加，其中，在被布置在所述源极线与所述管道晶体管之间的所述第一存储单元中，当所述地址增加时，所述偏移电压减小。
20.根据权利要求14所述的方法，
其中，当所述地址增加时所述截止电压通过偏移电压增加，其中，在被布置在所述位线与所述管道晶体管之间的所述第二存储单元中，当所述地址增加时，所述偏移电压增加。
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