CN107305785A - 半导体存储器件及其操作方法 - Google Patents

Abstract

本文提供了一种半导体存储器件及其操作方法。半导体存储器件可以包括：存储单元阵列、外围电路和控制逻辑。存储单元阵列可以包括分组为多个页的存储单元。外围电路可以执行用于多个页的编程操作。控制逻辑可以控制外围电路，以通过施加逐步地增加第一步进电压的编程电压至多个页中的选中页，以及通过施加逐步地增加第二步进电压的通过电压至多个页中的未选中页，来执行编程操作。第二步进电压可以根据未选中页的存储单元在存储单元阵列中的位置来改变。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2016年4月25日提交的第10-2016-0050344号韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各种实施例总体而言涉及一种电子设备，并且更具体地，涉及一种半导体存储器件及其操作方法。

背景技术

半导体器件可以被制造成集成电路。半导体存储器件为在集成电路上实施的数据储存器件。半导体存储器件被分类成易失性存储器件和非易失性存储器件。

非易失性存储器件即使在电力关断或者中断时，也能保持存储于其中的数据。因此，非易失性存储器件可以用于二级储存器的工作，当器件断电时不丢失数据。非易失性存储器件的示例包括：只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等。快闪存储器可以被分类为或非(NOR)型和与非(NAND)型。

快闪存储器件的存储单元阵列可以具有存储单元串水平地布置在半导体衬底上的二维结构。可替选地，快闪存储器件的存储单元阵列可以具有存储单元串垂直地布置在半导体衬底上的三维结构。

发明内容

在本公开的实施例中，半导体存储器件可以包括存储单元阵列、外围电路和控制逻辑。存储单元阵列可以包括分组为多个页的存储单元。外围电路可以执行用于多个页的编程操作。控制逻辑可以控制外围电路，以通过施加逐步地增加第一步进电压的编程电压至多个页中的选中页，以及通过施加逐步地增加第二步进电压的通过电压至多个页中的未选中页，来执行编程操作。第二步进电压可以根据未选中页的存储单元在存储单元阵列中的位置来改变。

在本公开的实施例中，可以提供用于包括多个页的存储块的编程操作的半导体存储器件的操作方法，多个页具有沿着垂直插塞顺序层叠在半导体衬底上的多个存储单元。该操作方法可以包括：施加逐步地增加第一步进电压的编程电压至多个页中的选中页；以及施加逐步地增加第二步进电压的通过电压至多个页中的未选中页。施加至未选中页的通过电压的第二步进电压可以根据未选中页的存储单元在存储单元阵列中的位置来改变。

附图说明

图1为图示了根据本公开的实施例的半导体存储器件的示例的示图。

图2为图示了图1中的存储单元阵列的示例结构的示图。

图3为图示了包括在图2的存储块中的存储单元串的示例的透视图。

图4为图示了图3的存储单元串的示例结构的截面图。

图5为图示了图3的存储单元串的示例的示图。

图6图示了根据本公开的实施例的编程电压和通过电压的示例波形图。

图7图示了根据本公开的实施例的编程电压和通过电压的示例波形图。

图8为图示了具有多层层叠结构的图3中的存储单元串的示例的截面图。

图9为用于描述具有被分成两组的图5中的存储单元串的半导体存储器件的操作方法的示例的示图。

图10为用于描述具有被分成多个组的图5中的存储单元串的半导体存储器件的操作方法的示例的示图。

图11为用于描述具有被分成多个组的图8中的存储单元串的半导体存储器件的操作方法的示例的示图。

图12为图示了包括在图2的存储块中的存储单元串的示例的透视图。

图13为图示了图12的存储单元串的示例结构的截面图。

图14为图示了图12中的单元串的示例的示图。

图15为图示了具有多层层叠结构的图12中的存储单元串的示例的截面图。

图16为用于描述具有被分成两组的图14中的存储单元串的半导体存储器件的操作方法的示例的示图。

图17为用于描述具有被分成多个组的图14中的存储单元串的半导体存储器件的操作方法的示例的示图。

图18为用于描述具有被分成多个组的图15中的存储单元串的半导体存储器件的操作方法的示例的示图。

图19为图示了包括图1中的半导体存储器件的存储系统的示例的示图。

图20为图示了包括图1中的半导体存储器件的存储系统的示例的示图。

图21为图示了包括图20中的存储系统的计算系统的示例的示图。

具体实施方式

现在，将在下文中参照附图更全面地描述示例实施例；然而，它们可以被呈现为不同的形式，并且不应当被解释为限制于本文中所阐述的实施例。更确切地，这些实施例被提供为使得本公开将充分和完整，并且将充分地把示例实施例的范围传达给本领域的技术人员。

在附图中，为了清楚地说明，可以夸大尺寸。将理解的是，当元件被称作“在”两个元件“之间”时，其可以是在两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。

在下文中，将参照附图来更具体地描述实施例。本文参照截面图来描述实施例，截面图是实施例(以及中间结构)的示意性图示。照此，将预料到，图示的形状变化由于例如制造技术和/或公差而导致的。因而，实施例不应被解释为局限于本文所说明的区域的特定形状，而是可以包括由例如制造导致的形状的偏差。在附图中，为了清楚起见可以夸大层和区域的长度和尺寸。在附图中，相同的附图标记表示相同的元件。

诸如“第一”和“第二”的术语可以用于描述各种部件，但是它们不应当限制各种部件。那些术语仅用于区分一个部件与其它部件的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可以称为第二部件，而第二部件可以称为第一部件等。此外，“和/或”可以包括所提及的部件中的任意一个或者组合。

此外，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或者“包括有/包含有”表示一个或更多个部件、步骤、操作和元件存在或者被添加。

此外，除非另外限定，否则在本说明书中使用的全部术语(包括技术术语和科技术语)具有与相关技术领域的技术人员通常理解的相同的含义。在通用字典中限定的术语应当被解释为具有与在相关技术领域的上下文中解释的相同的含义，除非在本说明书中另外清楚地限定，否则不应当解释为具有理想的或者过度正式的含义。

还应当注意，在本说明书中，“连接/耦接”不仅表示一个部件直接与另一个部件耦接，还表示经由中间部件与另一个部件间接耦接。另一方面，“直接连接/直接耦接”表示一个部件与另一个部件直接耦接，而没有中间部件。

图1为图示了根据本公开的实施例的半导体存储器件的示例的示图。

参见图1，半导体存储器件100包括：存储单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140和电压发生电路150。

半导体存储器件100的多个存储单元可以布置成存储单元阵列110。存储单元阵列110的存储单元可以被分组成多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以经由字线WL与地址解码器120耦接。存储块BLK1至BLKz也可以经由位线BL1至BLm与读取和写入电路130耦接。存储块BLK1至BLKz中的每个包括多个存储单元。在实施例中，多个存储单元可以为非易失性存储单元。与单个字线共同耦接的多个存储单元可以被限定为一页。此外，每个存储块包括多个页。

半导体存储器件100的编程操作可以基于页来执行。存储单元阵列110的存储块BLK1至BLKz中的每个可以包括多个存储单元串。存储单元串中的每个可以包括多个存储单元。例如，存储单元串中的每个可以包括垂直地层叠在半导体衬底上的多个存储单元。存储单元串中的每个可以包括耦接在位线BL与源极线SL之间的一个或更多个漏极选择晶体管、多个存储单元以及一个或更多个源极选择晶体管。

地址解码器120、读取/写入电路130和电压发生电路150作为用于驱动存储单元阵列110的外围电路来操作。

地址解码器120可以经由字线WL与存储单元阵列110耦接。地址解码器120可以响应于由控制逻辑140提供的控制信号来操作。半导体存储器件100还可以包括输入/输出缓冲器(未示出)。地址解码器120经由输入/输出缓冲器来接收地址ADDR。地址ADDR可以包括用于选择存储单元阵列110的存储块BLK1至BLKz中的一个或更多个的块地址。地址解码器120可以将地址ADDR解码，以获得行地址。在编程操作期间，地址解码器120可以响应于从接收的地址ADDR中获得的行地址，来将通过电压发生电路150产生的编程电压Vpgm、通过电压Vpass和操作电压施加至存储单元阵列110的多个存储单元、一个或更多个漏极选择晶体管以及一个或更多个源极选择晶体管。地址解码器120还可以将地址ADDR解码，以获得列地址Yi。地址解码器120可以将列地址Yi传送至读取/写入电路130。

被接收以执行编程操作的地址ADDR可以包括：块地址、行地址和列地址Yi。地址解码器120可以根据块地址和行地址来选择一个存储块和一个字线。列地址Yi可以通过在地址解码器120处将地址ADDR解码来获得，并且可以被提供至读取和写入电路130。

地址解码器120可以包括：块解码器、行解码器、列解码器和地址缓冲器等。

读取和写入电路130可以包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可以经由位线BL1至BLm与存储单元阵列110耦接。页缓冲器PB1至PBm可以接收在编程操作期间被写入的数据DATA，并且可以暂时地进行存储。页缓冲器PB1至PBm可以利用编程允许电压或者编程禁止电压，来根据数据DATA控制位线BL1至BLm中的相应一个的电势。此外，页缓冲器PB1至PBm可以感测相应存储单元在编程验证操作期间的编程状态，将其与期望被写入和暂时存储在页缓冲器PB1至PBm中的数据DATA进行比较，以及验证相应存储单元是否已被完全编程。

读取/写入电路130可以响应于由控制逻辑140提供的控制信号来操作。在实施例中，读取/写入电路130可以包括页缓冲器(或者页电阻器)、行选择电路等。

控制逻辑140可以与地址解码器120、读取/写入电路130和电压发生电路150耦接。控制逻辑140可以经由半导体存储器件100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可以响应于命令CMD来控制半导体存储器件100的整体操作。

在编程操作期间，根据实施例的控制逻辑140可以控制电压发生电路150，以施加编程电压Vpgm至从多个页选中的页，多个页中的每个包括沿着垂直插塞层叠在半导体衬底上的多个存储单元。在实施例中，编程电压Vpgm可以为逐步地增加第一步进电压的增量式步进脉冲。在编程操作期间，控制逻辑140也可以控制电压发生电路150，以将通过电压Vpass施加至未选中页。在实施例中，通过电压Vpass可以逐步地增加第二步进电压，并且第二步进电压可以根据未选中页中的存储单元的位置来改变。

例如，施加至未选中页的通过电压Vpass的第二步进电压可以根据垂直插塞在半导体衬底上的位置来确定(例如，是否保持/增加/减小通过电压)。

在实施例中，施加至未选中页的通过电压Vpass的第二步进电压可以根据在半导体衬底上的垂直插塞的宽度来调节。这里，垂直插塞的宽度越小，通过电压Vpass所增加的第二步进电压越小。如果未选中页的存储单元设置在垂直插塞相对宽的位置处，则电压发生电路150可以将要施加至未选中页的存储单元的通过电压Vpass增加相对高的第二步进电压，如果未选中页的存储单元设置在垂直插塞相对窄的位置处，则电压发生电路150可以将要施加至未选中页的存储单元的通过电压Vpass增加相对低的第二步进电压。在实施例中，如果未选中页的存储单元设置在垂直插塞相对窄的位置处，则施加至未选中页的通过电压Vpass的第二步进电压逐步减小。因此，施加至大插塞宽度区域的最后通过电压Vpass可以比施加至小插塞宽度区域的最后通过电压Vpass高。

在实施例中，多个页可以被分成多个组，并且控制逻辑140可以控制电压发生电路150，使得施加至不同组的通过电压Vpass的第二步进电压彼此不同。例如，当通过电压Vpass施加至设置在垂直插塞相对窄的位置处的组时，通过电压Vpass的第二步进电压可以比施加至设置在垂直插塞相对宽的位置处的组的通过电压Vpass的第二步进电压小。此外，在实施例中，当通过电压Vpass施加至设置在垂直插塞相对窄的位置处的组时，通过电压Vpass的第二步进电压可以逐步地减小。因此，施加至大插塞宽度区域的页组的最后通过电压Vpass可以比施加至小插塞宽度区域的页组的最后通过电压Vpass高。

在实施例中，施加至相应未选中页的通过电压Vpass的第二步进电压中的每个可以是恒定的，而与施加通过电压Vpass的次数无关。可替选地，施加至相应未选中页的通过电压Vpass的第二步进电压中的每个可以随着施加通过电压Vpass至未选中页的迭代次数而增大或减小。

在实施例中，施加至未选中存储单元的不同区域的第一通过电压Vpass可以彼此相同。可替选地，施加至未选中页的不同区域的第一通过电压Vpass可以根据未选中页所在的位置(例如，根据未选中页在大插塞宽度区域还是小插塞宽度区域)来改变。

另外，在实施例中，当通过电压Vpass施加至相邻于选中页的未选中页时，通过电压Vpass的第二步进电压可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。对此，控制逻辑140可以控制电压发生电路150，使得编程电压Vpgm的第一步进电压与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压之间的差值小于或等于预设值。

在编程操作期间，电压发生电路150可以在控制逻辑140的控制下产生编程电压Vpgm、通过电压Vpass和多个操作电压。多个操作电压可以包括管道晶体管操作电压。

图2为图示了图1中的存储单元阵列的示例结构的示图。

参见图2，存储单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括沿着垂直插塞层叠在半导体衬底上的多个存储单元。存储单元可以布置在+X、+Y和+Z方向上。

图3为图示了包括在图2的存储块中的存储单元串的示例的透视图，以及图4为图示了图3中的存储单元串的示例结构的截面图。

图3图示了相对于+X、+Y和+Z方向具有三维结构的存储单元串，以及图4图示了由垂直于线I-I’的平面形成的图3的单元串的截面图。

参见图3和图4，公共源极线SL可以形成在半导体衬底上。源极选择线SSL、字线WL0至WLn、漏极选择线DSL和位线BL顺序地层叠并且彼此间隔开，它们可以形成在公共源极线SL之上。插塞PLG垂直地穿通源极选择线SSL、字线WL0至WLn以及漏极选择线DSL，插塞PLG可以形成在公共源极线SL与位线BL之间。插塞PLG的上端可以与位线BL耦接，并且插塞PLG的下端可以与公共源极线SL耦接。插塞PLG可以配置有圆柱形沟道层CH和圆柱形存储层ONO。例如，沟道层CH可以形成在圆柱形存储层ONO中。字线WL0至WLn和与其耦接的存储层ONO可以构成存储单元。

插塞PLG可以以如下方式形成：形成垂直地穿通公共源极线SL、源极选择线SSL、字线WL0至WLn以及漏极选择线DSL的垂直插塞孔，然后利用存储层ONO和沟道层CH来填充垂直插塞孔。垂直插塞孔可以具有与深度无关的恒定的宽度，但是由于制造工艺差异，所以垂直插塞孔可以随着其向下延伸而逐渐减小。即，垂直插塞孔的宽度在其顶端为最大，而在其底端为最小。例如，假设插塞PLG的上部的宽度为第一宽度CD1，而插塞PLG的下部的宽度为第二宽度CD2。在该示例中，第二宽度CD2可以比第一宽度CD1窄。这里，第一宽度CD1和第二宽度CD2是相对的，并且不表示在插塞PLG上的具体位置的宽度。即，如果在插塞PLG上的某一位置处的宽度为第一宽度CD1，则在比所述某一位置低的位置处的宽度为第二宽度CD2。照此，插塞PLG的宽度可以根据位置来改变。因此，由相同的编程电压编程的存储单元可以根据存储单元的位置而具有不同的阈值电压。例如，用于形成在插塞PLG的小插塞宽度区域处的存储单元的编程操作可以比形成在插塞PLG的大插塞宽度区域处的存储单元的编程操作更迅速地进行。即，形成在插塞PLG的小插塞宽度区域处的存储单元可以称作为“快速”单元。

图5为图示了图3中的存储单元串的示例的示图。

参见图5，存储单元串可以垂直地耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST可以分别与源极选择线SSL和漏极选择线DSL耦接。存储单元C0至Cn可以分别与字线WL0至WLn耦接。与不同的字线WL0至WLn耦接的存储单元C0至Cn可以包括在不同的页中。

图6图示了根据本公开的实施例的编程电压和通过电压的示例波形图。

参见图3至图6，编程操作可以基于页顺序地执行。例如，包括与字线WL0耦接的存储单元C0的多个存储单元可以限定为第一页，而包括与字线WLn耦接的存储单元Cn的多个存储单元可以限定为最后一页。

当编程电压Vpgm施加至与选中页的存储单元耦接的选中字线时，通过电压Vpass可以施加至与未选中页的存储单元耦接的未选中字线。

在增量式步进脉冲编程(ISPP)中，编程电压Vpgm可以随着编程循环的迭代次数增加而增加第一步进电压(ΔV1)。

在编程操作期间，施加至未选中字线的通过电压Vpass可以随着编程循环的迭代次数增加而增加第二步进电压。第二步进电压可以保持恒定，或者可以根据未选中字线的位置而增大或减小。

更具体地，施加至未选中页的存储单元的通过电压Vpass的第二步进电压可以保持恒定，或者根据插塞PLG的宽度而增大或减小。如果未选中页的存储单元处于插塞PLG的大插塞宽度区域中，则针对大插塞宽度区域逐步地增加第二步进电压ΔV1_1至ΔV1_X的通过电压Vpass可以施加至未选中页。第二步进电压ΔV1_1至ΔV1_X中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以随着通过电压Vpass的施加次数的增加而增大或减小。如果未选中页的存储单元处于插塞PLG的小插塞宽度区域中，则针对小插塞宽度区域逐步地增加第二步进电压ΔVn_1至ΔVn_X的通过电压Vpass可以施加至未选中页。第二步进电压ΔVn_1至ΔVn_X中的每个可以是恒定的，而与施加通过电压Vpass的次数无关，或者可以随着施加通过电压Vpass的迭代次数的增加而增大或减小。

施加至大插塞宽度区域中的未选中页的通过电压Vpass的第二步进电压可以比施加至小插塞宽度区域中的未选中页的通过电压Vpass的第二步进电压大。例如，插塞PLG的宽度越小，通过电压Vpass所增加的第二步进电压将越小。例如，针对大插塞宽度区域逐步地增加第二步进电压ΔV1_1至ΔV1_X的通过电压Vpass可以施加至未选中页之中的包括存储单元Cn的页。针对小插塞宽度区域逐步地增加第二步进电压ΔVn_1至ΔVn_X的通过电压Vpass可以施加至未选中页之中的包括存储单元C0的页。在实施例中，施加至未选中页的通过电压Vpass的第二步进电压可以逐步地减小。因此，施加至小插塞宽度区域中的未选中页的最后通过电压Vpass可以比施加至大插塞宽度区域中的未选中页的最后通过电压Vpass低。

此外，在施加至未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以根据未选中页是处于小插塞宽度区域中还是处于大插塞宽度区域中来改变。

图7图示了根据本公开的实施例的编程电压和通过电压的示例波形图。

参见图3至图5和图7，对垂直地层叠在半导体衬底上的多个存储单元C0至Cn逐页地顺序执行编程操作。例如，包括与字线WL0耦接的存储单元C0的多个存储单元可以限定为第一页，而包括与字线WLn耦接的存储单元Cn的多个存储单元可以限定为最后一页。

逐步地增加第一步进电压△V1的编程电压Vpgm可以施加至多个页之中的选中页。

施加至相邻于选中页的页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以与施加通过电压Vpass的迭代次数成比例地增大或减小。

例如，当在多个页之中的包括存储单元C1的页被选中，并且逐步地增加第一步进电压△V1的编程电压Vpgm施加至该页时，逐步地增加第二步进电压△Va_1至△Va_X的通过电压Vpass可以施加至分别包括相邻于存储单元C1的存储单元C0和存储单元C2的页。这里，施加至选中页的编程电压Vpgm的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以设定成小于或等于预设值。例如，施加至选中页的编程电压Vpgm的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_2之间的差值可以设定成小于或等于预设值。施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压可以根据插塞PLG的位置或插塞PLG的宽度来调节，如参照图6所述。

图8为图示了具有多层层叠结构的图3中的存储单元串的示例的截面图。

参见图8，公共源极线SL和位线BL可以形成在半导体衬底之上。多层层叠结构可以包括多个层叠STA_1至STA_i，它们层叠在彼此的顶部上并且设置在公共源极线SL与位线BL之间。多层层叠结构可以包括：多个导电层SSL、WL0至WLn、DSL以及多个插塞PLG_1至PLG_i。在多个导电层SSL、WL0至WLn以及DSL之中，最下面的导电层可以形成源极选择线SSL，而最上面的导电层可以形成漏极选择线DSL。设置在源极选择线SSL与漏极选择线DSL之间的导电层可以形成字线WL0至WLn。多个导电层SSL、WL0至WLn以及DSL可以在不同高度处包围多个插塞PLG_1至PLG_i。插塞PLG_1至PLG_i中的每个可以配置有沟道层CH和存储层ONO。沟道层CH的表面可以被存储层ONO包围。例如，字线WL0、与字线WL0相对应的存储层ONO和沟道层CH可以构成存储单元。

层叠STA_1至STA_i中的每个可以包括多个插塞PLG_1至PLG_i。这里，插塞PLG_1至PLG_i的上部区域CD1a至CDia的宽度可以比插塞PLG_1至PLG_i的下部区域CD1b至CDib的宽度大。插塞PLG_1至PLG_i可以彼此耦接。

尽管图8图示了多层层叠结构中的每个层叠具有八个字线，但是本公开不限制于此。

图9为用于描述具有被分成两组的图5中的存储单元串的半导体存储器件的操作方法的示例的示图。

参见图3至图7和图9，存储单元串可以垂直地耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn以及漏极选择晶体管DST。源极选择线SSL和漏极选择线DSL可以分别与源极选择晶体管SST和漏极选择晶体管DST耦接。字线WL0至WLn可以分别与存储单元C0至Cn耦接。与不同的字线WL0至WLn耦接的存储单元C0至Cn可以包括在不同的页中。例如，与相同的字线耦接并且与不同的单元串耦接的多个存储单元可以限定为一页。编程操作可以基于页顺序地执行。

存储单元串可以被分成两组。例如，与字线WL0至WL3耦接的存储单元C0至C3可以包括在第一组GR_1中，而与字线WL4至WLn耦接的存储单元C4至Cn可以包括在第二组GR_2中。与包括在每一组中的字线耦接的存储单元的数目可以改变。

施加至包括未选中页的第一组GR_1和第二组GR_2中的每个的通过电压Vpass的第二步进电压可以彼此不同。例如，与施加至设置在插塞PLG相对宽的位置处的第二组GR_2的通过电压Vpass的第二步进电压相比，施加至设置在插塞PLG相对窄的位置处的第一组GR_1的通过电压Vpass的第二步进电压可以较低。因而，施加至第一组GR_1的最后通过电压Vpass可以低于施加至第二组GR_2的最后通过电压Vpass。这里，施加至包括在第一组GR_1和第二组GR_2中的相应未选中页的通过电压Vpass的第二步进电压中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以随着施加的迭代次数增加而增大或者减小。此外，在施加至包括在第一组GR_1和第二组GR_2中的未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以彼此不同。此外，施加至包括在第一组GR_1和第二组GR_2中的未选中页之中的、设置成相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。这里，施加至选中页的编程电压的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以小于或等于预设值。

图10为用于描述具有被分成多个组的图5中的存储单元串的半导体存储器件的操作方法的示例的示图。

参见图3至图7和图10，存储单元串可以垂直地耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST可以分别与源极选择线SSL和漏极选择线DSL耦接。字线WL0至WLn可以分别与存储单元C0至Cn耦接。包括存储单元C0至Cn的多个存储单元可以包括在不同的页中。用于包括存储单元C0至Cn的多个存储单元的编程操作可以基于页来顺序地执行。例如，包括与字线WL0耦接的存储单元C0的多个存储单元可以限定为一页。存储单元串可以被分成多个组GR_1至GR_k。例如，分别与字线WL0和字线WL1耦接的存储单元C0和存储单元C1可以包括在第一组GR_1中，而分别与字线WL2和字线WL3耦接的存储单元C2和存储单元C3可以包括在第二组GR_2中。此外，分别与字线WLn-2和字线WLn-3耦接的存储单元Cn-2和存储单元Cn-3可以包括在第(k-1)组GR_k-1中，以及分别与字线WLn和字线WLn-1耦接的存储单元Cn和存储单元Cn-1可以包括在第k组GR_k中。这里，包括在单个组中的存储单元的数目不限于图10中的数目。

根据本公开的实施例，施加至包括在相应组GR_1至GR_k中的未选中页的通过电压Vpass的第二步进电压可以彼此不同。例如，施加至设置在插塞PLG的大插塞宽度区域中的第k组GR_k的通过电压Vpass的第二步进电压可以大于施加至设置在插塞PLG的小插塞宽度区域中的第一组GR_1的通过电压Vpass的第二步进电压。例如，插塞PLG的宽度越小，通过电压Vpass增加的第二步进电压将越小。在实施例中，施加至相应组GR_1至GR_k的通过电压Vpass的第二步进电压可以逐步地减小。因而，施加至第k组GR_k的最后通过电压Vpass可以高于施加至第一组GR_1的最后通过电压Vpass。这里，施加至包括在组GR_1至GR_k中的相应未选中页的通过电压Vpass的第二步进电压中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以随着施加的次数增加而增大或者减小。此外，在施加至包括在组GR_1至GR_k中的未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以彼此不同。此外，施加至包括在组GR_1至GR_k中的未选中页之中的设置成相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。这里，施加至选中页的编程电压的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以小于或等于预设值。

图11为用于描述具有被分成多个组的图8中的存储单元串的半导体存储器件的操作方法的示例的示图。

参见图6至图8和图11，存储单元串可以耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST和漏极选择晶体管DST可以分别与源极选择线SSL和漏极选择线DSL耦接，并且字线WL0至WLn可以分别与存储单元C0至Cn耦接。包括存储单元C0至Cn的多个存储单元可以包括在不同的页中。存储串可以分成多个单个层叠STA_1至STA_i。层叠STA_1至STA_i中的每个可以被分成多个组。例如，层叠STA_1可以包括多个组GR1_1至GR1_k。这里，分别与字线WL0和字线WL1耦接的存储单元C0和存储单元C1可以包括在第一组GR1_1中，并且分别与字线WL6和字线WL7耦接的存储单元C6和存储单元C7可以包括在组GR1_k中。单个层叠STA_2可以包括多个组GR2_1至GR2_k。分别与字线WL8和字线WL9耦接的存储单元C8和存储单元C9可以包括在组GR2_1中，并且分别与字线WL14和字线WL15耦接的存储单元C14和存储单元C15可以包括在组GR2_k中。单个层叠STA_i可以包括多个组GRi_1至GRi_k。分别与字线WLn-7和字线WLn-6耦接的存储单元Cn-7和存储单元Cn-6可以包括在组GRi_1中，以及分别与字线WLn-1和字线WLn耦接的存储单元Cn-1和存储单元Cn可以包括在组GRi_k中。这里，包括在相应组中的存储单元的数目不限于图11中的数目。

根据本公开的实施例，施加至包括在相应层叠STA_1至STA_i中的相应组的通过电压Vpass的第二步进电压可以彼此不同。例如，施加至设置在插塞的大插塞宽度区域中的层叠STA_1的组GR1_k的通过电压Vpass的第二步进电压可以大于施加至设置在插塞的小插塞宽度区域中的层叠STA_1的组GR1_1的通过电压Vpass的第二步进电压。同样地，施加至设置在插塞的大插塞宽度区域中的层叠STA_2的组GR2_k的通过电压Vpass的第二步进电压可以大于施加至设置在插塞的小插塞宽度区域中的层叠STA_2的组GR2_1的通过电压Vpass的第二步进电压。另外，施加至设置在插塞的大插塞宽度区域中的层叠STA_i的组GRi_k的通过电压Vpass的第二步进电压可以大于施加至设置在插塞的小插塞宽度区域中的层叠STA_i的组GRi_1的通过电压Vpass的第二步进电压。例如，插塞的宽度越小，通过电压Vpass增加的第二步进电压将越小。即，施加至包括在每个层叠STA_1至STA_i中的组的通过电压Vpass的第二步进电压可以根据组在大插塞宽度区域和小插塞宽度区域之间的位置来改变。在实施例中，施加至相应组GRi_1至GRi_k的通过电压Vpass的第二步进电压可以逐步地减小。因此，施加至每个层叠STA_1至STA_i的小插塞宽度区域中的组的最后通过电压Vpass可以低于施加在每个层叠STA_1至STA_i的大插塞宽度区域中的组的最后通过电压Vpass。施加至包括在组中的相应未选中页的通过电压Vpass的第二步进电压中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以随着施加次数的增加而增大或减小。此外，在施加至包括在组中的未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以根据未选中页处于小插塞宽度区域或者大插塞宽度区域中来改变。此外，施加至包括在组中的未选中页之中的设置成相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。这里，施加至选中页的编程电压的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以小于或等于预设值。

图12为图示了包括在图2的存储块中的存储单元串的示例的透视图，以及图13为图示了图12中的存储单元串的示例结构的截面图。这里，出于清晰的目的，附图中省略了层间绝缘层。

图12图示了相对于+X、+Y和+Z方向具有三维结构的存储单元串，以及图13图示了由垂直于线II-II’的平面形成的图12的单元串的截面图。

参见图12和图13，存储块可以包括U形插塞。U形插塞可以包括：形成在管道栅PG中的管道沟道层P_CH、以及与管道沟道层P_CH耦接的成对的源极侧插塞S_PLG和漏极侧插塞D_PLG。源极侧插塞S_PLG的上端可以与公共源极线SL耦接。源极侧插塞S_PLG的下端可以与管道沟道层P_CH耦接。漏极侧插塞D_PLG的上端可以与位线BL耦接。漏极侧插塞D_PLG的下端可以与管道沟道层P_CH耦接。

多个源极侧导电层SSL和WL0至WLp可以在源极侧插塞S_PLG上在不同高度处包围源极侧插塞S_PLG。多个漏极侧导电层DSL和WLp+1至WLn可以在漏极侧插塞D_PLG上在不同高度处包围漏极侧插塞D_PLG。

U形插塞的内部可以配置成具有存储层ONO和包括管道沟道层P_CH的沟道层，并且可以形成为存储层ONO包围沟道层的表面的方式。例如，导电层WL0和与导电层WL0耦接的存储层ONO可以构成存储单元。这里，最下面的导电层可以形成字线WLp和WLp+1，最上面导电层可以形成源极选择线SSL和漏极选择线DSL。源极选择线SSL与漏极选择线DSL之间的导电层可以形成字线WL0至WLn。

源极侧插塞S_PLG和漏极侧插塞D_PLG可以以如下方式来形成：通过在彼此的顶部上顺序地层叠多个导电层SSL、WL0至WLn，进行刻蚀，然后利用沟道材料来填充空的空间，从而形成插塞孔。插塞孔可以具有恒定的宽度，而与深度无关，但是由于制造工艺差异，插塞孔可以随着向下延伸而逐渐减小。即，垂直插塞孔的宽度在其顶部处最大，而在其底部处最小。例如，假设U形插塞的上部的宽度为第一宽度CD1，而U形插塞的下部的宽度为第二宽度CD2。在该示例中，第二宽度CD2可以比第一宽度CD1窄。这里，第一宽度CD1和第二宽度CD2是相对的，并且不表示在U形插塞上的特定位置处的宽度。即，如果在U形插塞上某一位置处的宽度为第一宽度CD1，则在比该位置低的位置处的宽度为第二宽度CD2。

照此，U形插塞的宽度可以根据位置来改变。因此，由相同的编程电压编程的存储单元可以根据存储单元的位置而具有不同的阈值电压。例如，形成在U形插塞的小插塞宽度区域处的存储单元的编程操作可以进行地比形成在U形插塞的大插塞宽度区域处的存储单元的编程操作更迅速。即，形成在U形插塞的小插塞宽度区域处的存储单元可以被称作为“快速”单元。

图14为图示了图12中的存储单元串的示例的示图。

参见图14，存储单元串可以具有U形。存储单元串可以耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn、管道晶体管PT和漏极选择晶体管DST。在存储单元C0至Cn之中，设置在源极选择晶体管SST与管道晶体管PT之间的存储单元可以限定为源极侧存储单元Cp至C0。在存储单元C0至Cn之中，设置在漏极选择晶体管DST与管道晶体管PT之间的存储单元可以限定为漏极侧存储单元Cp+1至Cn。源极选择晶体管SST和漏极选择晶体管DST可以分别与源极选择线SSL和漏极选择线DSL耦接。存储单元C0至Cn可以分别与字线WL0至WLn耦接。此外，管道晶体管PT与管道栅PG耦接。

将参照图6、图7和图14来描述根据本公开的实施例的半导体存储器件的操作方法。

可以对存储单元C0至Cn逐页地顺序执行编程操作。例如，与相同的字线耦接并且包括在不同的单元串中的存储单元被限定为一页。源极侧存储单元Cp至C0可以设置在与漏极侧存储单元Cp+1至Cn相同的高度处。

逐步地增加第一步进电压△V1的编程电压Vpgm可以施加至多个页之中的选中页。

逐步地增加第二步进电压的通过电压Vpass可以施加至多个页之中的未选中页。根据未选中页在U形插塞上的位置，施加至未选中页的通过电压Vpass的第二步进电压可以保持恒定，或者可以增大或减小。

根据本公开的实施例，根据U形插塞的宽度，施加至未选中页的通过电压Vpass的第二步进电压可以保持恒定，或者可以增大或减小。逐步地增加第二步进电压ΔV1_1至ΔV1_X的通过电压Vpass可以施加至包括设置在U形插塞相对较宽的位置处的存储单元(例如，C0和Cn)的未选中页。第二步进电压ΔV1_1至ΔV1_X中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以与施加通过电压Vpass的迭代次数成比例地增大或减小。逐步地增加第二步进电压ΔVn_1至ΔVn_X的通过电压Vpass可以施加至包括设置在U形插塞相对较窄的位置处的存储单元(例如，Cp和Cp+1)的未选中页。第二步进电压ΔVn_1至ΔVn_X中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以与施加通过电压Vpass的迭代次数成比例地增大或减小。

施加至在U形插塞的大插塞宽度区域中的未选中页的通过电压Vpass的第二步进电压可以比施加至在U形插塞的小插塞宽度区域中的未选中页的通过电压Vpass的第二步进电压要大。例如，U形插塞的宽度越小，通过电压Vpass增加的第二步进电压将越小。例如，在未选中页之中，包括存储单元C0和Cn的页可以限定为最上面的页。逐步地增加第二步进电压ΔV1_1至ΔV1_X的通过电压Vpass可以施加至最上面的页。在未选中页之中，包括存储单元Cp和Cp+1的页可以限定为最下面的页。逐步地增加第二步进电压ΔVn_1至ΔVn_X的通过电压Vpass可以施加至最下面的页。施加至最上面的未选中页的通过电压Vpass的第二步进电压可以大于施加至最下面的未选中页的通过电压Vpass的第二步进电压。因此，在施加至未选中页的通过电压Vpass之中，施加至最上面的未选中页的最后通过电压Vpass可以高于施加至最下面的未选中页的最后通过电压Vpass。

此外，在施加至未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以根据未选中页在小插塞宽度区域或者大插塞宽度区域中而改变。

此外，在未选中页之中，施加至相邻于选中页的页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。施加至未选中页之中的相邻于选中页的页的通过电压Vpass的第二步进电压△Va_1至△Va_X中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以与施加通过电压Vpass的迭代次数成比例地增大或减小。

例如，当在多个页之中的包括存储单元C1的页被选中，并且逐步地增加第一步进电压△V1的编程电压Vpgm施加至该页时，逐步地增加第二步进电压△Va_1至△Va_X的通过电压Vpass可以施加至分别包括相邻于存储单元C1的存储单元C0和存储单元C2的页。这里，施加至选中页的编程电压Vpgm的第一步进电压△V1和施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以设定成小于或等于预设值。例如，施加至选中页的编程电压Vpgm的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_2之间的差值可以设定成小于或等于预设值。施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压可以根据插塞的位置或者插塞的宽度来调节，如参照图6所述。

图15为图示了具有多层层叠结构的图12的存储单元串的示例的截面图。

参见图15，存储块可以包括U形插塞。U形插塞可以在管道栅PG中形成管道沟道层P_CH。管道形状的多层层叠结构可以垂直地形成在公共源极线SL与管道栅PG之间。管道形状的多层层叠结构可以垂直地形成在位线BL与管道栅PG之间。管道形状的多层层叠结构可以配置成具有多个管道形状的单个层叠PSTA_1至PSTA_i。管道形状的单个层叠PSTA_1至PSTA_i中的每个可以包括多个导电层SSL、WL0至WLn和DSL、多个源极侧插塞S_PLG_1至S_PLG_i、以及多个漏极侧插塞D_PLG_1至D_PLG_i。在多个源极侧插塞S_PLG_1至S_PLG_i之中，源极侧插塞S_PLG_i的上端可以与公共源极线SL耦接，而源极侧插塞S_PLG_1的下端可以与管道沟道层P_CH耦接。在多个漏极侧插塞D_PLG_1至D_PLG_i之中，漏极侧插塞D_PLG_i的上端可以与位线SL耦接，而漏极侧插塞D_PLG_1的下端可以与管道沟道层P_CH耦接。在多个导电层SSL、WL0至WLn和DSL之中，最下面的导电层可以形成字线WLp和字线WLp+1，而最上面的导电层可以形成源极选择线SSL和漏极选择线DSL。源极选择线SSL与漏极选择线DSL之间的导电层可以形成字线WL0至WLn。多个导电层SSL、WL0至WLn和DSL可以在不同的高度处包围多个源极侧插塞S_PLG_1至S_PLG_i和多个漏极侧插塞D_PLG_1至D_PLG_i。多个源极侧插塞S_PLG_1至S_PLG_i和多个漏极侧插塞D_PLG_1至D_PLG_i可以配置成具有沟道层和存储层ONO。沟道层的表面可以被存储层ONO包围。例如，字线WL0以及与字线WL0耦接的存储层ONO和沟道层可以构成存储单元。

管道形状层叠PSTA_1至PSTA_i中的每个可以包括多个源极侧插塞S_PLG_1至S_PLG_i和多个漏极侧插塞D_PLG_1至D_PLG_i。源极侧插塞S_PLG_1至S_PLG_i和漏极侧插塞D_PLG_1至D_PLG_i的上部区域CD1a至CDia的宽度可以大于源极侧插塞S_PLG_1至S_PLG_i和漏极侧插塞D_PLG_1至D_PLG_i的下部区域CD1b至CDib的宽度。源极侧插塞S_PLG_1至S_PLG_i可以彼此耦接。漏极侧插塞D_PLG_1至D_PLG_i可以彼此耦接。尽管图15图示了每个管道形状层叠PSTA_1至PSTA_i具有八个字线，但是本公开不限于此。

图16为用于描述具有被分成两组的图14的存储单元串的半导体存储器件的操作方法的示例的示图。

参见图6、图7、图13和图16，U形存储单元串可以耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn、管道晶体管PT以及漏极选择晶体管DST。在存储单元C0至Cn之中，设置在源极选择晶体管SST与管道晶体管PT之间的存储单元可以限定为源极侧存储单元Cp至C0。在存储单元C0至Cn之中，设置在漏极选择晶体管DST与管道晶体管PT之间的存储单元可以限定为漏极侧存储单元Cp+1至Cn。源极选择晶体管SST和漏极选择晶体管DST可以分别与源极选择线SSL和漏极选择线DSL耦接。存储单元C0至Cn可以分别与字线WL0至WLn耦接。此外，管道晶体管PT可以与管道栅PG耦接。包括存储单元C0至Cn的多个存储单元可以包括在不同的页中。用于包括存储单元C0至Cn的多个存储单元的编程操作可以基于页来顺序地执行。例如，包括与字线WL0耦接的存储单元C0的多个存储单元可以限定为一页。存储单元串可以被分成两组。例如，与字线WLp-3至WLp+4耦接的存储单元Cp-3至Cp+4可以包括在第一组GRP_1中，而与字线WL0至WLp-4和WLp+5至WLn耦接的存储单元C0至Cp-4和Cp+5至Cn可以包括在第二组GRP_2中。与包括在每个组中的字线耦接的存储单元的数目可以改变。

根据本公开的实施例，分别施加至包括未选中页的第一组GRP_1和第二组GRP_2的通过电压Vpass的第二步进电压可以彼此不同。例如，施加至设置在U形插塞的小插塞宽度区域中的第一组GRP_1的通过电压Vpass的第二步进电压可以小于施加至设置在U形插塞的大插塞宽度区域中的第二组GR_2的通过电压Vpass的第二步进电压。因而，施加至第一组GRP_1的最后施加的通过电压Vpass可以小于施加至第二组GRP_2的最后施加的通过电压Vpass。施加至包括在第一组GRP_1和第二组GRP_2中的未选中页中的每个的通过电压Vpass的第二步进电压中的每个可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以随着施加的次数增加而增大或者减小。此外，在施加至包括在第一组GRP_1和第二组GRP_2中的相应未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以彼此不同。此外，施加至包括在第一组GRP_1和第二组GRP_2中的未选中页之中的设置成相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。这里，施加至选中页的编程电压的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以小于或等于预设值。

图17为用于描述具有被分成多个组的图14中的存储单元串的半导体存储器件的操作方法的示例的示图。

参见图6、图7、图13和17，U形存储单元串耦接在公共源极线SL与位线BL之间，并且包括源极选择晶体管SST、存储单元C0至Cn、管道晶体管PT以及漏极选择晶体管DST。在存储单元C0至Cn之中，设置在源极选择晶体管SST与管道晶体管PT之间的存储单元可以限定为源极侧存储单元Cp至C0。在存储单元C0至Cn之中，设置在漏极选择晶体管DST与管道晶体管PT之间的存储单元可以限定为漏极侧存储单元Cp+1至Cn。源极选择晶体管SST和漏极选择晶体管DST可以分别与源极选择线SSL和漏极选择线DSL耦接。存储单元C0至Cn可以分别与字线WL0至WLn耦接。此外，管道晶体管PT可以与管道栅PG耦接。包括存储单元C0至Cn的多个存储单元可以包括在不同的页中。用于包括存储单元C0至Cn的多个存储单元的编程操作可以基于页来顺序地执行。例如，包括与字线WL0耦接的存储单元C0的多个存储单元可以限定为一页。这里，存储单元串可以被分成多个组GRP_1至GRP_k。例如，分别与字线WLp和字线WLp-1耦接的存储单元Cp和存储单元Cp-1以及分别与字线WLp+1和字线WLp+2耦接的存储单元Cp+1和存储单元Cp+2可以包括在第一组GRP_1中。分别与字线WLp-2和字线WLp-3耦接的存储单元Cp-2和存储单元Cp-3以及分别与字线WLp+3和字线WLp+4耦接的存储单元Cp+3和存储单元Cp+4可以包括在第二组GRP_2中。例如，分别与字线WL2和字线WL3耦接的存储单元C2和存储单元C3以及分别与字线WLn-2和字线WLn-3耦接的存储单元Cn-2和存储单元Cn-3可以包括在第k-1组GRP_k-1中。分别与字线WL0和字线WL1耦接的存储单元C0和存储单元C1以及分别与字线WLn和字线WLn-1耦接的存储单元Cn和存储单元Cn-1可以包括在第k组GRP_k中。与包括在每个组中的字线耦接的存储单元的数目可以改变。

根据本公开的实施例，施加至包括未选中页的组GRP_1至GRP_k中的每组的通过电压Vpass的第二步进电压可以彼此不同。例如，如果第k组GRP_k的存储单元设置在U形插塞相对较宽的位置处，则施加至第k组GRP_k的存储单元的通过电压Vpass可以增加相对较高的第二步进电压，而如果第一组GRP_1的存储单元设置在U形插塞相对较窄的位置处，则施加至第一组GRP_1的通过电压Vpass可以增加相对较低的第二步进电压。在实施例中，施加至相应组GRP_1至GRP_k的通过电压Vpass的第二步进电压可以逐步地减小。因此，在通过电压Vpass之中的施加至U形插塞的大插塞宽度区域的最后施加的通过电压Vpass可以高于施加至U形插塞的小插塞宽度区域的最后施加的通过电压Vpass。施加至包括在组GRP_1至GRP_k中的未选中页的通过电压Vpass的每个第二步进电压可以是恒定的，而与施加通过电压Vpass的迭代次数无关。可替选地，施加至相应未选中页的通过电压Vpass的每个第二步进电压可以随着施加次数的增加而增大或减小。此外，在施加至包括在组GRP_1至GRP_k中的相应未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以根据未选中页处于小插塞宽度区域或者大插塞宽度区域来改变。此外，施加至包括在组GRP_1至GRP_k中的未选中页之中的设置成相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。这里，施加至选中页的编程电压的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以小于或等于预设值。

图18为用于描述具有被分成多个组的图15中的存储单元串的半导体存储器件的操作方法的示例的示图。

参见图6、图7、图15和图18，U形存储单元串可以耦接在公共源极线SL与位线BL之间，并且可以包括源极选择晶体管SST、存储单元C0至Cn、管道晶体管PT以及漏极选择晶体管DST。在存储单元C0至Cn之中，设置在源极选择晶体管SST与管道晶体管PT之间的存储单元可以限定为源极侧存储单元Cp至C0。在存储单元C0至Cn之中，设置在漏极选择晶体管DST与管道晶体管PT之间的存储单元可以限定为漏极侧存储单元Cp+1至Cn。源极选择晶体管SST和漏极选择晶体管DST分别与源极选择线SSL和漏极选择线DSL耦接。存储单元C0至Cn分别与字线WL0至WLn耦接。包括存储单元C0至Cn的多个存储单元可以包括在不同的页中。此外，管道晶体管PT可以与管道栅PG耦接。包括存储单元C0至Cn的多个存储单元可以包括在不同的页中。用于包括存储单元C0至Cn的多个存储单元的编程操作可以基于页来顺序地执行。例如，包括与字线WL0耦接的存储单元C0的多个存储单元可以限定为一页。存储单元串可以分成多个管道形状的单个层叠PSTA_1至PSTA_i。每个层叠PSTA_1至PSTA_i可以被分成多个组。例如，管道形状的层叠PSTA_1可以包括多个组GRP1_1至GRP1_k。分别与字线WLp和字线WLp-1耦接的存储单元Cp和存储单元Cp-1以及分别与字线WLp+1和字线WLp+2耦接的存储单元Cp+1和存储单元Cp+2可以包括在组GRP1_1中。分别与字线WLp-6和字线WLp-7耦接的存储单元Cp-6和存储单元Cp-7以及分别与字线WLp+7和字线WLp+8耦接的存储单元Cp+7和存储单元Cp+8可以包括在组GRP1_k中。管道形状的层叠PSTA_2可以包括多个组GRP2_1至GRP2_k。分别与字线WLp-8和字线WLp-9耦接的存储单元Cp-8和存储单元Cp-9以及分别与字线WLp+9和字线WLp+10耦接的存储单元Cp+9和存储单元Cp+10可以包括在组GRP2_1中。分别与字线WLp-14和字线WLp-15耦接的存储单元Cp-14和存储单元Cp-15以及分别与字线WLp+15和字线WLp+16耦接的存储单元Cp+15和存储单元Cp+16可以包括在组GRP2_k中。管道形状的层叠PSTA_i可以包括多个组GRPi_1至GRPi_k。分别与字线WL6和字线WL7耦接的存储单元C6和存储单元C7以及分别与字线WLn-6和字线WLn-7耦接的存储单元Cn-6和存储单元Cn-7可以包括在组GRPi_1中。分别与字线WL0和字线WL1耦接的存储单元C0和存储单元C1以及分别与字线WLn和字线WLn-1耦接的存储单元Cn和存储单元Cn-1可以包括在组GRPi_k中。这里，包括在相应组中的存储单元的数目不限于图18中的数目。

根据本公开的实施例，施加至包括在相应管道形状的层叠PSTA_1至PSTA_i中的相应组的通过电压Vpass的第二步进电压可以彼此不同。例如，施加至设置在U形插塞的大插塞宽度区域中的管道形状的层叠PSTA_1的组GRP1_k的通过电压Vpass的第二步进电压可以大于施加至设置在U形插塞的小插塞宽度区域中的管道形状的层叠PSTA_1的组GRP1_1的通过电压Vpass的第二步进电压。同样地，施加至设置在U形插塞的大插塞宽度区域中的管道形状的层叠PSTA_2的组GRP2_k的通过电压Vpass的第二步进电压可以大于施加至设置在U形插塞的小插塞宽度区域中的管道形状的层叠PSTA_2的组GRP2_1的通过电压Vpass的第二步进电压。另外，施加至设置在U形插塞的大插塞宽度区域中的管道形状的层叠PSTA_i的组GRPi_k的通过电压Vpass的第二步进电压可以大于施加至设置在小插塞宽度区域中的管道形状的层叠PSTA_i的组GRPi_1的通过电压Vpass的第二步进电压。即，U形插塞的宽度越小，通过电压Vpass增加的第二步进电压将越小。如果未选中页的存储单元设置在U形插塞相对较宽的位置处，则施加至未选中页的存储单元的通过电压Vpass可以增加相对较高的第二步进电压，而如果未选中页的存储单元设置在垂直插塞相对较窄的位置处，则施加至未选中页的存储单元的通过电压Vpass可以增加相对较低的第二步进电压。施加至包括在组中的相应未选中页的通过电压Vpass的每个第二步进电压可以是恒定的，而与施加通过电压Vpass的迭代次数无关，或者可以随着施加次数的增加而增大或减小。此外，在施加至包括在组中的相应未选中页的通过电压Vpass之中，第一(开始)通过电压可以彼此相等。可替选地，第一(开始)通过电压可以彼此不同。此外，施加至包括在组中的未选中页之中的设置成相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X可以等于或大于施加至除了相邻于选中页的未选中页之外的其余未选中页的通过电压Vpass的第二步进电压。这里，施加至选中页的编程电压的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X之间的差值可以小于或等于预设值。

如上所述，逐步地增加第一步进电压△V1的编程电压可以施加至多个页之中的选中页，并且逐步地增加不同的第二步进电压的通过电压Vpass可以施加至未选中页。根据垂直插塞的部分的位置，并且根据插塞的宽度，施加至未选中页的通过电压Vpass的第二步进电压可以保持恒定，或者可以增大或减小。具体地，根据未选中页的存储单元设置在插塞相对较宽的位置或者未选中页的存储单元设置在插塞相对较窄的位置，施加至未选中页的通过电压Vpass的第二步进电压可以改变。即，插塞的宽度越小，通过电压Vpass增加的第二步进电压将越小。此外，在实施例中，施加至未选中页的通过电压Vpass的第二步进电压可以逐步地减小。因此，施加至小插塞宽度区域的最后通过电压Vpass可以低于施加至大插塞宽度区域的最后通过电压Vpass，因而可以减轻通过干扰。此外，施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压可以等于或大于不相邻于选中页的其余未选中页的通过电压Vpass的第二步进电压。施加至选中页的编程电压Vpgm的第一步进电压△V1与施加至相邻于选中页的未选中页的通过电压Vpass的第二步进电压△Va_1至△Va_X中的每个之间的差值可以设定成小于或等于预设值，因而可以减轻通过干扰。

图19为图示了包括图1中的半导体存储器件的存储系统的示例的示图。

参见图19，存储系统1000可以包括半导体存储器件100和控制器1100。

半导体存储器件100的配置和操作可以与参照图1描述的半导体存储器件的相同，因而将省略或简化任何重复的具体描述。

控制器1100可以与主机Host和半导体存储器件100耦接。控制器1100被配置成响应于来自主机Host的请求来访问半导体存储器件100。例如，控制器1100被配置成控制半导体存储器件100的读取、写入、擦除和后台操作。控制器1100可以提供主机Host与半导体存储器件100之间的接口。控制器1100被配置成驱动用于控制半导体存储器件100的固件。

控制器1100包括：随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可以用作处理单元1120的操作存储器、半导体存储器件100与主机Host之间的高速缓冲存储器、以及半导体存储器件100与主机Host之间的缓冲存储器中的至少一种。处理单元1120可以控制控制器1100的整体操作。另外，控制器1100可以在写入操作期间暂时地存储从主机Host提供的编程数据。

主机接口1130可以包括用于执行主机Host与控制器1100之间的数据交换的协议。在实施例中，控制器1200可以经由诸如如下各种接口协议中的至少一种来与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、加强型小型盘接口(ESDI)以及集成驱动电子(IDE)协议、私有协议等。

存储器接口1140可以与半导体存储器件100接口。例如，存储器接口可以包括与非型接口或者或非型接口。

错误校正块1150可以利用错误校正码(ECC)来检测和校正在从半导体存储器件100接收的数据中的错误。在实施例中，错误校正块可以设置为控制器1100的元件。

控制器1100和半导体存储器件100可以被集成为单个半导体器件。在实施例中，控制器1100和半导体存储器件100可以被集成在存储卡中。例如，控制器1100和半导体存储器件100可以被集成为单个半导体器件，并且形成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或者SMC)、记忆棒多媒体卡(例如，MMC、RS-MMC或者MMC微型)、SD卡(例如，SD、迷你SD、微型SD或者SDHC)、通用快闪储存器(UFS)等。

控制器1100和半导体存储器件100可以被集成为单个半导体器件，以形成固态驱动器(SSD)。SSD包括形成为将数据存储在半导体存储器中的储存器件。

在实施例中，存储系统1000可以被提供为诸如如下电子设备的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏操纵台、导航设备、黑盒子、数码照相机、3D电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传送/接收信息的设备、用于形成家用网络的各种设备中的一种、用于形成计算机网络的各种电子设备中的一种、用于形成远程信息处理网络的各种电子设备中的一种、RFID设备、用于形成计算系统的各种元件中的一种等。

在实施例中，半导体存储器件100或者存储系统1000可以被嵌入在各种类型的封装体中。封装体的示例可以包括：封装体上封装体(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式管芯(die inwaffle pack)、晶片形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等。

图20为图示了包括图1中的半导体存储器件的存储系统的示例的示图。

参见图20，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个存储芯片。半导体存储芯片被分成多个组。

在图20中，图示了多个组中的每个经由第一通道CH1至第k通道CHk与控制器2200进行通信。图7中图示的半导体存储芯片的配置和操作可以与参照图1描述的半导体存储器件100的相同。

每个组可以经由一个公共通道与控制器2200通信。控制器2200可以具有与参照图19描述的控制器1100相同的配置，并且可以经由多个通道CH1至CHk来控制半导体存储器件2100的存储芯片的操作。

图21为图示了包括图20中的存储系统的计算系统的示例的示图。

参见图21，计算系统3000可以包括：中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。

存储系统2000可以经由系统总线3500与CPU 3100、RAM 3200、用户接口3300和电源3400电耦接。经由用户接口3300提供的或者通过CPU处理的数据可以存储在存储系统2000中。

在图21中，半导体存储器件2100被图示为经由控制器2200与系统总线3500耦接。然而，半导体存储器件2100可以与系统总线3500直接耦接。控制器2200的功能可以通过CPU3100和RAM 3200来执行。

在图21中，图示了利用参照图20描述的存储系统2000。然而，存储系统2000可以利用参照图19描述的存储系统1000来代替。在实施例中，计算系统3000可以包括参照图19和图20描述的存储系统1000和2000的全部。

在施加通过电压至包括在存储单元阵列中的多个未选中页时，本公开的各种实施例可以将通过电压增加步进电压，并且步进电压可以根据未选中页所在的位置来改变，因而减轻半导体存储器件的干扰现象。

本文公开了示例实施例，尽管使用了特定的术语，但是这些术语的使用应仅以一般性和描述性的意义来解释，并非用于进行限制。在某些情况下，本领域的技术人员清楚的是，自本申请提交起，除非另外特别指出，否则结合特定实施例所描述的特征、特性和/或元素可以单独使用，或者与结合其他实施例所描述的特征、特性和/或元素组合使用。因此，本领域的技术人员将理解的是，在不脱离所附权利要求所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体存储器件，包括：

存储单元阵列，包括分组为多个页的存储单元；

外围电路，被配置成执行用于所述多个页的编程操作；以及

控制逻辑，被配置成控制外围电路，以通过将逐步地增加第一步进电压的编程电压施加至所述多个页中的选中页，以及通过将逐步地增加第二步进电压的通过电压施加至所述多个页中的未选中页，来执行编程操作，第二步进电压根据未选中页的存储单元在存储单元阵列中的位置来改变。

2.根据权利要求1所述的半导体存储器件，其中，存储单元沿着垂直插塞垂直地层叠在半导体衬底上。

3.根据权利要求2所述的半导体存储器件，其中，控制逻辑控制外围电路，使得：根据未选中页的存储单元在插塞上的位置，施加至未选中页的通过电压的第二步进电压保持恒定，或者增大或减小。

4.根据权利要求2所述的半导体存储器件，其中，控制逻辑控制外围电路，使得：根据插塞的宽度来调节施加至未选中页的通过电压的第二步进电压。

5.根据权利要求4所述的半导体存储器件，其中，如果未选中页的存储单元设置在插塞相对较宽的位置处，则施加至未选中页的存储单元的通过电压增加相对较高的第二步进电压，而如果未选中页的存储单元设置在垂直插塞相对较窄的位置处，则施加至未选中页的存储单元的通过电压增加相对较低的第二步进电压。

6.根据权利要求5所述的半导体存储器件，其中，施加至设置在插塞相对较窄的位置处的未选中页的存储单元的最后施加的通过电压比施加至设置在插塞相对较宽的位置处的未选中页的存储单元的最后施加的通过电压要低。

7.根据权利要求2所述的半导体存储器件，其中，控制逻辑将所述多个页分成多个组，并且控制外围电路，使得施加至相应组的通过电压的第二步进电压彼此不同。

8.根据权利要求7所述的半导体存储器件，其中，控制逻辑控制外围电路，使得：当通过电压施加至设置在插塞相对较窄的位置处的组时，通过电压的第二步进电压逐步地减小。

9.根据权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路，使得施加至相应未选中页的通过电压的第二步进电压中的每个是恒定的而与施加通过电压的迭代次数无关，或者随着施加的次数增加而增大或减小。

10.根据权利要求1所述的半导体存储器件，其中，在施加至相应未选中页的通过电压之中，第一通过电压彼此相同或不同。

11.根据权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路，使得：当通过电压施加至相邻于选中页的未选中页时，该通过电压的第二步进电压等于或大于施加至除了相邻于选中页的页之外的其余未选中页的通过电压的第二步进电压。

12.根据权利要求11所述的半导体存储器件，其中，控制逻辑控制外围电路，使得：编程电压的第一步进电压与施加至相邻于选中页的页的通过电压的每个第二步进电压之间的差值小于或等于预设值。

13.一种半导体存储器件的操作方法，其用于存储块的编程操作，存储块包括多个页，所述多个页具有沿着垂直插塞垂直地层叠在半导体衬底上的多个存储单元，所述操作方法包括：

将逐步地增加第一步进电压的编程电压施加至所述多个页中的选中页；以及

将逐步地增加第二步进电压的通过电压施加至所述多个页中的未选中页，

其中，施加至未选中页的通过电压的第二步进电压根据未选中页的存储单元在存储单元阵列中的位置来改变。

14.根据权利要求13所述的操作方法，其中，施加至未选中页的通过电压的第二步进电压根据在插塞的位置或者插塞的宽度来调节。

15.根据权利要求14所述的操作方法，其中，如果未选中页的存储单元设置在插塞相对较宽的位置处，则施加至未选中页的存储单元的通过电压增加相对较高的第二步进电压，而如果未选中页的存储单元设置在垂直插塞相对较窄的位置处，则施加至未选中页的存储单元的通过电压增加相对较低的第二步进电压。

16.根据权利要求13所述的操作方法，其中，所述多个页被分成多个组，并且施加至相应组的通过电压的第二步进电压彼此不同。

17.根据权利要求16所述的操作方法，其中，当通过电压施加至设置在插塞相对较窄的位置处的组时，通过电压的第二步进电压逐步地减小。

18.根据权利要求13所述的操作方法，其中，施加至相应未选中页的通过电压的第二步进电压中的每个是恒定的而与施加通过电压的迭代次数无关，或者随着施加的次数增加而增大或减小。

19.根据权利要求13所述的操作方法，其中，当通过电压施加至相邻于选中页的未选中页时，该通过电压的第二步进电压等于或大于施加至除了相邻于选中页的页之外的其余未选中页的通过电压的第二步进电压。

20.根据权利要求19所述的操作方法，其中，编程电压的第一步进电压与施加至相邻于选中页的页的通过电压的每个第二步进电压之间的差值小于或等于预设值。