KR20170121618A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 페이지들을 포함하는 메모리 셀 어레이와, 상기 다수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로들, 및 상기 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압 만큼 점차 상승하는 프로그램 전압들을 인가하고, 상기 다수의 페이지들 중 비 선택된 페이지들에 서로 상이한 제2 스텝 전압들 만큼 점차 상승하는 패스 전압들을 인가하여 상기 프로그램 동작이 수행되도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리 장치는 셀 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 메모리 장치와, 셀 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 메모리 장치로 구분될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 셀 스트링들을 포함한다. 셀 스트링들은 비트 라인과 공통 소스 라인(SL) 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 3차원 구조의 반도체 메모리 장치의 패스 디스터브 현상을 개선시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명에 따른 반도체 메모리 장치는 다수의 페이지들을 포함하는 메모리 셀 어레이와, 상기 다수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로들, 및 상기 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압 만큼 점차 상승하는 프로그램 전압들을 인가하고, 상기 다수의 페이지들 중 비 선택된 페이지들에 서로 상이한 제2 스텝 전압들 만큼 점차 상승하는 패스 전압들을 인가하여 상기 프로그램 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함한다.
반도체 기판 상에 수직한 플러그를 따라 순차적으로 적층된 다수의 메모리 셀들이 포함된 다수의 페이지들을 포함하는 메모리 블록의 프로그램 동작에 있어서, 상기 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압만큼 점차 상승하는 프로그램 전압들이 인가되고, 상기 다수의 페이지들 중 비 선택된 페이지들에 제2 스텝 전압들만큼 점차 상승하는 패스 전압들이 인가되는 단계를 포함하며, 상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들은 서로 상이하다.
본 기술은 메모리 셀 어레이에 포함된 다수의 페이지들에 인가되는 패스 전압들의 스텝 전압들의 크기를 서로 상이하게 인가하여 반도체 메모리 장치의 디스터브 현상을 개선시킬 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 설명하기 위한 블럭도이다.
도 3은 도 2의 메모리 블록들에 포함된 어느 하나의 셀 스트링의 실시 예를 설명하기 위한 사시도이다.
도 4는 도 3의 셀 스트링이 싱글 스택으로 형성된 구조를 설명하기 위한 단면도이다.
도 5는 도 3의 셀 스트링을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 8은 도 3의 셀 스트링이 멀티 스택으로 적층된 구조를 설명하기 위한 단면도이다.
도 9는 도 5의 셀 스트링이 두 개의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 10은 도 5의 셀 스트링이 다수의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11은 도 8의 셀 스트링이 다수의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 12는 도 2의 메모리 블록들에 포함된 어느 하나의 셀 스트링의 다른 실시 예를 설명하기 위한 사시도이다.
도 13은 도 12의 셀 스트링이 싱글 스택으로 형성된 구조를 설명하기 위한 단면도이다.
도 14는 도 12의 셀 스트링을 설명하기 위한 회로도이다.
도 15는 도 12의 셀 스트링이 멀티 스택으로 적층된 구조를 설명하기 위한 단면도이다.
도 16은 도 14의 셀 스트링이 두 개의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 17은 도 14의 셀 스트링이 다수의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 18은 도 15의 셀 스트링이 다수의 그룹으로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블럭도이다.
도 20은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블럭도이다.
도 21은 도 20의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이다. 하나의 워드 라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의된다. 또한 하나의 메모리 블록은 다수의 페이지들을 포함한다. 다수의 페이지들에 포함된 다수의 메모리 셀들은 반도체 기판 상에 수직한 플러그를 따라 순차적으로 적층된다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 메모리 셀 어레이(110)의 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링들을 포함한다. 다수의 셀 스트링들 각각은 반도체 기판 상에 적층된 다수의 메모리 셀들을 포함한다. 다수의 셀 스트링들 각각은 비트 라인(BL)과 공통 소스 라인(SL) 사이에 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로들로서 동작한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압들(Vpgm), 패스 전압들(Vpass) 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터에 인가한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스(Yi)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스(Yi)를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 프로그램 데이터(DATA)를 전송받아 임시 저장하고, 프로그램 데이터(DATA)에 따라 대응하는 비트 라인들(BL1 내지 BLm)중 어느 하나의 전위를 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다. 또한 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 대응하는 메모리 셀의 프로그램 상태를 센싱하여 이를 프로그램 동작 시 임시 저장된 프로그램 데이터(DATA)와 비교하여 대응하는 메모리 셀이 프로그램 완료되었는지를 검증한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 동작 시 반도체 기판 상에 수직한 플러그를 따라 적층된 다수의 메모리 셀들을 포함하는 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압 만큼 점차 상승하는 프로그램 전압들(Vpgm)이 인가되도록 전압 생성부(150)를 제어할 수 있다. 제어 로직(140)은 프로그램 동작 시 다수의 메모리 셀들을 포함한 다수의 페이지 들 중 비 선택된 페이지들에 서로 상이한 제2 스텝 전압들 만큼 점차 상승하는 패스 전압들(Vpass)이 인가되도록 전압 생성부(150)를 제어할 수 있다.
제어 로직(140)은 반도체 기판 상에 수직한 플러그의 위치에 따라 다수의 페이지들 중 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들이 일정하게 유지되거나, 증가 또는 감소되도록 전압 생성부(150)를 제어할 수 있다.
또한, 제어 로직(140)은 반도체 기판 상에 수직한 플러그의 폭에 따라 다수의 페이지들 중 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들이 조절되도록 전압 생성부(150)를 제어할 수 있다. 예를 들어, 제어 로직(140)은 반도체 기판 상에 수직한 플러그의 폭이 상대적으로 넓은 영역에 위치된 위치된 비 선택된 페이지들로부터 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들로 위치가 달라질수록 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들이 점차 감소되도록 전압 생성부(150)를 제어할 수 있다. 이로 인해, 제어 로직(140)은 비 선택된 페이지들에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)이 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들일수록 점차 감소되도록 전압 생성부(150)를 제어할 수 있다.
또한, 제어 로직(140)은 다수의 페이지들을 다수의 그룹들로 구분하고, 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들이 서로 상이하도록 전압 생성부(150)를 제어할 수 있다. 예를 들어, 제어 로직(140)은 다수의 그룹들 중 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹들에 패스 전압들(Vpass)이 인가될 때, 패스 전압들(Vpass)의 제2 스텝 전압들이 점차 감소되도록 전압 생성부(150)를 제어할 수 있다. 이로 인해, 제어 로직(140)은 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)이 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹으로부터 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹으로 위치가 달라질수록 점차 감소되도록 전압 생성부(150)를 제어할 수 있다.
또한, 제어 로직(140)은 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각이 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소되도록 전압 생성부(150)를 제어할 수 있다.
또한, 제어 로직(140)은 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들이 서로 같거나 서로 상이하도록 전압 생성부(150)를 제어할 수 있다.
또한, 제어 로직(140)은 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 패스 전압들(Vpass)이 인가될 때, 제2 스텝 전압들이 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 크도록 전압 생성부(150)를 제어할 수 있다. 이 때, 제어 로직(140)은 프로그램 전압들(Vpgm)의 제1 스텝 전압과 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들의 차이 값이 설정 값 이하가 되도록 전압 생성부(150)를 제어할 수 있다.
전압 생성부(150)는 프로그램 동작 시 제어 로직(140)의 제어에 따라 프로그램 전압들(Vpgm), 패스 전압들(Vpass) 및 다수의 동작 전압들을 생성하여 출력한다. 다수의 동작 전압들에는 파이프 트랜지스터 동작 전압을 포함할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 설명하기 위한 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 반도체 기판 상에 수직한 플러그를 따라 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 3은 도 2의 메모리 블록들에 포함된 어느 하나의 셀 스트링의 실시 예를 설명하기 위한 사시도이고, 도 4는 도 3의 셀 스트링이 싱글 스택으로 형성된 구조를 설명하기 위한 단면도이다.
도 3은 +X 방향, +Y 방향 및 +Z 방향을 따라 3차원 구조로 형성된 셀 스트링을 나타내고, 도 4는 도 3에 도시된 셀 스트링의 I-I' 방향에 대한 단면을 나타낸다.
도 3 및 도 4를 참조하면, 반도체 기판 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에 서로 이격되어 순차적으로 적층된 소스 선택 라인(SSL), 워드 라인들(WL0~WLn), 드레인 선택 라인(DSL) 및 비트 라인(BL)이 형성될 수 있다. 공통 소스 라인(SL)과 비트 라인(BL) 사이에는 소스 선택 라인(SSL), 워드 라인들(WL0~WLn) 및 드레인 선택 라인(DSL)을 수직으로 관통하는 플러그(PLG)가 형성될 수 있다. 플러그(PLG)의 상부는 비트 라인(BL)에 연결되고, 하부는 공통 소스 라인(SL)에 연결될 수 있다. 플러그(PLG)는 원통 또는 원기둥 형태의 채널막(CH)과 원통 형태의 메모리막(ONO)으로 구성될 수 있다. 예를 들면, 원통 형태의 메모리막(ONO) 내에 채널막(CH)이 형성될 수 있다. 워드 라인들(WL0~WLn)과 이에 대응하는 메모리막(ONO)은 하나의 메모리 셀로서 동작할 수 있다.
플러그(PLG)는 공통 소스 라인(SL), 소스 선택 라인(SSL), 워드 라인들(WL0~WLn) 및 드레인 선택 라인(DSL)을 수직으로 관통하는 수직형 플러그 홀이 형성된 후, 수직형 플러그 홀의 내부에 메모리막(ONO) 및 채널막(CH)을 채워 형성될 수 있다. 수직형 플러그 홀은 깊이에 관계없이 폭이 일정하게 형성되어야 하지만, 제조 공정의 특성상 수직형 플러그 홀의 폭은 홀의 깊이가 깊어질수록 좁게 형성될 수 있다. 즉, 수직형 플러그 홀의 하부 폭은 상부 폭보다 좁게 형성될 수 있다. 이로 인해, 수직형 플러그 홀의 내부에 형성되는 플러그(PLG)의 상부 폭과 하부 폭이 서로 다를 수 있다. 예를 들면, 플러그(PLG)의 상부 폭을 제1 폭(CD1)이라 하고, 플러그(PLG)의 하부 폭을 제2 폭(CD2)이라 가정하면, 제2 폭(CD2)은 제1 폭(CD1)보다 좁을 수 있다. 여기서, 제1 및 제2 폭들(CD1 및 CD2)은 상대적인 것으로써, 플러그(PLG)의 특정 위치에서의 폭을 지칭하는 것은 아니다. 즉, 플러그(PLG)의 임의 위치에서의 폭을 제1 폭(CD1)이라 하면, 제1 폭(CD1)을 갖는 위치보다 낮은 위치에서의 폭이 제2 폭(CD2)이 된다. 이처럼, 플러그(PLG)의 폭이 위치에 따라 다를 수 있다. 이로 인해, 서로 동일한 프로그램 전압에 의해 프로그램 되는 메모리 셀들이 위치에 따라 서로 다른 문턱 전압을 가질 수 있다. 예를 들어 플러그(PLG)의 폭이 좁은 위치에 형성된 메모리 셀들일수록 폭이 넓은 위치에 형성된 메모리 셀들보다 상대적으로 프로그램이 빠르게 진행될 수 있다. 즉, 플러그(PLG)의 폭이 좁은 위치에 형성된 메모리 셀들은 폭이 넓은 위치에 형성된 메모리 셀들보다 상대적으로 프로그램이 빠르게 진행될 수 있는 패스트 셀(fast cell)이 될 수 있다.
도 5는 도 3의 셀 스트링을 설명하기 위한 회로도이다.
도 5를 참조하면, 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 수직으로 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 연결되고, 메모리 셀들(C0~Cn)은 각각 워드 라인들(WL0~WLn)에 연결된다. 서로 다른 워드 라인들(WL0~WLn)에 연결된 메모리 셀들(C0~Cn)은 서로 다른 페이지들에 포함된다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 3 내지 도 6을 참조하면, 프로그램 동작은 페이지 단위로 순차적으로 수행될 수 있다. 예를 들어, 워드 라인(WL0)에 연결된 메모리 셀(C0)을 포함한 다수의 메모리 셀들이 첫 번째 페이지로 정의될 수 있고, 워드 라인(WLn)에 연결된 메모리 셀(Cn)을 포함한 다수의 메모리 셀들이 마지막 페이지로 정의될 수 있다.
선택된 페이지에 연결된 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 때, 비 선택된 페이지들에 연결된 비 선택된 워드 라인들에는 패스 전압들(Vpass)이 인가될 수 있다.
ISPP(Incremental Step Pulse Program) 방식의 프로그램 동작에서, 프로그램 전압(Vpgm)은 프로그램 루프(program loop)의 횟수가 증가할수록 제1 스텝 전압(△V1)만큼씩 상승할 수 있다.
프로그램 동작 시, 비 선택된 워드 라인들에 인가되는 패스 전압들(Vpass)은 프로그램 루프(program loop)의 횟수가 증가할수록 제2 스텝 전압들만큼씩 상승할 수 있다. 제2 스텝 전압들은 비 선택된 워드 라인들의 위치에 따라 일정하게 유지되거나, 증가 또는 감소될 수 있다.
보다 구체적으로 설명하면, 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 플러그(PLG)의 폭에 따라 일정하게 유지되거나, 증가 또는 감소될 수 있다. 플러그(PLG)의 폭이 상대적으로 넓은 영역에 위치된 비 선택된 페이지에 제2 스텝 전압들(△V1_1~△V1_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 제2 스텝 전압들(△V1_1~△V1_X) 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나 패스 전압들(Vpass)의 인가 횟수가 증가할수록 증가 또는 감소할 수 있다. 플러그(PLG)의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지에 제2 스텝 전압들(△Vn_1~△Vn_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 제2 스텝 전압들(△Vn_1~△Vn_X) 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나 패스 전압들(Vpass)의 인가 횟수가 증가할수록 증가 또는 감소할 수 있다.
플러그(PLG)의 폭이 상대적으로 넓은 영역에 위치된 비 선택된 페이지들로부터 플러그(PLG)의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들로 위치가 달라질수록 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 예를 들어, 비 선택된 페이지들 중 메모리 셀(Cn)을 포함하는 페이지에 제2 스텝 전압들(△V1_1~ △V1_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가되며, 비 선택된 페이지들 중 메모리 셀(C0)을 포함한 페이지에 제2 스텝 전압들(△Vn_1~△Vn_X)만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 이 때, 폭이 상대적으로 넓은 영역에 위치된 메모리 셀(Cn)을 포함한 페이지로부터 폭이 상대적으로 좁은 영역에 위치된 메모리 셀(C0)을 포함한 페이지로 위치가 달라질수록 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 이로 인해, 비 선택된 페이지들에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 플러그(PLG)의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들일수록 점차 감소될 수 있다.
또한, 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 3 내지 도 5 및 도 7을 참조하면, 반도체 기판 상에 수직으로 적층된 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들에 프로그램 동작이 페이지 단위로 순차적으로 수행된다. 예를 들어, 워드 라인(WL0)에 연결된 메모리 셀(C0)을 포함한 다수의 메모리 셀들이 첫 번째 페이지로 정의되고, 워드 라인(WLn)에 연결된 메모리 셀(Cn)을 포함한 다수의 메모리 셀들이 마지막 페이지로 정의된다.
다수의 페이지들 중 선택된 페이지에 제1 스텝 전압(△V1)만큼 점차 상승하는 프로그램 전압들(Vpgm)이 인가된다.
비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나 인가 횟수에 비례하여 증가 또는 감소될 수 있다.
예를 들어, 다수의 페이지들 중 메모리 셀(C1)을 포함한 페이지가 선택되어 제1 스텝 전압(△V1)만큼 점차 상승하는 프로그램 전압들(Vpgm)이 인가될 때, 메모리 셀(C1)과 인접한 메모리 셀(C0) 및 메모리 셀(C2)을 각각 포함하는 페이지들에 제2 스텝 전압들(△Va_1~△Va_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들(Vpgm)의 제1 스텝 전압(△V1)과 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)의 차이 값은 설정 값 이하가 되도록 설정될 수 있다. 예를 들어, 선택된 페이지에 인가되는 프로그램 전압들(Vpgm)의 제1 스텝 전압(△V1)과 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압(△Va_2)의 차이 값은 설정 값 이하가 되도록 설정될 수 있다. 이 때, 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 앞서 설명된 도 6과 같이 플러그(PLG)의 위치 또는 플러그(PLG)의 폭에 따라 조절될 수 있다.
도 8은 도 3의 셀 스트링이 멀티 스택으로 적층된 구조를 설명하기 위한 단면도이다.
도 8을 참조하면, 반도체 기판 상에 공통 소스 라인(SL) 및 비트 라인(BL)이 형성될 수 있다. 멀티 스택은 공통 소스 라인(SL)과 비트 라인(BL) 사이에서 서로 적층된 다수의 싱글 스택들(STA_1~STA_i)을 포함할 수 있다. 멀티 스택은 다수의 도전막들(SSL, WL0~WLn, DSL) 및 다수의 플러그들(PLG_1~PLG_i)을 포함한다. 다수의 도전막들(SSL, WL0~WLn, DSL) 중 최하부 도전막은 소스 선택 라인(SSL)이 되고, 최상부 도전막은 드레인 선택 라인(DSL)이 된다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다. 다수의 도전막들(SSL, WL0~WLn, DSL)은 서로 다른 높이에서 다수의 플러그들(PLG_1~PLG_i)을 감싸도록 형성될 수 있다. 다수의 플러그들(PLG_1~PLG_i)은 채널막(CH)과 메모리막(ONO)으로 구성될 수 있다. 채널막(CH)의 표면은 메모리막(ONO)이 감싸는 구조로 형성될 수 있다. 예를 들어, 워드 라인(WL0)과 이에 대응하는 메모리막(ONO) 및 채널막(CH)은 하나의 메모리 셀로서 동작한다.
싱글 스택들(STA_1~STA_i) 각각에 다수의 플러그들(PLG_1~PLG_i)이 각각 포함된다. 이 때 다수의 플러그들(PLG_1~PLG_i) 각각의 상부 폭들(CD1a~CDia)이 다수의 플러그들(PLG_1~PLG_i) 각각의 하부 폭들(CD1b~CDib)보다 넓게 형성될 수 있다. 다수의 플러그들(PLG_1~PLG_i) 각각은 서로 연결된다.
여기서, 싱글 스택들(STA_1~STA_i) 각각에 포함되는 워드 라인들의 수는 한정되었으나, 이에 한정하지 않고 싱글 스택들(STA_1~STA_i) 각각에 포함되는 워드 라인들의 수는 늘리거나 줄일 수 있다.
도 9는 도 5의 셀 스트링이 두 개의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 3 내지 도 7 및 도 9를 참조하면, 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 수직으로 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)에 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)에 각각 워드 라인들(WL0~WLn)이 연결된다. 서로 다른 워드 라인들(WL0~WLn)에 연결된 메모리 셀들(C0~Cn)은 서로 다른 페이지들에 포함된다. 예를 들어, 동일한 워드 라인에 연결되고, 서로 다른 셀 스트링들에 연결된 다수의 메모리 셀들이 하나의 페이지로 정의된다. 프로그램 동작은 페이지 단위로 순차적으로 수행될 수 있다.
셀 스트링은 두 개의 그룹들로 구분될 수 있다. 예를 들어, 워드 라인들(WL0~WL3)에 각각 연결된 메모리 셀들(C0~C3)은 제1 그룹(GR_1)에 포함되고, 워드 라인들(WL4~WLn)에 각각 연결된 메모리 셀들(C4~Cn)은 제2 그룹(GR_2)에 포함될 수 있다. 다만, 그룹들 각각에 포함된 워드 라인들에 연결된 메모리 셀들의 수는 반도체 메모리 장치에 따라 다를 수 있다.
다수의 페이지들 중 비 선택된 페이지들이 포함된 제1 그룹(GR_1) 및 제2 그룹(GR_2) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 서로 상이할 수 있다. 예를 들어, 플러그(PLG)의 폭이 상대적으로 좁은 영역에 위치한 제1 그룹(GR_1)에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 플러그(PLG)의 폭이 상대적으로 넓은 영역에 위치한 제2 그룹(GR_2)에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들보다 감소될 수 있다. 이로 인해, 제1 그룹(GR_1)에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 제2 그룹(GR_2)에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)보다 감소될 수 있다. 이 때, 제1 그룹(GR_1) 및 제2 그룹(GR_2)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소될 수 있다. 또한, 제1 그룹(GR_1) 및 제2 그룹(GR_2)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다. 또한, 제1 그룹(GR_1) 및 제2 그룹(GR_2)에 포함된 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하가 될 수 있다.
도 10은 도 5의 셀 스트링이 다수의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 3 내지 도 7 및 도 10을 참조하면, 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 수직으로 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)에 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)에 각각 워드 라인들(WL0~WLn)이 연결된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들은 서로 다른 페이지들에 포함된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀에 대하여 프로그램 동작이 페이지 단위로 순차적으로 수행된다. 예를 들어, 워드 라인(WL0)에 연결된 메모리 셀(C0)을 포함한 다수의 메모리 셀들이 하나의 페이지로 정의된다. 여기서, 셀 스트링은 다수의 그룹들(GR_1~GR_k)로 구분될 수 있다. 예를 들어, 워드 라인(WL0) 및 워드 라인(WL1)에 각각 연결된 메모리 셀(C0) 및 메모리 셀(C1)은 제1 그룹(GR_1)에 포함되고, 워드 라인(WL2) 및 워드 라인(WL3)에 각각 연결된 메모리 셀(C2) 및 메모리 셀(C3)은 제2 그룹(GR_2)에 포함될 수 있다. 또한, 워드 라인(WLn-2) 및 워드 라인(WLn-3)에 각각 연결된 메모리 셀(Cn-2) 및 메모리 셀(Cn-3)은 제k-1 그룹(GR_k-1)에 포함되고, 워드 라인(WLn) 및 워드 라인(WLn-1)에 각각 연결된 메모리 셀(Cn) 및 메모리 셀(Cn-1)은 제k 그룹(GR_k)에 포함될 수 있다. 다만, 그룹들 각각에 포함된 워드 라인들에 연결된 메모리 셀들의 수는 한정하지 않는다.
여기서, 본 발명에 따르면, 다수의 페이지들 중 비 선택된 페이지들이 포함된 다수의 그룹들(GR_1~GR_k) 각각에 포함된 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 서로 상이할 수 있다. 예를 들어, 플러그(PLG)의 폭이 상대적으로 넓은 영역에 위치한 제k 그룹(GR_k)으로부터 플러그(PLG)의 폭이 상대적으로 좁은 영역에 위치한 제1 그룹(GR_1)으로 위치가 달라질수록 다수의 그룹들(GR_1~GR_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 이로 인해, 제k 그룹(GR_k)으로부터 제1 그룹(GR_1)으로 위치가 달라질수록 다수의 그룹들(GR_1~GR_k) 각각에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 점차 감소될 수 있다. 이 때, 다수의 그룹들(GR_1~GR_k)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소될 수 있다. 또한, 다수의 그룹들(GR_1~GR_k)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다. 또한, 다수의 그룹들(GR_1~GR_k)에 포함된 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하가 될 수 있다.
도 11은 도 8의 셀 스트링이 다수의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 6 내지 도 8 및 도 11을 참조하면, 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)에 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)에 각각 워드 라인들(WL0~WLn)이 연결된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들은 서로 다른 페이지들에 포함된다. 여기서, 셀 스트링은 다수의 싱글 스택들(STA_1~STA_i)로 구분될 수 있다. 싱글 스택들(STA_1~STA_i) 각각은 다수의 그룹들로 구분될 수 있다. 예를 들어, 싱글 스택(STA_1)은 다수의 그룹들(GR1_1~GR1_k)을 포함할 수 있다. 여기서, 워드 라인(WL0) 및 워드 라인(WL1)에 각각 연결된 메모리 셀(C0) 및 메모리 셀(C1)은 그룹(GR1_1)에 포함되고, 워드 라인(WL6) 및 워드 라인(WL7)에 각각 연결된 메모리 셀(C6) 및 메모리 셀(C7)은 그룹(GR1_k)에 포함될 수 있다. 싱글 스택(STA_2)은 다수의 그룹들(GR2_1~GR2_k)을 포함할 수 있다. 여기서, 워드 라인(WL8) 및 워드 라인(WL9)에 각각 연결된 메모리 셀(C8) 및 메모리 셀(C9)은 그룹(GR2_1)에 포함되고, 워드 라인(WL14) 및 워드 라인(WL15)에 각각 연결된 메모리 셀(C14) 및 메모리 셀(C15)은 그룹(GR2_k)에 포함될 수 있다. 싱글 스택(STA_i)은 다수의 그룹들(GRi_1~GRi_k)을 포함할 수 있다. 여기서, 워드 라인(WLn-7) 및 워드 라인(WLn-6)에 각각 연결된 메모리 셀(Cn-7) 및 메모리 셀(Cn-6)은 그룹(GRi_1)에 포함되고, 워드 라인(WLn-1) 및 워드 라인(WLn)에 각각 연결된 메모리 셀(Cn-1) 및 메모리 셀(Cn)은 그룹(GRi_k)에 포함될 수 있다. 다만, 그룹들 각각에 포함된 워드 라인들에 연결된 메모리 셀들의 수는 한정되지 않는다.
여기서, 본 발명에 따르면, 싱글 스택들(STA_1~STA_i) 각각에 포함된 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 서로 상이할 수 있다. 예를 들어, 싱글 스택(STA_1)에 포함되는 다수의 그룹들(GR1_1~GR1_k) 중 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹(GR1_k)으로부터 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹(GR1_1)으로 위치가 달라질수록 다수의 그룹들(GR1_1~GR1_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 또한, 싱글 스택(STA_2)에 포함되는 다수의 그룹들(GR2_1~GR2_k) 중 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹(GR2_k)으로부터 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹(GR2_1)으로 위치가 달라질수록 다수의 그룹들(GR2_1~GR2_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 또한, 싱글 스택(STA_i)에 포함되는 다수의 그룹들(GRi_1~GRi_k) 중 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹(GRi_k)으로부터 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹(GRi_1)으로 위치가 달라질수록 다수의 그룹들(GRi_1~GRi_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 즉, 싱글 스택들(STA_1~STA_i) 각각에 포함된 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹으로부터 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹으로 위치가 달라질수록 점차 감소될 수 있다. 이로 인해, 싱글 스택들(STA_1~STA_i) 각각에 포함된 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹으로부터 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹으로 위치가 달라질수록 점차 감소될 수 있다. 이 때, 다수의 그룹들에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소될 수 있다. 또한, 다수의 그룹들에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다. 또한, 다수의 그룹들에 포함된 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하가 될 수 있다.
도 12는 도 2의 메모리 블록들에 포함된 어느 하나의 셀 스트링의 다른 실시 예를 설명하기 위한 사시도이고, 도 13은 도 12의 셀 스트링이 싱글 스택으로 형성된 구조를 설명하기 위한 단면도이다. 단 설명의 편의를 위해 층간 절연막들은 생략하여 도시되었다.
도 12는 +X 방향, +Y 방향 및 +Z 방향을 따라 3차원 구조로 형성된 셀 스트링을 나타내고, 도 13은 도 12에 도시된 셀 스트링의 II-II' 방향에 대한 단면을 나타낸다.
도 12 및 도 13을 참조하면, 메모리 블록은 U형태의 플러그를 포함한다. U형태의 플러그는 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 소스 사이드 플러그(S_PLG) 및 드레인 사이드 플러그(D_PLG)를 포함한다. 소스 사이드 플러그(S_PLG)의 상부는 공통 소스 라인(SL)과 연결되고 소스 사이드 플러그(S_PLG)의 하부는 파이프 채널막(P_CH)과 연결된다. 드레인 사이드 플러그(D_PLG)의 상부는 비트 라인(BL)과 연결되고 드레인 사이드 플러그(D_PLG)의 하부는 파이프 채널막(P_CH)과 연결된다.
소스 사이드 플러그(S_PLG)의 서로 다른 높이에서 소스 사이드 플러그(S_PLG)를 감싸도록 다수의 소스 사이드 도전막들(SSL, WL0~WLp)이 형성될 수 있다. 드레인 사이드 플러그(D_PLG)의 서로 다른 높이에서 드레인 사이드 플러그(D_PLG)를 감싸도록 다수의 드레인 사이드 도전막들(DSL, WLp+1~Wn)이 형성될 수 있다.
U형태의 플러그의 내부는 파이프 채널막(P_CH)을 포함한 채널막과 메모리막(ONO)으로 구성될 수 있으며, 채널막의 표면에 메모리막(ONO)이 감싸는 구조로 형성될 수 있다. 예를 들어, 도전막(WL0)과 이에 대응하는 메모리막(ONO)은 하나의 메모리 셀로서 동작한다. 이 때 최하부 도전막들은 워드 라인들(WLp 및 WLp+1)이 되고, 최상부 도전막들은 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 된다. 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다.
소스 사이드 플러그(S_PLG) 및 드레인 사이드 플러그(D_PLG)는 다수의 도전막들(SSL, WL0~WLn, DSL)을 교대로 적층한 후 이를 식각하여 플러그 홀을 형성하고, 이를 채널 물질로 채워 형성될 수 있다. 플러그 홀은 깊이에 관계없이 폭이 일정하게 형성되어야 하지만, 제조 공정의 특성상 플러그 홀의 폭은 홀의 깊이가 깊어질수록 좁게 형성될 수 있다. 즉, 플러그 홀의 하부 폭은 상부 폭보다 좁게 형성될 수 있다. 이로 인해, 플러그 홀의 내부에 형성되는 U형태의 플러그의 상부 폭과 하부 폭이 서로 다를 수 있다. 예를 들면, U형태의 플러그의 상부 폭을 제1 폭(CD1)이라 하고, U형태의 플러그의 하부 폭을 제2 폭(CD2)이라 가정하면, 제2 폭(CD2)은 제1 폭(CD1)보다 좁을 수 있다. 여기서, 제1 및 제2 폭들(CD1 및 CD2)은 상대적인 것으로써, U형태의 플러그의 특정 위치에서의 폭을 지칭하는 것은 아니다. 즉, U형태의 플러그의 임의 위치에서의 폭을 제1 폭(CD1)이라 하면, 제1 폭(CD1)을 갖는 위치보다 낮은 위치에서의 폭이 제2 폭(CD2)이 된다.
이처럼, U형태의 플러그의 폭이 위치에 따라 다를 수 있다. 이로 인해, 서로 동일한 프로그램 전압에 의해 프로그램 되는 메모리 셀들이 위치에 따라 서로 다른 문턱 전압을 가질 수 있다. 예를 들어 U형태의 플러그의 폭이 좁은 위치에 형성된 메모리 셀들일수록 폭이 넓은 위치에 형성된 메모리 셀들보다 상대적으로 프로그램이 빠르게 진행될 수 있다. 즉, U형태의 플러그의 폭이 좁은 위치에 형성된 메모리 셀들은 폭이 넓은 위치에 형성된 메모리 셀들보다 상대적으로 프로그램이 빠르게 진행될 수 있는 패스트 셀(fast cell)이 될 수 있다.
도 14는 도 12의 셀 스트링을 설명하기 위한 회로도이다.
도 14를 참조하면, 셀 스트링은 U형태로 형성될 수 있다. 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn), 파이프 트랜지스터(PT) 및 드레인 선택 트랜지스터(DST)를 포함한다. 메모리 셀들(C0~Cn) 중 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 소스 사이드 메모리 셀들(Cp~C0)로 정의되고, 메모리 셀들(C0~Cn) 중 드레인 선택 트랜지스터(DST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 드레인 사이드 메모리 셀들(Cp+1~Cn)로 정의될 수 있다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)은 각각 워드 라인들(WL0~WLn)에 연결된다. 또한 파이프 트랜지스터(PT)는 파이프 게이트(PG)에 연결된다.
도 6, 도 7 및 도 14를 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
프로그램 동작은 페이지 단위로 메모리 셀들(C0~Cn)에 순차적으로 수행된다. 예를 들어, 동일한 워드 라인에 연결되고, 서로 다른 셀 스트링들에 포함된 메모리 셀들이 하나의 페이지로 정의된다. 소스 사이드 메모리 셀들(Cp~C0) 각각은 드레인 사이드 메모리 셀들(Cp+1~Cn) 각각과 동일한 높이에 배치된다.
다수의 페이지들 중 선택된 페이지에 제1 스텝 전압(△V1)만큼 점차 상승하는 프로그램 전압들(Vpgm)이 인가된다.
다수의 페이지들 중 비 선택된 페이지들에 제2 스텝 전압들 만큼 점차 상승하는 패스 전압들(Vpass)이 인가된다. 이 때, U형태의 플러그의 위치에 따라 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 일정하게 유지되거나, 증가 또는 감소될 수 있다.
또한, 본 발명에 따르면, U형태의 플러그의 폭에 따라 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 일정하게 유지되거나, 증가 또는 감소될 수 있다. U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치된 메모리 셀들(예를 들어, C0 및 Cn)을 각각 포함하는 비 선택된 페이지들에 제2 스텝 전압들(△V1_1~△V1_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 제2 스텝 전압들(△V1_1~△V1_X) 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나 인가 횟수에 비례하여 증가 또는 감소의 형태일 수 있다. U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치된 메모리 셀들(예를 들어, Cp 및 Cp+1)을 각각 포함한 비 선택된 페이지들에 제2 스텝 전압들(△Vn_1~△Vn_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 제2 스텝 전압들(△Vn_1~△Vn_X) 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나 인가 횟수에 비례하여 증가 또는 감소의 형태일 수 있다.
U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치된 비 선택된 페이지들로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들로 위치가 달라질수록 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 예를 들어, 비 선택된 페이지들 중 메모리 셀들(C0 및 Cn)을 각각 포함하는 페이지들은 최상부 페이지로 정의될 수 있다. 최상부 페이지에 제2 스텝 전압들(△V1_1~△V1_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 비 선택된 페이지들 중 메모리 셀(Cp 및 Cp+1)을 각각 포함하는 페이지들은 최하부 페이지로 정의될 수 있다. 최하부 페이지에 제2 스텝 전압들(△Vn_1~△Vn_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 이 때, U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치된 최상부 페이지로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치된 최하부 페이지로 위치가 달라질수록 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 이로 인해, 비 선택된 페이지들에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들일수록 점차 감소될 수 있다.
또한, 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다.
또한, 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나 인가 횟수에 비례하여 증가 또는 감소될 수 있다.
예를 들어, 다수의 페이지들 중 메모리 셀(C1)을 포함한 페이지가 선택되어 제1 스텝 전압(△V1)만큼 점차 상승하는 프로그램 전압들(Vpgm)이 인가될 때, 메모리 셀(C1)과 인접한 메모리 셀(C0) 및 메모리 셀(C2)을 각각 포함하는 페이지들에 제2 스텝 전압들(△Va_1~△Va_X) 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들(Vpgm)의 제1 스텝 전압(△V1)과 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)의 차이 값은 설정 값 이하가 되도록 설정될 수 있다. 예를 들어, 선택된 페이지에 인가되는 프로그램 전압들(Vpgm)의 제1 스텝 전압(△V1)과 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압(△Va_2)의 차이 값은 설정 값 이하가 되도록 설정될 수 있다. 이 때, 비 선택된 페이지들 중 선택된 페이지에 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 앞서 설명된 도 6과 같이 플러그의 위치 또는 플러그의 폭에 따라 조절될 수 있다.
도 15는 도 12의 셀 스트링이 멀티 스택으로 적층된 구조를 설명하기 위한 단면도이다.
도 15를 참조하면, 메모리 블록은 U형태의 플러그를 포함한다. U형태의 플러그는 파이프 게이트(PG) 내에 파이프 채널막(P_CH)을 형성한다. 공통 소스 라인(SL)과 파이프 게이트(PG) 사이에 파이프형 멀티 스택이 수직으로 형성된다. 또한, 비트 라인(BL)과 파이프 게이트(PG) 사이에 파이프형 멀티 스택이 수직으로 형성된다. 파이프형 멀티 스택은 다수의 파이프형 싱글 스택들(PSTA_1~PSTA_i)로 구성된다. 다수의 파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각은 다수의 도전막들(SSL, WL0~WLn, DSL), 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 및 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i)을 포함한다. 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 중 소스 사이드 플러그(S_PLG_i)의 상부는 공통 소스 라인(SL)과 연결되고 소스 사이드 플러그(S_PLG_1)의 하부는 파이프 채널막(P_CH)과 연결된다. 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i) 중 드레인 사이드 플러그(D_PLG_i)의 상부는 비트 라인(BL)과 연결되고 드레인 사이드 플러그(D_PLG_1)의 하부는 파이프 채널막(P_CH)과 연결된다. 다수의 도전막들(SSL, WL0~WLn, DSL) 중 최하부 도전막은 워드 라인(WLp) 및 워드 라인(WLp+1)이 되고, 최상부 도전막은 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 된다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다. 다수의 도전막들(SSL, WL0~WLn, DSL)은 서로 다른 높이에서 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 및 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i)을 감싸도록 형성될 수 있다. 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 및 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i)은 채널막과 메모리막(ONO)으로 구성될 수 있다. 채널막의 표면은 메모리막(ONO)이 감싸는 구조로 형성될 수 있다. 예를 들어, 워드 라인(WL0)과 이에 대응하는 메모리막(ONO) 및 채널막은 하나의 메모리 셀로서 동작한다.
파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각에 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 및 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i)이 포함된다. 이 때 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 및 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i) 각각의 상부 폭들(CD1a~CDia)이 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 및 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i) 각각의 하부 폭들(CD1b~CDib)보다 넓게 형성될 수 있다. 이 때, 다수의 소스 사이드 플러그들(S_PLG_1~S_PLG_i) 각각이 서로 연결된다. 또한, 다수의 드레인 사이드 플러그들(D_PLG_1~D_PLG_i) 각각이 서로 연결된다. 여기서, 파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각에 포함되는 워드 라인들의 수는 한정되었으나, 이에 한정하지 않고 파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각에 포함되는 워드 라인들의 수는 늘리거나 줄일 수 있다.
도 16은 도 14의 셀 스트링이 두 개의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 6, 도 7, 도 13 및 도 16을 참조하면, U형태의 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn), 파이프 트랜지스터(PT) 및 드레인 선택 트랜지스터(DST)를 포함한다. 메모리 셀들(C0~Cn) 중 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 소스 사이드 메모리 셀들(Cp~C0)로 정의되고, 메모리 셀들(C0~Cn) 중 드레인 선택 트랜지스터(DST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 드레인 사이드 메모리 셀들(Cp+1~Cn)로 정의될 수 있다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)은 각각 워드 라인들(WL0~WLn)에 연결된다. 또한 파이프 트랜지스터(PT)는 파이프 게이트(PG)에 연결된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들은 서로 다른 페이지들에 포함된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀에 대하여 프로그램 동작이 페이지 단위로 순차적으로 수행된다. 예를 들어, 워드 라인(WL0)에 연결된 메모리 셀(C0)을 포함한 다수의 메모리 셀들이 하나의 페이지로 정의된다. 여기서, 셀 스트링은 두 개의 그룹들로 구분될 수 있다. 예를 들어, 워드 라인들(WLp-3~WLp+4)에 각각 연결된 메모리 셀들(Cp-3~Cp+4)은 제1 그룹(GRP_1)에 포함되고, 워드 라인들(WL0~WLp-4) 및 워드 라인들(WLp+5~WLn)에 각각 연결된 메모리 셀들(C0~Cp-4) 및 메모리 셀들(Cp+5~Cn)은 제2 그룹(GRP_2)에 포함될 수 있다. 다만, 그룹들 각각에 포함된 워드 라인들에 연결된 메모리 셀들의 수는 반도체 메모리 장치에 따라 다를 수 있다.
여기서, 본 발명에 따르면, 다수의 페이지들 중 비 선택된 페이지들이 포함된 제1 그룹(GRP_1) 및 제2 그룹(GRP_2) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 서로 상이할 수 있다. 예를 들어, U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치한 제1 그룹(GRP_1)에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치한 제2 그룹(GRP_2)에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들보다 감소될 수 있다. 이로 인해, 제1 그룹(GRP_1)에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 제2 그룹(GRP_2)에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)보다 감소될 수 있다. 이 때, 제1 그룹(GRP_1) 및 제2 그룹(GRP_2)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소될 수 있다. 또한, 제1 그룹(GRP_1) 및 제2 그룹(GRP_2)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다. 또한, 제1 그룹(GRP_1) 및 제2 그룹(GRP_2)에 포함된 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하가 될 수 있다.
도 17은 도 14의 셀 스트링이 다수의 그룹들로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 6, 도 7, 도 13 및 도 17을 참조하면, U형태의 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn), 파이프 트랜지스터(PT) 및 드레인 선택 트랜지스터(DST)를 포함한다. 메모리 셀들(C0~Cn) 중 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 소스 사이드 메모리 셀들(Cp~C0)로 정의되고, 메모리 셀들(C0~Cn) 중 드레인 선택 트랜지스터(DST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 드레인 사이드 메모리 셀들(Cp+1~Cn)로 정의될 수 있다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)은 각각 워드 라인들(WL0~WLn)에 연결된다. 또한 파이프 트랜지스터(PT)는 파이프 게이트(PG)에 연결된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들은 서로 다른 페이지들에 포함된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀에 대하여 프로그램 동작이 페이지 단위로 순차적으로 수행된다. 예를 들어, 워드 라인(WL0)에 연결된 메모리 셀(C0)을 포함한 다수의 메모리 셀들이 하나의 페이지로 정의된다. 여기서, 셀 스트링은 다수의 그룹들(GRP_1~GRP_k)로 구분될 수 있다. 예를 들어, 워드 라인(WLp) 및 워드 라인(WLp-1)에 각각 연결된 메모리 셀(Cp) 및 메모리 셀(Cp-1)과 워드 라인(WLp+1) 및 워드 라인(WLp+2)에 각각 연결된 메모리 셀(Cp+1) 및 메모리 셀(Cp+2)은 제1 그룹(GRP_1)에 포함되고, 워드 라인(WLp-2) 및 워드 라인(WLp-3)에 각각 연결된 메모리 셀(Cp-2) 및 메모리 셀(Cp-3)과 워드 라인(WLp+3) 및 워드 라인(WLp+4)에 각각 연결된 메모리 셀(Cp+3) 및 메모리 셀(Cp+4)은 제2 그룹(GRP_2)에 포함될 수 있다. 또한, 워드 라인(WL2) 및 워드 라인(WL3)에 각각 연결된 메모리 셀(C2) 및 메모리 셀(C3)과 워드 라인(WLn-2) 및 워드 라인(WLn-3)에 각각 연결된 메모리 셀(Cn-2) 및 메모리 셀(Cn-3)은 제k-1 그룹(GRP_k-1)에 포함되고, 워드 라인(WL0) 및 워드 라인(WL1)에 각각 연결된 메모리 셀(C0) 및 메모리 셀(C1)과 워드 라인(WLn) 및 워드 라인(WLn-1)에 각각 연결된 메모리 셀(Cn) 및 메모리 셀(Cn-1)은 제k 그룹(GRP_k)에 포함될 수 있다. 다만, 그룹들 각각에 포함된 워드 라인들에 연결된 메모리 셀들의 수는 반도체 메모리 장치에 따라 다를 수 있다.
여기서, 본 발명에 따르면, 다수의 페이지들 중 비 선택된 페이지들이 포함된 다수의 그룹들(GRP_1~GRP_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 서로 상이할 수 있다. 예를 들어, U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치한 제k 그룹(GRP_k)으로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치한 제1 그룹(GRP_1)으로 위치가 달라질수록 다수의 그룹들(GRP_1~GRP_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 이로 인해, 제k 그룹(GRP_k)으로부터 제1 그룹(GRP_1)으로 위치가 달라질수록 다수의 그룹들(GRP_1~GRP_k) 각각에 인가되는 패스 전압들(Vpass) 중 마지막에 인가되는 패스 전압들(Vpass)은 점차 감소될 수 있다. 이 때, 다수의 그룹들(GRP_1~GRP_k)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소될 수 있다. 또한, 다수의 그룹들(GRP_1~GRP_k)에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다. 또한, 다수의 그룹들(GRP_1~GRP_k)에 포함된 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하가 될 수 있다.
도 18은 도 15의 셀 스트링이 다수의 그룹으로 구분된 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 6, 도 7, 도 15 및 도 18을 참조하면, U형태의 셀 스트링은 공통 소스 라인(SL)과 비트 라인(BL) 사이에 연결되며, 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn), 파이프 트랜지스터(PT) 및 드레인 선택 트랜지스터(DST)를 포함한다. 메모리 셀들(C0~Cn) 중 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 소스 사이드 메모리 셀들(Cp~C0)로 정의되고, 메모리 셀들(C0~Cn) 중 드레인 선택 트랜지스터(DST)와 파이프 트랜지스터(PT) 사이에 배치된 메모리 셀들은 드레인 사이드 메모리 셀들(Cp+1~Cn)로 정의될 수 있다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 연결되고, 메모리 셀들(C0~Cn)은 각각 워드 라인들(WL0~WLn)에 연결된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들은 서로 다른 페이지들에 포함된다. 또한 파이프 트랜지스터(PT)는 파이프 게이트(PG)에 연결된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀들은 서로 다른 페이지들에 포함된다. 메모리 셀들(C0~Cn)을 포함한 다수의 메모리 셀에 대하여 프로그램 동작이 페이지 단위로 순차적으로 수행된다. 예를 들어, 워드 라인(WL0)에 연결된 메모리 셀(C0)을 포함한 다수의 메모리 셀들이 하나의 페이지로 정의된다. 여기서, 셀 스트링은 다수의 파이프형 싱글 스택들(PSTA_1~PSTA_i)로 구분될 수 있다. 파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각은 다수의 그룹들로 구분될 수 있다. 예를 들어, 파이프형 싱글 스택(PSTA_1)은 다수의 그룹들(GRP1_1~GRP1_k)을 포함할 수 있다. 여기서, 워드 라인(WLp) 및 워드 라인(WLp-1)에 각각 연결된 메모리 셀(Cp) 및 메모리 셀(Cp-1)과 워드 라인(WLp+1) 및 워드 라인(WLp+2)에 각각 연결된 메모리 셀(Cp+1) 및 메모리 셀(Cp+2)은 그룹(GRP1_1)에 포함되고, 워드 라인(WLp-6) 및 워드 라인(WLp-7)에 각각 연결된 메모리 셀(Cp-6) 및 메모리 셀(Cp-7)과 워드 라인(WLp+7) 및 워드 라인(WLp+8)에 각각 연결된 메모리 셀(Cp+7) 및 메모리 셀(Cp+8)은 그룹(GRP1_k)에 포함될 수 있다. 파이프형 싱글 스택(PSTA_2)은 다수의 그룹들(GRP2_1~GRP2_k)을 포함할 수 있다. 여기서, 워드 라인(WLp-8) 및 워드 라인(WLp-9)에 각각 연결된 메모리 셀(Cp-8) 및 메모리 셀(Cp-9)과 워드 라인(WLp+9) 및 워드 라인(WLp+10)에 각각 연결된 메모리 셀(Cp+9) 및 메모리 셀(Cp+10)은 그룹(GRP2_1)에 포함되고, 워드 라인(WLp-14) 및 워드 라인(WLp-15)에 각각 연결된 메모리 셀(Cp-14) 및 메모리 셀(Cp-15)과 워드 라인(WLp+15) 및 워드 라인(WLp+16)에 각각 연결된 메모리 셀(Cp+15) 및 메모리 셀(Cp+16)은 그룹(GRP2_k)에 포함될 수 있다. 파이프형 싱글 스택(PSTA_i)은 다수의 그룹들(GRPi_1~GRPi_k)을 포함할 수 있다. 여기서, 워드 라인(WL6) 및 워드 라인(WL7)에 각각 연결된 메모리 셀(C6) 및 메모리 셀(C7)과 워드 라인(WLn-6) 및 워드 라인(WLn-7)에 각각 연결된 메모리 셀(Cn-6) 및 메모리 셀(Cn-7)은 그룹(GRPi_1)에 포함되고, 워드 라인(WL0) 및 워드 라인(WL1)에 각각 연결된 메모리 셀(C0) 및 메모리 셀(C1)과 워드 라인(WLn) 및 워드 라인(WLn-1)에 각각 연결된 메모리 셀(Cn) 및 메모리 셀(Cn-1)은 그룹(GRPi_k)에 포함될 수 있다. 다만, 그룹들 각각에 포함된 워드 라인들에 연결된 메모리 셀들의 수는 도면에 도시된 수로 한정되지 않는다.
여기서, 본 발명에 따르면, 파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각에 포함된 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 서로 상이할 수 있다. 예를 들어, 파이프형 싱글 스택(PSTA_1)에 포함되는 다수의 그룹들(GRP1_1~GRP1_k) 중 U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹(GRP1_k)으로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹(GRP1_1)으로 위치가 달라질수록 다수의 그룹들(GRP1_1~GRP1_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 또한, 파이프형 싱글 스택(PSTA_2)에 포함되는 다수의 그룹들(GRP2_1~GRP2_k) 중 U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹(GRP2_k)으로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹(GRP2_1)으로 위치가 달라질수록 다수의 그룹들(GRP2_1~GRP2_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 또한, 파이프형 싱글 스택(STA_i)에 포함되는 다수의 그룹들(GRPi_1~GRPi_k) 중 U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹(GRPi_k)으로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹(GRPi_1)으로 위치가 달라질수록 다수의 그룹들(GRPi_1~GRPi_k) 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 점차 감소될 수 있다. 즉, 파이프형 싱글 스택들(PSTA_1~PSTA_i) 각각에 포함된 다수의 그룹들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 U형태의 플러그의 폭이 상대적으로 넓은 영역에 위치한 그룹으로부터 U형태의 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹으로 위치가 달라질수록 점차 감소될 수 있다. 이 때, 다수의 그룹들에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들 각각은 패스 전압들(Vpass)의 인가 횟수와 무관하게 일정하거나, 인가 횟수가 증가할수록 증가 또는 감소될 수 있다. 또한, 다수의 그룹들에 포함된 비 선택된 페이지들 각각에 인가되는 패스 전압들(Vpass) 중 첫 번째(스타트) 패스 전압들은 서로 같거나 서로 상이할 수 있다. 또한, 다수의 그룹들에 포함된 비 선택된 페이지들 중 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X)은 비 선택된 페이지들 중 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들과 같거나 클 수 있다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하가 될 수 있다.
상술한 바와 같이 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압(△V1) 만큼 점차 상승하는 프로그램 전압들(Vpgm)이 인가되고, 비 선택된 페이지들에 서로 상이한 제2 스텝 전압들 만큼 점차 상승하는 패스 전압들(Vpass)이 인가될 수 있다. 반도체 기판 상에 수직한 플러그의 위치 및 플러그의 폭에 따라 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들은 일정하게 유지되거나, 증가 또는 감소될 수 있다. 구체적으로, 플러그의 폭이 상대적으로 넓은 영역에 위치된 비 선택된 페이지들로부터 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들로 위치가 달라질수록 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들이 점차 감소될 수 있다. 이로 인해, 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들일수록 마지막에 인가되는 패스 전압들(Vpass)이 감소되어 패스 디스터브가 개선될 수 있다. 또한, 선택된 페이지와 인접한 비 선택된 페이지들은 선택된 페이지와 인접하지 않은 나머지 비 선택된 페이지들보다 패스 전압들(Vpass)의 제2 스텝 전압들이 크거나 같도록 인가된다. 이 때, 선택된 페이지에 인가되는 프로그램 전압들(Vpgm)의 제1 스텝 전압(△V1)과 선택된 페이지와 인접한 비 선택된 페이지들에 인가되는 패스 전압들(Vpass)의 제2 스텝 전압들(△Va_1~△Va_X) 각각의 차이 값은 설정 값 이하로 설정되어 패스 디스터브가 개선될 수 있다.
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블럭도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블럭도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블럭도이다.
도 21을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 20 및 도 19를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 페이지 버퍼
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 다수의 페이지들을 포함하는 메모리 셀 어레이;
    상기 다수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로들; 및
    상기 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압만큼 점차 상승하는 프로그램 전압들을 인가하고, 상기 다수의 페이지들 중 비 선택된 페이지들에 서로 상이한 제2 스텝 전압들만큼 점차 상승하는 패스 전압들을 인가하여 상기 프로그램 동작이 수행되도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다수의 페이지들은 반도체 기판 상에 수직한 플러그를 따라 순차적으로 적층된 다수의 메모리 셀들을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제어 로직은
    상기 플러그의 위치에 따라 상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들이 일정하게 유지되거나, 증가 또는 감소되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 제어 로직은
    상기 플러그의 폭에 따라 상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들이 조절되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제어 로직은
    상기 플러그의 폭이 상대적으로 넓은 영역에 위치된 상기 비 선택된 페이지들로부터 상기 플러그의 폭이 상대적으로 좁은 영역에 위치된 상기 비 선택된 페이지들로 위치가 달라질수록 상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들이 점차 감소되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제어 로직은
    상기 비 선택된 페이지들에 인가되는 상기 패스 전압들 중 마지막에 인가되는 패스 전압들은 상기 플러그의 폭이 상대적으로 좁은 영역에 위치된 비 선택된 페이지들일수록 점차 감소되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  7. 제 2 항에 있어서, 상기 제어 로직은
    상기 다수의 페이지들을 다수의 그룹들로 구분하고, 상기 다수의 그룹들 각각에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들이 서로 상이하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제어 로직은
    상기 그룹들 중 상기 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹들에 상기 패스 전압들이 인가될 때, 상기 패스 전압들의 상기 제2 스텝 전압들이 점차 감소되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제어 로직은
    상기 비 선택된 페이지들 각각에 인가하는 상기 패스 전압들의 상기 제2 스텝 전압들 각각은 상기 패스 전압들의 인가 횟수와 무관하게 일정하거나, 상기 인가 횟수가 증가될수록 증가 또는 감소되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 비 선택된 페이지들 각각에 인가하는 상기 패스 전압들 중 첫 번째 패스 전압들은 서로 같거나 서로 상이한 반도체 메모리 장치.
  11. 제 1 항에 있어서, 상기 제어 로직은
    상기 비 선택된 페이지들 중 상기 선택된 페이지에 인접한 페이지들에 상기 패스 전압들이 인가될 때, 상기 제2 스텝 전압들이 상기 비 선택된 페이지들 중 상기 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들과 같거나 크도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제어 로직은
    상기 프로그램 전압들의 상기 제1 스텝 전압과 상기 인접한 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들 각각의 차이 값이 설정 값 이하가 되도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  13. 반도체 기판 상에 수직한 플러그를 따라 순차적으로 적층된 다수의 메모리 셀들이 포함된 다수의 페이지들을 포함하는 메모리 블록의 프로그램 동작에 있어서,
    상기 다수의 페이지들 중 선택된 페이지에 제1 스텝 전압만큼 점차 상승하는 프로그램 전압들이 인가되고, 상기 다수의 페이지들 중 비 선택된 페이지들에 제2 스텝 전압들만큼 점차 상승하는 패스 전압들이 인가되는 단계를 포함하며,
    상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들은 서로 상이한 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 플러그의 위치 또는 상기 플러그의 폭에 따라 상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들이 조절되는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 플러그의 폭이 상대적으로 넓은 영역에 위치된 상기 비 선택된 페이지들로부터 상기 플러그의 폭이 상대적으로 좁은 영역에 위치된 상기 비 선택된 페이지들로 위치가 달라질수록 상기 비 선택된 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들은 점차 감소되는 반도체 메모리 장치의 동작 방법.
  16. 제 13 항에 있어서,
    상기 다수의 페이지들은 다수의 그룹들로 구분되고, 상기 다수의 그룹들 각각에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들은 서로 상이한 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 그룹들 중 상기 플러그의 폭이 상대적으로 좁은 영역에 위치한 그룹들에 상기 패스 전압들이 인가될 때, 상기 패스 전압들의 상기 제2 스텝 전압들은 점차 감소되는 반도체 메모리 장치의 동작 방법.
  18. 제 13 항에 있어서,
    상기 비 선택된 페이지들 각각에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들 각각은 상기 제2 스텝 전압들 각각은 상기 패스 전압들의 인가 횟수와 무관하게 일정하거나, 상기 인가 횟수가 증가될수록 증가 또는 감소되는 반도체 메모리 장치의 동작 방법.
  19. 제 13 항에 있어서,
    상기 비 선택된 페이지들 중 상기 선택된 페이지에 인접한 페이지들에 상기 패스 전압들이 인가될 때, 상기 제2 스텝 전압들은 상기 비 선택된 페이지들 중 상기 인접한 페이지들을 제외한 나머지 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들보다 크거나 같은 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 프로그램 전압들의 상기 제1 스텝 전압과 상기 인접한 페이지들에 인가되는 상기 패스 전압들의 상기 제2 스텝 전압들 각각의 차이 값이 설정 값 이하가 되는 반도체 메모리 장치의 동작 방법.
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