DE69422174T2 - Integrierte Schaltung mit Toleranz bei wichtigen Herstellungsfehlern - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Speichervorrichtung gemäß dem Oberbegriff des Anspruchs 1.
• Speichervorrichtungen besitzen stets wenigstens eine Zellenmatrix, die eine Mehrzahl von Zeilen, eine Mehrzahl von Spalten und entsprechend jeder Kreuzung zwischen den Zeilen und den Spalten eine mehr oder weniger komplexe Speicherzelle aufweisen. Die Zeilen und Spalten bestehen im allgemeinen aus elektrischen Leitern, die aus Silizid oder Polysilizium hergestellt sind, bei denen es sich um Materialien mit relativ geringer Leitfähigkeit handelt.
• Da Speicher immer größere Kapazitäten besitzen und strenge Anforderungen hinsichtlich der Zugriffszeit erfüllen müssen, haben viele Hersteller Speichervorrichtungen ausgewählt, bei denen die Zeilen in herkömmlicher Weise vorgesehen sind, während die Spalten aus metallischen Materialien mit relativ hoher Leitfähigkeit hergestellt sind sowie aus einer ersten Metallschicht (Metall-1) gebildet sind.
• Um die Vorrichtungen noch schneller zu machen, war es erforderlich, den Reihenwiderstand der Zeilen zu reduzieren. Erreicht wurde dies mittels einer weiteren Mehrzahl von elektrischen Leitern, die parallel zu den Leitern der Zeilen angeordnet und diesen überlagert sind und die mit diesen Leitern mit Hilfe der Öffnung von Durchkontaktierungen in Kontakt stehen, die jeweils in einer Beabstandung von einer bestimmten Anzahl von Speicherzellen vorgesehen sind, wie dies in Fig. 1 zu sehen ist. Diese weitere Mehrzahl von Leitern ist aus metalli schen Materialien mit relativ hoher Leitfähigkeit hergestellt und aus einer zweiten Metallschicht (Metall-2) gebildet.
• Das Verfahren zum Herstellen der weiteren Mehrzahl von Leitern aus der zweiten Metallschicht unterliegt aus einer Vielzahl von Gründen sogar großen Defekten, von denen einer in der Schwierigkeit der planaren Ausbildung der darunterliegenden Struktur besteht. Diese Fehler führen in Abhängigkeit von der Größe des Defekts zu einem Kurzschließen von zwei oder mehr einander benachbarten Leitern, wie dies in Fig. 1 zu sehen ist.
• Es ist allgemein üblich, diese Defekte dadurch zu vermeiden, daß redundante Zeilen vorgesehen werden. Im allgemeinen ist die Redundanz auf Kürzschlüsse zwischen zwei benachbarten Zeilen begrenzt, und zwar aus Gründen der Fehlerhäufigkeit und der einfachen Ausbildung von Schaltungseinrichtungen zum Handhaben von Redundanz sowie bei Flash-EPROM-Speichern aus Gründen des Platzes, den die Zeilen- und/oder Spalten-Decodierschaltungseinrichtungen einnehmen.
• Flash-EPROM-Speichervorrichtungen können in der Tat nur vollständig gelöscht werden, während ein Schreibvorgang auf den Zellen jeweils einzeln nacheinander möglich ist. Falls auf einer Zelle niemals ein Schreibvorgang ausgeführt worden ist, diese jedoch (zusammen mit den anderen) wiederholt gelöscht worden ist, wäre die Zelle in kurzer Zeit "entleert", und dies würde zu Lesefehlern für die in derselben Spalte angeordneten Zellen führen. Zur Überwindung dieses Problems erfolgt vor jeder Löschphase der Vorrichtung eine "Vorbearbeitungs"-Phase, die auf alle Zellen der Vorrichtung einzeln einwirkt (diejenigen der perfekt arbeitenden Zeilen, die fehlerhaften sowie auch die redundanten) und die darin besteht, daß bisher noch nicht beschriebene Zellen beschrieben werden, und zwar durch Injizieren von Ladungen in das isolierte Gate des die Zellen bildenden MOS-Transistors. Wenn ein Schreibvorgang in einer Zeile durchgeführt wird, die einen Kurzschluß aufweist, ist es ohnehin erforderlich, daß an den diese Zeile bildenden Zellen tatsächlich ein Schreibvorgang ausgeführt wird, um zukünftige Lesefehler zu vermeiden. Zu diesem Zweck sind stärkere und komplexere Generatoren proportional zu dem stärkerem Strom erforderlich, der zum Steuern der Zeile trotz des Kurzschlusses notwendig ist, wobei dies von der Anzahl der kurzgeschlossenen Zeilen sowie der Größe des Defekts abhängig ist. Derzeitige Integrationsniveaus lassen es nicht zu, den Generatoren eine sehr große Fläche auf dem Chip zu widmen. Aus diesem Grund werden nur Kurzschlüsse zwischen zwei benachbarten Zeilen redundant gemacht. Der Kurzschluß von mehreren Zeilen bildet ein Hindernis für den Betrieb der gesamten Vorrichtung, ist nicht akzeptabel und läßt sich auch nicht durch Software oder Firmware bewältigen, die die Verwendung solcher fehlerhaften Zeilen vermeidet (dies gilt natürlich nur für Flash-EPROM-Speichervorrichtungen) und somit zu einem Verwerfen bzw. Ausschuß der Vorrichtung führt.
• Eine bekannte Lösung des Standes der Technik ist in dem US-Patent Nr. 4 827 449 offenbart, das eine integrierte Schaltung des Typs betrifft, der folgendes aufweist:
• - eine erste Mehrzahl erster Leiter 13 aus Polyzid, entlang deren Länge jeweils eine Mehrzahl von ersten elektrischen Verbindungspunkten 16 angeordnet ist, sowie
• - eine zweite entsprechende Mehrzahl zweiter Leiter 14 aus Aluminium, entlang deren Länge jeweils eine Mehrzahl von zweiten elektrischen Verbindungspunkten 14c angeord net ist, wobei die Mehrzahl der ersten Punkte mit der Mehrzahl der zweiten Punkte jeweils derart elektrisch verbunden sind, daß der Reihenwiderstand der ersten Leiter reduziert wird.
• Bei einer solchen integrierten Schaltung, wie sie vorstehend erläutert worden ist, gibt es jedoch keine redundante Leiteranordnung, die sich um größere Defekte kümmert oder die Fehlererfassung von Kurzschlüssen zwischen benachbarten Leitern verbessert.
• Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Speichervorrichtung mit einer Struktur, die hinsichtlich großer Herstellungsdefekte tolerant ist.
• Gelöst wird diese Aufgabe mittels der Speichervorrichtung des eingangs erläuterten Typs, die ferner die im Kennzeichnungsteil des Anspruchs 1 angegebenen Eigenschaften aufweist. Weitere vorteilhafte Merkmale der Erfindung sind in den Unteransprüchen angegeben.
• Dadurch daß die zweiten Leiter zwischen einigen der zweiten aufeinander folgenden Punkte derart unterbrochen sind, daß relativ große Bereiche der integrierten Schaltung nicht von den zweiten Leitern gequert werden, reduziert sich die Wahrscheinlichkeit, daß ein Defekt zwei Leiter betrifft und dadurch einen Kurzschluß zwischen diesen hervorruft, wobei sich diese Wahrscheinlichkeit für drei Leiter sogar noch weiter reduziert.
• Die resultierende Zunahme des Reihenwiderstands ist für Speichervorrichtungen akzeptabel. Aufgrund der Verwendung redundanter Zeilen für die Vorrichtungen wird ferner ein Ausschuß aufgrund von Herstellungsfehlern, insbesondere solchen Herstellungsfehlern, die in Verbindung mit der zweiten Metallschicht auftreten, praktisch eliminiert.
• Die Erfindung wird durch die nachfolgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht; darin zeigen:
• Fig. 1, 2 und 4 Draufsichten auf zweite Leiter gemäß dem bekannten Stand der Technik;
• Fig. 5 eine Draufsicht auf erste und zweite Leiter gemäß der vorliegenden Erfindung; und
• Fig. 3 eine Schnittansicht entlang der Schnittebene A-A der Leiter der Fig. 2.
• Fig. 1 zeigt eine zweite Mehrzahl von sechs zweiten metallischen Leitern CO&sub2;, die verschiedene elektrische Verbindungspunkte gegenüber von Positionen CP aufweisen. Bei diesen Leitern könnte es sich um Wortleitungen einer Speichermatrix handeln. Unter den zweiten Leitern CO&sub2; sowie entlang der gesamten Länge derselben befindet sich eine entsprechende erste Mehrzahl von sechs ersten Leitern CO&sub1; (in Fig. 1 nicht gezeigt) z. B. aus Silizid, die verschiedene elektrische Verbindungspunkte gegenüber den Positionen CP aufweisen. Wiederum gegenüber von den Positionen CP sind Durchkontaktierungen vorgesehen, die eine elektrische Verbindung zwischen den Leitern CO&sub1; und den Leitern CO&sub2; ermöglichen. Fig. 1 zeigt einen Defekt D-0, wie zum Beispiel einen Kurzschluß zwischen zwei benachbarten Leitern CO&sub2;.
• Fig. 2 zeigt die zweiten Leiter CO&sub2; der Fig. 1 in Modifizierung gemäß der US-A-4 827 449. Wir dort zu sehen ist, sind diese jeweils abwechselnd zwischen zwei aufeinander folgenden Punkten CP unterbrochen, wobei die Unterbrechungen in einander abwechselnden Positionen liegen. In denjenigen Bereichen, in denen die Leiter CO2 unterbrochen sind, sind die Leiter CO1 sichtbar, die jedoch in den übrigen Bereichen durch die Leiter CO1 verdeckt sind. Auf diese Weise verbleiben relativ große integrierte Schaltungsbereiche, die nicht von Leitern CO&sub2; gequert werden. Dies bedeutet zum Beispiel, daß der Defekt D-0 keinerlei Kurzschluß mehr zwischen den Leitern CO&sub2; verursacht.
• Wie vorstehend erwähnt wurde, sind die Positionen der Unterbrechungen in den Leitern CO2 derart bestimmt, daß relativ große Bereiche der integrierten Schaltung verbleiben, die nicht von den zweiten Leitern CO2 gequert werden. Diese sind somit von den gegenseitigen Positionen der Leiter und der Größe der Defekte abhängig, die toleriert werden sollen. Fig. 2 und 5 zeigen zwei der vielen Wahlmöglichkeiten.
• In Fall von Speichervorrichtungen sind die Positionen CP im allgemeinen jeweils mit einer konstanten Beabstandung einer bestimmten Anzahl von Speicherzellen, z. B. 512, vorgesehen. Bei anderen Anwendungen ist dies möglicherweise nicht die optimale Wahl. Im allgemeinen werden die Positionen CP auf der Basis von Betrachtungen hinsichtlich der elektrischen Signalfortpflanzungszeit in den Leitern CO1 bestimmt, und somit sind sie auch von dem Typ und der Anzahl von damit verbundenen elektronischen Vorrichtungen abhängig.
• Fig. 3 zeigt eine Schnittansicht entlang der Schnittebene A-A der Leiter der Fig. 2 derart, also ob diese zu einer Speichervorrichtung gehören würden.
• In der Schnittansicht der Fig. 3 sind die ersten Leiter CO1 dargestellt, die als Wortleitungen einer Speicher vorrichtung wirken und die über einem Substrat BU angeordnet sind und von diesem durch Isolierschichten IS getrennt sind. In dem Substrat BU sind Taschen SO und DR gebildet, die als Source- bzw. Drainbereiche für MOS- Vorrichtungen wirken, die Speicherzellen bilden. Über der genannten Struktur befindet sich eine dielektrische Schicht DL, in der dritte metallische Leiter CO&sub3; angeordnet sind, die als Bitleitungen der Speichervorrichtung wirken. Über der dielektrischen Schicht DL sind zweite Leiter CO2 gegenüber einigen der ersten Leiter CO1 vorgesehen.
• Die vorliegende Erfindung betrifft Speichervorrichtungen. Mit Hilfe der Fig. 4 und 5, wird die Erfindung nachfolgend erläutert.
• Wie eingangs erwähnt worden ist, ist es allgemein üblich, in Speichervorrichtungen redundante Zeilen vorzusehen, um Kurzschlüsse zwischen zwei einander benachbarten Zeilen aufgrund von Herstellungsfehlern zu vermeiden.
• Fig. 4 zeigt eine Mehrzahl von Zeilen einer solchen Speichervorrichtung sowie drei Fehler bzw. Defekte D-1, D-2 und D-3, die durch das Verfahren zum Herstellen der Zeilen in einer metallischen Schicht entstanden sind.
• Der Defekt D-2 führt zu einem Kurzschluß zwischen zwei einander benachbarten Zeilen und ließe sich somit durch den Einsatz der Redundanz eliminieren. Die Defekte D-1 und D-3 würden zu einem Ausschuß bzw. Verwerfen der Vorrichtung führen, da sie einen Kurzschluß zwischen vier bzw. sechs einander benachbarten Reihen beinhalten.
• Unter Verwendung der Lehre der vorliegenden Erfindung wurden die Zeilen der Fig. 4 an mehreren Stellen unter brochen, wodurch die Zeilen der Fig. 5 entstanden sind. In der Praxis sind dabei Paare von Zeilen berücksichtigt worden, wobei die Zeilen jedes Paares an denselben Stellen unterbrochen worden sind und einander benachbarte Paare an abwechselnd aufeinander folgenden Stellen unterbrochen worden sind.
• Wie in Fig. 5 zu sehen ist, verursacht der Defekt D-2 nunmehr keine Probleme mehr, da er keinerlei Zeile beeinträchtigt, und die Defekte D-1 und D-3 bewirken einen Kurzschluß zwischen nur zwei einander benachbarten Zeilen, so daß diese redundant sein können, ohne daß es zu Ausschuß kommt.
• Auf diese Weise läßt sich eine statistische Reduzierung von Ausschuß erzielen.

Claims (6)

1. Speichervorrichtung mit einer Mehrzahl von Wortleitungen, deren jede besteht aus:

a) einem ersten Leiter (CO1) aus einem ersten Material mit relativ geringer Leitfähigkeit, der eine Mehrzahl von ersten elektrischen Verbindungspunkten (CP) aufweist, die diesen entlang angeordnet sind, und

b) einem zweiten Leiter (CO&sub2;) aus einem zweiten Material mit relativ hoher Leitfähigkeit, der eine Mehrzahl von zweiten elektrischen Verbindungspunkten (CP) aufweist, die diesen entlang mit einer Beabstandung entsprechend der ersten Verbindungspunkte angeordnet sind, wobei die Mehrzahl der ersten Punkte mit der Mehrzahl der zweiten Punkte jeweils derart elektrisch verbunden sind, daß der Reihenwiderstand des ersten Leiters reduziert wird, wobei die zweiten Leiter zwischen abwechselnd aufeinander folgenden Paaren von aufeinander folgenden Punkten unterbrochen sind,

dadurch gekennzeichnet,

daß die Wortleitungen eine Mehrzahl von Gruppen von einander benachbarten Wortleitungen bilden, von denen jede wenigstens ein Paar Wortleitungen aufweist, wobei die zweiten Leiter innerhalb jeder Gruppe von Wortleitungen zwischen einander benachbarten Paaren von Verbindungspunkten unterbrochen sind, so daß die nicht unterbrochenen zweiten Leiterbereiche an benachbarten Wortleitungen direkt nebeneinander liegen, so daß sie über ihre Länge vollständig ausgefluchtet sind, wobei die zweiten Leiter in einander benachbarten Gruppen von Wortleitungen zwischen abwechselnd aufeinander folgenden Paaren von Verbindungspunkten unterbrochen sind, so daß die nicht unterbrochenen zweiten Leiterbereiche in diesen einander benachbarten Gruppen in einer versetzten Anordnung derart vorliegen, daß sie keine Überlappung entlang ihrer Länge aufweisen.

2. Speichervorrichtung nach Anspruch 1, wobei die Abstände zwischen ersten und zweiten aufeinander folgenden Punkten gleich sind.

3. Speichervorrichtung nach Anspruch 1, wobei die ersten und zweiten Punkte mittels Durchkontaktierungen elektrisch zusammengeschaltet sind.

4. Speichervorrichtung nach Anspruch 1, wobei das erste Material Polysilizium oder Silizid ist und das zweite Material metallisch ist.

5. Speichervorrichtung nach Anspruch 1, wobei der erste Leiter und der zweite Leiter übereinander angeordnet sind.

6. Speichervorrichtung nach Anspruch 1, wobei die Speicherzellen vom Flash-EPROM-Typ sind.