DE10231206B4

DE10231206B4 - Halbleitervorrichtung

Info

Publication number: DE10231206B4
Application number: DE10231206.0A
Authority: DE
Inventors: Andreas Baenisch; Xaver Obergrussberger; Werner Obermaier
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-07-10
Filing date: 2002-07-10
Publication date: 2014-10-30
Anticipated expiration: 2022-07-11
Also published as: US6900516B1; DE10231206A1

Abstract

Halbleitervorrichtung mit: einer ersten strukturierten, leitfähigen Leiterbahnebene (13) auf einem passivierten Substrat (10); einer zweiten strukturierten, leitfähigen Leiterbahnebene (15) auf der ersten strukturierten, leitfähigen passivierten Leiterbahnebene (13); Kontakteinrichtungen (19, 20) zum selektiven elektrischen Kontaktieren der strukturierten, leitfähigen Leiterbahnebenen (11, 13, 15) miteinander; einer Fuse-Einrichtung in einem nicht passivierten Abschnitt (24) der zweiten strukturierten, leitfähigen Leiterbahnebene (15) mit vorbestimmten Fuse-Bereichen (17) zum selektiven Anbinden von Leiterbahnen (11, 13, 15); wobei die Fuse-Einrichtung in Fuse-Module (27) mit Fuse-Paaren (21) und deren Fuse-Bereichen (17) in einem vorbestimmten Abstand (18) zueinander eingeteilt ist, die über eine zentrale Leiterbahn (22) an ein vorbestimmtes Potential (23) anbindbar sind und einen spitzen Winkel (26) zur zentralen Leiterbahn aufweisen.

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Halbleiterspeichervorrichtung.
Die DE 199 26 499 A1 beschreibt eine Anordnung von Fuses bei Halbleiterstrukturen mit einer Kupfermetallisierung, bei denen auf der obersten Leiterbahnebene eine Aluminiummetallschicht für Aluminiumbonds angeordnet ist. Die Fuses sind als Aluminiumfuses ausgebildet.
Die DE 100 06 243 A1 beschreibt eine Schmelzbrückenanordnung in oder auf integrierten Schaltungen, bei denen jeweils eine Bank von Schmelzbrücken zusammen mit einer Auswertelogik verbunden sind.
Die EP 0 987 759 A2 beschreibt eine Halbleitervorrichtung mit elektrischen Fuses, die an einer Seite mit einem gemeinsamen Verbindungsanschluss verbunden sind.
Halbleitervorrichtungen und insbesondere Halbleiterspeichervorrichtungen, wie DRAM-Speicherbausteine, sind im allgemeinen mit redundanten Wort- bzw. Bit-Leitungen versehen, um einen einwandfreien Betrieb gewährleisten zu können, auch wenn im komplexen Herstellungsprozeß der feingliedrigen Strukturen beispielsweise eine Wort- bzw. Bit-Leitung unterbrochen oder mit einer anderen kurzgeschlossen wird. Diese Fehler werden in einem Wafer-Test detektiert und auf dem Wafer-Level, wenn möglich durch Einbindung redundanter Wort- bzw. Bit-Leitungen korrigiert. Die Anbindung der redundanten Leitungen erfolgt über Fuses, welche mit einem Laserstrahlimpuls vorbestimmten Energie-Inhalts geschossen werden, um gemäß dem Wafer-Test ein vorbestimmtes Potential vorzugsweise an eine nachgelagerte Latch-Einrichtung weiterzuleiten oder im geschossenen Zustand nicht weiterzuleiten.
Durch die erhöhte Integrationsdichte und durch den Einsatz des double data rate(DDR)-Schemas in DRAM-Speichern werden mehr Redundanzen und damit auch mehr Fuses zu deren Anbindung benötigt. Die in Abhängigkeit von dem Wafer-Testergebnis zu schießenden Fuses können jedoch nicht beliebig nah nebeneinander angeordnet werden, da zum einen der Laser zum Schießen der Fuses nicht beliebig genau justierbar ist und zum anderen der Laserenergieimpuls ausreichen muß, das leitfähige Material der Fuse aufzuschmelzen, ohne jedoch gleichzeitig die benachbarte Fuse ebenfalls ungewollt zu schießen bzw. Rückstände der geschmolzenen Fuse zu vermeiden, welche wiederum einen Kurzschluß erzeugen könnten. Darüber hinaus ist eine komplexe Anordnung der Fuses nicht erstrebenswert, da das Schießen der Fuses mit dem Laser in einer kurzen Zeit, also rationell, durchführbar sein muß und bisher die Lasereinrichtung mit Bezug auf den Wafer nicht beliebig zweidimensional präzise und schnell justierbar ist.
In 4 ist eine übliche Halbleitervorrichtung mit einem bekannten Fuse-Layout in Draufsicht dargestellt. Auf einem passivierten Halbleitersubstrat 10 ist eine erste strukturierte, leitfähige Leiterbahnebene 11 vorgesehen, welche im Bereich der Fuse-Einrichtung Leiterbahnen bildet. Darüber befindet sich eine zweite strukturierte, leitfähige Leiterbahnebene 13, welche durch eine Passivierung 12 von der ersten strukturierten, leitfähigen Leiterbahnebene 11 getrennt ist und ebenfalls Leiterbahnen ausbildet. In einer dritten über der zweiten strukturierten, leitfähigen Leiterbahnebene 13 angeordneten strukturierten, leitfähigen Leiterbahnebene 15, welche ebenfalls durch eine Passivierung 14 von der zweiten strukturierten, leitfähigen Leiterbahnebene 13 beabstandet ist, sind Fuse-Bereiche 17 in zwei Reihen vorgesehen. Um diese obere strukturierte leitfähige Leiterbahnebene 15 bzw. die Fuse-Bereiche 17 dieser Leiterbahnebene mit dem Laser schießen zu können, muß diese von oben direkt zugänglich sein, weshalb in der Passivierung 16, welche auf dem Wafer aufgebracht ist, ausgesparte Fenster 24 über den Fuse-Einrichtungen vorgesehen sind, in denen keine Passivierung 16 vorgesehen ist.
Über Kontakteinrichtungen 19, 20 werden die Leiterbahnen der dritten strukturierten, leitfähigen Leiterbahnebene 15 selektiv entweder mit der ersten strukturierten, leitfähigen Leiterbahnebene 11 oder der zweiten strukturierten, leitfähigen Leiterbahnebene 13 verbunden, so daß in dem bekannten Layout gemäß 4 jeweils drei Fuses 17 über drei Leiterbahnebenen 11, 13, 15 in der Zeichenebene zugänglich sind und über deren Anschlußbereich (auf der rechten Seite) kontaktierbar sind.
Auf der linken Seite sind alle leitfähigen Ebenen 11, 13, 15 mit einem vorbestimmten Potential versehen, welches in Abhängigkeit davon, ob eine Fuse in deren Fuse-Bereich 17 geschossen wird oder nicht, mit den Anschlüssen auf der rechten Seite verbunden wird oder nicht. Unter Einhaltung des benötigten Abstandes 18 (fuse pitch) zwischen den benachbarten Fuses 17 dieser herkommlichen links/rechts ”Dreizack”-Fuse-Anordnung stehen nur wenige Fuses pro Fläche zur Verfügung. Darüber hinaus sind die Kontakteinrichtungen zwischen den verschiedenen elektrisch leitfähigen, strukturierten Leiterbahnebenen 11, 13, 15 insbesondere im beschleunigten Streß-Test einer erhöhten Korrosion ausgesetzt, welche Ausfälle der Kontakteinrichtungen zur Folge haben, sogenannte ”HAST fails”.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche unter Einhaltung eines vorbestimmten Abstandes zwischen Fuses der Halbleitervorrichtung eine erhöhte Anzahl von Fuses pro Fläche ermöglicht.
Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleitervorrichtung gelost.
Die der vorliegenden Erfindung zugrunde liegende Idee besteht im wesentlichen darin, daß die Fuses eines Fuse-Moduls paarweise mit einer zentralen Potentialanbindung vorgesehen sind.
In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, daß eine Fuse-Einrichtung in einem nicht passivierten Abschnitt einer strukturierten, leitfähigen Leiterbahnebene mit vorbestimmten Fuse-Bereichen zum selektiven Anbinden von Leiterbahnen vorgesehen ist, wobei die Fuse-Einrichtung in Fuse-Module mit Fuse-Paaren und deren Fuse-Bereichen in einem vorbestimmten Abstand zueinander eingeteilt ist, die über eine zentrale Leiterbahn der strukturierten, leitfähigen Leiterbahnebene an ein vorbestimmtes Potential anbindbar sind.
Erfindungsgemäß weisen die über die zentrale Leiterbahn angebundenen Fuse-Paare im wesentlichen einen spitzen Winkel zur zentralen Leiterbahn auf. Daraus ergibt sich der Vorteil, daß die zu schießenden Fuses, d. h. die Leiterbahnen, diagonal verlaufen und somit die Trefferwahrscheinlichkeit der Lasereinrichtung zum Schießen der Fuses erhöht wird.
Halbleitervorrichtungen der erfindungsgemäßen Art ermöglichen aufgrund ihrer Fuse-Paar-Modulanordnung somit eine höhere Fuse-Flächendichte.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Erfindungsgegenstandes.
Gemäß einer bevorzugten Weiterbildung sind die Kontakteinrichtungen zum selektiven elektrischen Kontaktieren der strukturierten, leitfähigen Leiterbahnebenen bzw. Leiterbahnen miteinander in einem passivierten Abschnitt vorgesehen. Wird die Halbleitervorrichtung derart gestaltet, so wird die Korrosion der Kontakteinrichtungen und damit ein eventueller Ausfall der Kontakteinrichtungen insbesondere bei einem Streß-Test vermieden, da sie außerhalb des Fensters ohne Passivierung liegen.
Gemäß einer weiteren bevorzugten Weiterbildung ist zwischen dem passivierten Substrat und der ersten strukturierten, leitfähigen Leiterbahnebene eine dritte strukturierte, leitfähige Leiterbahnebene vorgesehen, welche vorzugsweise als mechanische Verstärkungs- bzw. Schutzschicht vorgesehen ist. Zum einen ermöglicht eine solche dritte leitfähige Leiterbahnebene eine mechanische Verstärkung bzw. einen Schutz, zum anderen kann sie auch als zusätzliche Leiterbahnebene zur Erhöhung der Flächen bzw. Integrationsdichte der Fuses herangezogen werden.
Gemäß einer weiteren bevorzugten Weiterbildung weist die Vorrichtung im Anschluß an die mit den Fuses verbundenen Leiterbahnen Fuse-Latches auf, welche insbesondere in mehreren Ebenen vorgesehen sind und selektiv über die Fuse-Einrichtung mit dem vorbestimmten Potential verbindbar sind.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Halbleitervorrichtung eine Speichereinrichtung, insbesondere ein DRAM- oder ein DDR-DRAM.
Beispiele zur Erläuterung der Erfindung und ein Ausführungsbeispiel der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung naher erläutert.
Es zeigen:
1A, B eine schematische Darstellung einer Halbleitervorrichtung zur Erläuterung eines ersten nicht zur Erfindung gehörenden Beispiels, wobei 1A eine Draufsicht und 1B einen Querschnitt entlang der Linie A-A' verdeutlicht;
2 eine schematische Draufsicht zur Erläuterung eines zweiten nicht zur Erfindung gehörenden Beispiels;
3 eine schematische Draufsicht zur Erläuterung einer Ausfuhrungsform der vorliegenden Erfindung; und
4 eine schematische Draufsicht einer herkömmlichen Halbleitervorrichtung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
1 zeigt eine schematische Ansicht einer Halbleitervorrichtung zur Erläuterung eines ersten nicht zur Erfindung gehörenden Beispiels.
In 1A ist eine Draufsicht einer Halbleitervorrichtung mit einer Fuse-Einrichtung dargestellt und wird mit Bezug auf 1B, in welcher ein Querschnitt der Anordnung entlang der gestrichelten Linie A-A' verdeutlicht ist, näher erlautert.
Gemäß 1B ist auf einem vorzugsweise passivierten Halbleitersubstrat 10 eine strukturierte, leitfähige Leiterbahnebene 11 vorgesehen. Daran schließt sich vorzugsweise zumindest eine Passivierungsschicht 12 an, auf welche wiederum eine strukturierte, leitfähige Leiterbahnebene 13 folgt. Über der strukturierten, leitfähigen Leiterbahnebene 13 ist vorzugsweise ebenfalls eine Passivierungsschicht 14 vorgesehen, auf welcher eine strukturierte, leitfähige Leiterbahnebene 15 angeordnet ist. Darüber befindet sich eine weitere Passivierungsschicht 16. Zwischen den Strukturen 15, vorzugsweise Leiterbahnen aus AlCu, welche benachbarte Fuses 17 bzw. Fuse-Bereiche 17 aufweisen, ist ein vorbestimmter Abstand 18 (fuse pitch), z. B. 2600 nm, vorgesehen, um beim Schießen einer Fuse 17 eine ungewollte Kontaktunterbrechung einer benachbarten Fuse 17 durch die Energie des Laserimpulses zu verhindern.
Zwischen den strukturierten, leitfähigen horizontalen Leiterbahnebenen 11, 13, 15 sind vorzugsweise vertikale Kontakteinrichtungen 19, 20 vorgesehen, wobei die elektrische Anbindung zwischen Leiterbahnen der oberen strukturierten, elektrisch leitfähigen Leiterbahnebene 15 und der unteren strukturierten, elektrisch leitfähigen Leiterbahnebene 11 über die Kontakteinrichtungen 19 hergestellt werden, und die Anbindung der oberen strukturierten, leitfähigen Leiterbahnebene 15 mit der mittleren strukturierten, leitfähigen Leiterbahnebene 13 über Kontakteinrichtungen 20 hergestellt werden. Abstandshalter (nicht dargestellt) bzw. Spacer, z. B. aus Titan bzw. Titan-Verbindungen, zwischen den einzelnen strukturierten, elektrisch leitfähigen Leiterbahnebenen sind ebenfalls vorsehbar.
Die Fuses 17 sind als Fuse-Paare 21 angeordnet und über eine zentrale Leiterbahn 22 mit einem vorbestimmten Potential 23, vorzugsweise Masse (GND), verbunden. Die Fuses 17 bzw. Fuse-Bereiche 17 liegen in einem Fenster 24, in welchem die oberste Passivierungsschicht 16 bzw. Deckschichtpassivierung ausgespart bzw. entfernt ist. Vorzugsweise erstrecken sich die Fuse-Paare 21 senkrecht von der zentralen Leiterbahn 22.
Die Leiterbahnen der leitfähigen, strukturierten Leiterbahnebene 11 sind in 1A links schraffiert dargestellt, die Leiterbahnen der leitfähigen, strukturierten Leiterbahnebene 13 sind rechts schraffiert dargestellt, so daß in 1A an Stellen, wo sich in der Draufsicht beide durch eine Passivierung 12 getrennten leitfähigen Leiterbahnebenen 11, 13 überlagern, eine Kreuzschraffur zur Verdeutlichung dient. Die strukturierte, elektrisch leitfähige Leiterbahnebene 15 ist durch eine Punktschraffur verdeutlicht. Die Kontakteinrichtungen 19, 20 zwischen den einzelnen strukturierten, elektrisch leitfähigen Leiterbahnebenen 11, 13, 15 sind unter der Deckpassivierungsschicht, da sie sich außerhalb des Fensters 24, in welchem diese nicht vorgesehen ist, befinden. Alle Anschluss- bzw. Anbindungseinrichtungen sind vorzugsweise zu einer Seite z. B. der Breitseite geführt und beispielhaft in den Leiterbahnebenen 11, 13 und 15 vorgesehen.
2 zeigt eine schematische Darstellung einer Halbleitervorrichtung zur Erläuterung eines zweiten nicht zur Erfindung gehörenden Beispiels.
In 2 erstrecken sich die Fuse-Paare 21 mit deren Fuse-Bereichen 17 ebenfalls im rechten Winkel von der zentralen Leiterbahn 22, welche ebenfalls mit einem vorbestimmten Potential 23, vorzugsweise Masse, verbunden ist. Auch hier sind wie in 1 die Fuse-Paare 21 mit einem vorbestimmten Abstand 18 voneinander getrennt. Die Leiterbahn im Anschluß an die Fuse-Einrichtungen 17 des linken Fuse-Paares 21 wird aus der strukturierten, leitfähigen Ebene 15 über die Kontakteinrichtung 20 auf die strukturierte, leitfähige Leiterbahnebene 13 gefuhrt, um parallel durch eine Passivierung 14 beabstandet von der strukturierten, leitfähigen Leiterbahnebene 15 bzw. des sich rechts anschließenden Fuse-Paares laufen zu können.
Vorzugsweise ist eine weitere strukturierte, leitfähige Leiterbahnebene 11 zwischen dem passivierten Halbleitersubstrat 10 und der strukturierten, leitfähigen Leiterbahnebene 13 vorgesehen, welche zum einen eine Schutz- bzw. strukturelle Verstärkungseinrichtung 25 vorsieht, zum anderen um mögliche weitere Leiterbahnen zur Erweiterung der Anordnung gemäß 2 von acht auf zwölf Fuses vorzusehen. Im Gegensatz zu 1A liegen bei dem Beispiel gemäß 2 die Kontakteinrichtungen 20 zwischen den strukturierten, elektrisch leitfähigen Leiterbahnebenen 11, 13, 15 im Fenster 24, welches eine Aussparung in der Deckschicht 16 bzw. Passivierung 16 verdeutlicht. Im Anschlußbereich rechts werden die Leiterbahnen aus den hier dargestellten zwei strukturierten, leitfähigen Leiterbahnebenen 13, 15 mittels der Kontakteinrichtungen 20 auf die elektrisch leitfähige Leiterbahnebene 13 geführt.
3 zeigt eine schematische Draufsicht einer Halbleitervorrichtung zur Erlauterung einer Ausführungsform der vorliegenden Erfindung.
Die Ausführungsform gemäß 3 unterscheidet sich von dem Beispiel gemäß 2 im wesentlichen dadurch, daß die Fuse-Paare 21 im wesentlichen einen spitzen Winkel 26 zwischen der zentralen Leiterbahn 22, welche mit einem vorbestimmten Potential 23, vorzugsweise Masse, beaufschlagt ist, und den Leiterbahnen mit den Fuse-Bereichen 17 aufweisen. Darüber hinaus ist hier wie in 1 keine der Kontakteinrichtungen 20 im von der Passivierungsschicht 16 nicht bedeckten Bereich 24 vorgesehen. Gemäß der Ausführungsform nach 3 liegen alle Leiterbahnen, welche sich im Bereich des Fensters 24 befinden, in der strukturierten, leitfähigen Leiterbahnebene 15. Die Kontakteinrichtungen 20, welche sich im rechten Anschlußbereich befinden, dienen hier in erster Linie der Umverdrahtung, um alle Leiterbahnen in die bevorzugte, strukturierte, leitfähige Leiterbahnebene 13 beabstandet zueinander zu führen. Durch die diagonale Anordnung der Leiterbahnabschnitte mit den Fuse-Bereichen 17 wird das Treffen des Laserpulses zum Schießen der Fuse erleichtert, da durch den diagonalen Verlauf ein größerer Leiterbahn-Trefferbereich gewährleistet ist als bei einem rechten Winkel zwischen der zentralen Leiterbahn 22 und den Leiterbahnabschnitten mit den Fuse-Bereichen 17.
Ein Fuse-Modul 27, wie es jeweils in 2 und 3 mit vier Fuse-Paaren 21 dargestellt ist, kann durch den Einsatz der strukturierten, elektrisch leitfähigen Leiterbahnebene 11 für Leiterbahnen einfach und ohne nennenswerte Flächenvergrößerung auf sechs Fuse-Paare 21 vergrößert werden. Dadurch läßt sich die Flächendichte der Fuses zusätzlich steigern.
Besonders vorteilhaft an dem Beispiel nach 1A ist neben den unter der Passivierung 16 liegenden Kontakteinrichtungen 19, 20 die Tatsache, daß die Fuses in zwei Linien geschossen werden können, wohingegen bei der Beispiel gemäß 2 und der Ausführungsform gemäß 3 die Lasereinrichtung viermal mit Bezug auf den Wafer ausgerichtet und justiert werden muß. Eine Fuse-Einrichtung weist vorzugsweise ein Vielfaches der jeweils dargestellten Ausschnitte von Fuse-Einrichtungen bzw. Fuse-Modulen auf, welche sich in dem Beispiel gemäß 1 seitlich links und rechts anschließen und bei dem Beispiel gemäß 2 und der Ausführungsform gemäß 3 in gleicher Weise oben und unten anschließen.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
So ist insbesondere eine Erweiterung auf größere Fuse-Module, beispielsweise mit sechs statt vier Fuse-Paaren unter Hinzunahme weiterer strukturierter, elektrisch leitfähiger Leiterbahnebenen, angedacht. Sich an die Halbleitervorrichtung mit Fuse-Einrichtungen anschließende Signal speichereinrichtungen bzw. Latches sind aufgrund der durch die erfindungsgemäße Vorrichtung erhöhte Fuse-Flächendichte vorzugsweise in mehreren Ebenen vorgesehen, um das vorbestimmte Bezugspotential an die Latch-Einrichtung weiterzuleiten oder bei geschlossener fuse nicht weiterzuleiten.
Auch ist die Erfindung nicht auf die genannte Anwendungsmöglichkeit als DRAM-Speicherbaustein beschränkt.
Bezugszeichenliste

10: Halbleitersubstrat, vorzugsweise passiviert
11: strukturierte, leitfähige Leiterbahnebene (GC layer) [linksschraffiert]
12: Passivierungsschicht
13: strukturierte, leitfähige Leiterbahnebene (M0 layer) [rechtsschraffiert]
14: Passivierungsschicht
15: strukturierte, leitfähige Leiterbahnebene (M1 layer) [punktschraffiert]
16: Deckschicht (Passivierung)
17: Fuse-Bereich bzw. Fuse
18: vorbestimmter Abstand zw. benachbarten Fuses (fuse pitch)
19: Kontakteinrichtung zwischen GC und M1 Leiterbahnebene (C1 Kontakt)
20: Kontakteinrichtung zwischen M0 und M1 Leiterbahnebene (C0 Kontakt)
21: Fuse-Paar
22: zentrale Leiterbahn
23: vorbestimmtes Potential, vorzugsweise Masse (ground)
24: Fenster ohne Deckschicht (Passivierung)
25: Schutz- bzw. strukturelle Verstärkungseinrichtung
26: Winkel zwischen zentraler Leiterbahn und Leiterbahn mit Fuse-Bereich
27: Fuse-Modul

Claims

Halbleitervorrichtung mit: einer ersten strukturierten, leitfähigen Leiterbahnebene (13) auf einem passivierten Substrat (10); einer zweiten strukturierten, leitfähigen Leiterbahnebene (15) auf der ersten strukturierten, leitfähigen passivierten Leiterbahnebene (13); Kontakteinrichtungen (19, 20) zum selektiven elektrischen Kontaktieren der strukturierten, leitfähigen Leiterbahnebenen (11, 13, 15) miteinander; einer Fuse-Einrichtung in einem nicht passivierten Abschnitt (24) der zweiten strukturierten, leitfähigen Leiterbahnebene (15) mit vorbestimmten Fuse-Bereichen (17) zum selektiven Anbinden von Leiterbahnen (11, 13, 15); wobei die Fuse-Einrichtung in Fuse-Module (27) mit Fuse-Paaren (21) und deren Fuse-Bereichen (17) in einem vorbestimmten Abstand (18) zueinander eingeteilt ist, die über eine zentrale Leiterbahn (22) an ein vorbestimmtes Potential (23) anbindbar sind und einen spitzen Winkel (26) zur zentralen Leiterbahn aufweisen.
Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Kontakteinrichtungen (19, 20) zum selektiven elektrischen Kontaktieren der strukturierten leitfähigen Leiterbahnebenen (11, 13, 15) miteinander in einem passivierten Abschnitt vorgesehen sind.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine dritte strukturierte, leitfähige Leiterbahnebene (11) zwischen dem passivierten Substrat (10) und der ersten strukturierten, leitfähigen Leiterbahnebene (13) vorgesehen ist, welche als Schutz und/oder strukturelle Verstärkungsschicht (25) vorgesehen ist.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Vorrichtung Latches im Anschluss an die mit den Fuse-Bereichen (17) verbundenen Leiterbahnen (11, 13, 15) aufweist, welche in mehreren Ebenen vorgesehen sind, und selektiv über die Fuse-Einrichtung mit dem vorbestimmten Potential (23) verbindbar sind.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleitervorrichtung eine Speichereinrichtung, ein DRAM oder ein DDR-DRAM, ist.