JP2000305504A - 電源発生回路およびその発生方法、ならびに液晶表示装置 - Google Patents

電源発生回路およびその発生方法、ならびに液晶表示装置

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Abstract

(57)【要約】 【課題】 負電源発生回路をパネル外部に設けると、セ
ット設計に負担が生じることになる。 【解決手段】 駆動回路一体型液晶表示装置において、
負電源発生回路２２をＬＣＤパネル２１上に内蔵し、こ
の負電源発生回路２２で発生した負電源電圧を垂直ドラ
イバ２０に供給するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、負又は正の電源電
圧を発生する電源発生回路およびその発生方法、ならび
にアクティブマトリクス型液晶表示装置（ＬＣＤ；Liqu
id Crystal Display）、特にいわゆる駆動回路一体型液
晶表示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置の低電圧化、高コン
トラスト化等の高性能、高画質化への要求が高まってい
る。一般に、高コントラスト化と低電圧化とは相反する
要求である。すなわち、コントラストを高めるには、液
晶表示装置へ入力するビデオ信号の振幅を大きくする必
要があり、その結果、液晶表示装置の駆動電圧は高くな
り、低電圧化できないことになる。その逆に、低電圧化
するためには、ビデオ信号の振幅を低減することとな
り、その結果、コントラストは低下する方向になる（図
２３（Ａ），（Ｂ）を参照）。
【０００３】そこで、低電圧化、高コントラスト化の双
方を同時に満足させるには、ビデオ信号の低電圧側（Ｖ
Ｌ）を可能な限り下げ（即ち、グランド側に近づけ）、
併せてビデオ信号の中心値（ＶＣ）も下げ、ビデオ信号
のダイナミックレンジを上げながら、ビデオ信号の高電
圧側（ＶＨ）を下げる方式を採る必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
式を採ると、図２４に示す画素の等価回路において、ビ
デオ信号の高電圧側（ＶＨ）を保持した画素トランジス
タ１０１の閾値Ｖｔｈがデプレッションに寄っている
と、スキャンライン（ゲートライン）１０２が０Ｖで、
ソースライン１０３が低レベル（以下、“Ｌ”レベルと
記す）のときに、図２５に示すように、画素トランジス
タ１０１がリークして輝点となるいわゆるリーク性輝点
を生じるおそれがある。画素トランジスタ１０１の特性
例を図２６に示す。
【０００５】したがって、これまでは、上述した方式が
採れず、高コントラスト化か低電圧化かの二者択一の選
択をケースバイケースで行っていた。ただし、スキャン
ライン１０２の“Ｌ”レベルをマイナスに設定できれ
ば、このリーク性輝点に対するマージンは十分にとれる
ことがわかっている。しかしながら、そのためには、ス
キャンライン１０２の“Ｌ”レベルをマイナスに設定す
る負電源発生回路を用意する必要がある。従来は、構成
上、この負電源発生回路をパネル外部に設けざるを得な
かったため、セット設計に負担を生じせしめる結果とな
っていた。
【０００６】また、点順次走査方式の液晶表示装置の場
合には、水平走査における走査開始側（例えば、パネル
の左側）と走査終了側（例えば、パネルの右側）では画
素への書き込み時間が異なる。すなわち、パネルの左側
では１Ｈ（約６３μsec)程度の書き込み時間であるのに
対して、パネルの右側では書き込みが終わって直ぐにゲ
ート選択パルスが消滅するために数μsec（例えば、５
μsec）程度の書き込み時間となる。
【０００７】このように、点順次走査方式の液晶表示装
置では、パネルの左側と右側とで書き込み時間が違うこ
とから、画素トランジスタ１０１として特性の悪いトラ
ンジスタを用いた場合には、パネルの右側では書き込み
時間が短いことから、画素トランジスタ１０１が十分に
オンしきれず、書き込み不足が発生するため、パネルの
左側と右側で輝度差が発生し、画質が悪化するという課
題もある。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、簡単な構成で電源電
圧を発生し得る電源発生回路およびその発生方法、なら
びにパネル外部に電源発生回路を設けることなく、入力
信号のダイナミックレンジを拡大できるとともに、良好
な画質を得ることが可能な液晶表示装置を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明による電源発生回
路は、入力クロックに対して逆相のクロックの高レベル
側又は低レベル側をグランドレベル以下の基準電位レベ
ル又は正の基準電位レベルでクランプする第１のクラン
プ手段と、入力クロックに対して正相のクロックの高レ
ベル側又は低レベル側をグランドレベル以下の基準電位
レベル又は正の基準電位レベルでクランプする第２のク
ランプ手段と、第１のクランプ手段のクランプ出力の高
レベル側又は低レベル側で、第２のクランプ手段のクラ
ンプ出力の低レベル側又は高レベル側をサンプリングす
るサンプリング手段とを備えた構成となっている。そし
て、この電源発生回路は、駆動回路一体型の液晶表示装
置において、そのパネル（基板）上に形成されて用いら
れる。
【００１０】上記構成の電源発生回路および液晶表示装
置において、入力クロックに対して正相および逆相のク
ロックの高レベル側又は低レベル側をグランドレベル以
下の基準電位レベル又は正の基準電位レベルでクランプ
し、そのクランプした正相側のクロックの低レベル側又
は高レベル側を、クランプした逆相側のクロックの高レ
ベル側又は低レベル側でサンプリングすることで、クロ
ックの高レベル側をクランプした場合には基準電位レベ
ルの負電源電圧が、クロックの低レベル側をクランプし
た場合には電源電圧レベルよりも基準電位レベルだけ高
い正電源電圧が生成される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１実施形態に係るアクティブマトリクス型液晶表示装置
の構成例を示すブロック図である。
【００１２】図１において、画素１１が２次元マトリク
ス状に配置されて有効画素領域１２を構成している。こ
の有効画素領域１２において、画素１１は、画素トラン
ジスタである薄膜トランジスタ（ＴＦＴ；thin film tr
ansistor）１３と、この薄膜トランジスタ１３のドレイ
ン電極に画素電極が接続された液晶セル１４と、薄膜ト
ランジスタ１３のドレイン電極に一方の電極が接続され
た補助容量１５とから構成されている。
【００１３】この画素構造において、各画素１１の薄膜
トランジスタ１３は、そのゲート電極がゲートライン
（スキャンライン）１６に接続され、かつそのソース電
極がソースライン（信号ライン）１７に接続されてい
る。また、液晶セル１４の対向電極および補助容量１５
の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモ
ンライン１８に接続されている。
【００１４】有効画素領域１２の例えば上側には水平ド
ライバ１９が配され、また例えば左側には垂直ドライバ
（スキャンドライバ）２０が配されている。水平ドライ
バ１９は、水平クロックＨＣＫなどのタイミング信号に
基づいて動作し、入力ビデオ信号Video Sig.に基づいて
各画素１１への実データの書き込みを点順次で行う。垂
直ドライバ２０は、垂直クロックＶＣＫなどのタイミン
グ信号に基づいて動作し、各画素１１を行単位で順次駆
動する。
【００１５】水平ドライバ１９および垂直ドライバ２０
は、ポリシリコン薄膜トランジスタを用いて有効画素領
域１２と共にガラス基板（以下、ＬＣＤパネルと称す）
２１上に一体形成されている。これにより、水平ドライ
バ１９や垂直ドライバ２０を含む駆動回路が有効画素領
域１２と共にＬＣＤパネル２１上に一体形成された駆動
回路一体型液晶表示装置が構成される。本実施形態では
さらに、ＬＣＤパネル２１上に負電源発生回路２２がポ
リシリコン薄膜トランジスタを用いて一体形成されてい
る。
【００１６】この負電源発生回路２２は、発生する負電
源電圧を駆動回路、例えば垂直ドライバ２０に供給する
ために内蔵されたものであり、垂直ドライバ２０に入力
される垂直クロックＶＣＫよりも早い（周波数が高い）
クロック、例えば水平ドライバ１９に入力される水平ク
ロックＨＣＫを入力とし、この水平クロックＨＣＫに基
づいて負電源電圧を発生し、これを垂直ドライバ２０の
出力段における第２の負側電源ラインに供給する。負電
源発生回路２２の入力クロックとしては、水平ドライバ
１９に入力されるタイミングクロックに限らず、負電源
用に別途供給されるクロックを用いるようにしても良
い。
【００１７】図２は、第１実施形態に係るアクティブマ
トリクス型液晶表示装置の垂直ドライバ２０を構成する
シフトレジスタの構成の一例を示すブロック図であり、
シフトレジスタのある転送段およびその出力段の構成を
示している。
【００１８】図２において、ｎ段目の転送段（レジス
タ）２３は、正側電源ｖｄｄと第１の負側電源ｖｓｓ１
（本例では、グランド）を駆動電圧とし、前段（ｎ−
１）から与えられるシフトパルスＶｎ−１をシフトして
得られるシフトパルスＶｎを次段（ｎ＋１）へ与えると
ともに、これに同期して互いに逆相のスキャンパルスｖ
ａ，ｖａｘを出力する。このスキャンパルスｖａ，ｖａ
ｘの振幅は、図３の波形図（ａ）から明らかなように、
ｖｓｓ１〜ｖｄｄである。
【００１９】スキャンパルスｖａ，ｖａｘは、レベルシ
フト回路２４に供給される。このレベルシフト回路２４
は、正側電源ｖｄｄと先述した負電源電圧発生回路２２
で発生された第２の負側電源ｖｓｓ２（ｖｓｓ２＜ｖｓ
ｓ１）を駆動電圧とし、図３の波形図（ｂ）に示すよう
に、ｖｓｓ１〜ｖｄｄの振幅のスキャンパルスｖａ，ｖ
ａｘをｖｓｓ２〜ｖｄｄの振幅のスキャンパルスｖｂに
レベルシフト（レベル変換）する。このスキャンパルス
ｖｂは、正側電源ｖｄｄと負側電源ｖｓｓ２で動作する
バッファ２５を介して有効画素領域１２（図１を参照）
のｎ行目のゲートライン（スキャンライン）１６を駆動
する。
【００２０】図４に、レベルシフト回路２４の回路構成
の一例を示す。このレベルシフト回路２４は、ＣＭＯＳ
ラッチセル２６およびＣＭＯＳインバータ２７を有する
構成となっている。
【００２１】ＣＭＯＳラッチセル２６は、反転スキャン
パルスｖａｘをゲート入力とし、ソースが正側電源ｖｄ
ｄに接続されたＰチャネルＭＯＳ（以下、単にＰＭＯＳ
と記す）トランジスタＱｐ１１と、スキャンパルスｖａ
をゲート入力とし、ソースが正側電源ｖｄｄに接続され
たＰＭＯＳトランジスタＱｐ１２と、ＰＭＯＳトランジ
スタＱｐ１１とドレインが共通接続されるとともに、ソ
ースが第２の負側電源ｖｓｓ２に接続され、かつゲート
がＰＭＯＳトランジスタＱｐ１２のドレインに接続され
たＮチャネルＭＯＳ（以下、単にＮＭＯＳと記す）トラ
ンジスタＱｎ１１と、ＰＭＯＳトランジスタＱｐ１２と
ドレインが共通接続されるとともに、ソースが第２の負
側電源ｖｓｓ２に接続され、かつゲートがＰＭＯＳトラ
ンジスタＱｐ１１のドレインに接続されたＮＭＯＳトラ
ンジスタＱｎ１２とから構成されている。
【００２２】ＣＭＯＳインバータ２７は、ゲートがＣＭ
ＯＳラッチセル２６の出力端、即ちＰＭＯＳトランジス
タＱｐ１２とＮＭＯＳトランジスタＱｎ１２のドレイン
共通接続点に接続され、ソースが正側電源ｖｄｄに接続
されたＰＭＯＳトランジスタＱｐ１３と、このＰＭＯＳ
トランジスタＱｐ１３とゲートおよびドレインがそれぞ
れ共通に接続され、ソースが第２の負側電源ｖｓｓ２に
接続されたＮＭＯＳトランジスタＱｎ１３とからなり、
ＰＭＯＳトランジスタＱｐ１３およびＮＭＯＳトランジ
スタＱｎ１３のドレイン共通接続点から有効画素領域１
２のゲートライン１６を駆動するスキャンパルスを導出
する構成となっている。
【００２３】上述したように、駆動回路一体型液晶表示
装置において、負電源発生回路２２をＬＣＤパネル２１
上に内蔵し、この負電源発生回路２２で発生した負電源
電圧を垂直ドライバ２０に供給するようにしたことによ
り、ＬＣＤパネル２１の外部に負電源発生回路を設ける
必要がないため、セット設計の負担を軽減できることに
なる。また、ＬＣＤパネル２１の電源電圧を上げること
なく、入力信号のダイナミックレンジを拡大でき、しか
も良好な画質（特にコントラスト）を得ることが可能と
なる。
【００２４】図５は、負電源発生回路２２の構成例を示
すブロック図である。本構成例に係る負電源発生回路２
２は、入力クロックを反転し、さらに反転するインバー
タ３１，３２と、これらインバータ３１，３２の各反転
出力の直流分をカットするコンデンサ３３，３４と、こ
れらコンデンサ３３，３４の出力をグランドレベル以下
の基準電位レベル（本例では、グランドレベル）でクラ
ンプするクランプ回路３５，３６と、クランプ回路３５
のクランプ出力に基づいてクランプ回路３６のクランプ
出力をサンプリングするサンプリングスイッチ３７とを
有し、回路出力端子３８から負電源電圧−ｖｄｄを導出
する構成となっている。
【００２５】次に、上記構成の負電源発生回路２２の回
路動作について説明する。
【００２６】この負電源発生回路２２には、０Ｖ〜ｖｄ
ｄの振幅を持つクロック、例えば水平ドライバ１９（図
１を参照）に入力される水平クロックＨＣＫが入力され
る。この入力クロックは、インバータ３１で反転され、
その後インバータ３２でさらに反転される。これらイン
バータ３１，３２の各反転クロック、即ち入力クロック
に対して逆相のクロックおよび正相のクロックは、コン
デンサ３３，３４を通過することによって直流成分がカ
ットされる。
【００２７】そして、コンデンサ３３，３４を経た各ク
ロックは、クランプ回路３５，３６においてそれぞれ高
レベル（以下、“Ｈ”レベルと記す）側が、グランドレ
ベル以下の基準電位レベル、例えばグランドレベル（０
Ｖ）でクランプされる。これにより、クランプ回路３
５，３６の各クランプ出力は、図中の波形からも明らか
なように、−ｖｄｄ〜０Ｖの振幅を持ちかつ互いに逆相
の関係となる。そして、サンプリングスイッチ３７がク
ランプ回路３５のクランプ出力の“Ｈ”レベル、即ち０
Ｖでオン状態となることで、クランプ回路３６のクラン
プ出力の低レベル（以下、“Ｌ”レベルと記す）側、即
ち−ｖｄｄを出力する。これが負電源電圧−ｖｄｄとし
て回路出力端子３８から導出される。
【００２８】図６は、クランプ回路３５，３６およびサ
ンプリングスイッチ３７の第１具体例を示す回路図であ
る。そして、図中、図５と同等部分には同一符号を付し
て示している。
【００２９】クランプ回路３５は、コンデンサ３３の出
力端とグランドとの間に接続され、そのゲートがコンデ
ンサ３４の出力端に接続されたＰＭＯＳトランジスタＱ
ｐ３１によって構成されている。クランプ回路３６は、
コンデンサ３４の出力端とグランドとの間に接続され、
そのゲートがコンデンサ３３の出力端に接続されたＰＭ
ＯＳトランジスタＱｐ３２によって構成されている。サ
ンプリングスイッチ３７は、コンデンサ３４の出力端と
回路出力端子３８との間に接続され、そのゲートがコン
デンサ３３の出力端に接続されたＮＭＯＳトランジスタ
Ｑｎ３１によって構成されている。
【００３０】次に、上記構成のクランプ回路３５，３６
およびサンプリングスイッチ３７の回路動作について説
明する。
【００３１】先ず、入力クロックに対して正相のクロッ
クが“Ｌ”レベルのとき、この正相クロックがコンデン
サ３４で直流カットされることで、コンデンサ３４の出
力端（以下、ノードＢと称す）の電位が若干マイナス側
に振れる。これにより、ＰＭＯＳトランジスタＱｐ３１
がターンオンする。すると、ＰＭＯＳトランジスタＱｐ
３１はコンデンサ３３の出力端（以下、ノードＡと称
す）の電位をグランド側に引き始める。
【００３２】ノードＡの電位がグランド側に引かれる
と、ＰＭＯＳトランジスタＱｐ３２もターンオンする。
すると、ＰＭＯＳトランジスタＱｐ３２はノードＢの電
位をマイナス側に引き始めてノードＢの電位をさらに下
げる。ノードＢの電位が下がると、ノードＡの電位がさ
らにグランド側に寄ってくる。この動作の繰り返し、即
ち正帰還により、ノードＡの“Ｈ”レベル（ｖｄｄレベ
ル）が０Ｖでクランプされる。これにより、クランプ回
路３５のクランプ出力は、−ｖｄｄ〜０Ｖの振幅を持つ
入力クロックに対して逆相のクロックとなる。
【００３３】一方、入力クロックに対して逆相のクロッ
クが“Ｌ”レベルのとき、この逆相クロックがコンデン
サ３３で直流カットされることで、ノードＡの電位が若
干マイナス側に振れる。これにより、ＰＭＯＳトランジ
スタＱｐ３２がターンオンする。すると、ＰＭＯＳトラ
ンジスタＱｐ３２はノードＢの電位をグランド側に引き
始める。
【００３４】ノードＢの電位がグランド側に引かれる
と、ＰＭＯＳトランジスタＱｐ３１もターンオンする。
すると、ＰＭＯＳトランジスタＱｐ３１はノードＡの電
位をマイナス側に引き始めてノードＡの電位をさらに下
げる。ノードＡの電位が下がると、ノードＢの電位がさ
らにグランド側に寄ってくる。この正帰還により、ノー
ドＢの“Ｈ”レベルが０Ｖでクランプされる。これによ
り、クランプ回路３６のクランプ出力は、−ｖｄｄ〜０
Ｖの振幅を持つ入力クロックに対して正相のクロックと
なる。
【００３５】そして、ノードＡの電位が“Ｈ”レベル、
即ち０Ｖのときには、ＮＭＯＳトランジスタＱｎ３１が
オン状態となるため、ノードＡのクランプ出力と逆相の
ノードＢのクランプ出力、即ち“Ｌ”レベル（−ｖｄ
ｄ）が出力される。また、ノードＡの電位が“Ｌ”レベ
ル、即ち−ｖｄｄのときには、ＮＭＯＳトランジスタＱ
ｎ３１がオフ状態となるため、この−ｖｄｄがそのまま
出力される。
【００３６】このように、クランプ回路３５，３６が相
手側の入力クロックに基づいてクランプ動作を行う構成
とすることで正帰還がかかるため、基準電位レベル（本
例では、グランドレベル）で確実にクランプし、当該基
準電位レベルの負電源電圧−ｖｄｄを発生することがで
きる。
【００３７】図７に、シミュレーション結果を示す。同
図において、ｖ（ｙ）は入力クロックに対して正相のク
ロック、ｖ（ｚ）は入力クロックに対して正相のクロッ
ク、ｖ（ｘａ）は入力クロックに対して正相のクランプ
出力、ｖ（ｘｂ）は入力クロックに対して逆相のクラン
プ出力、−ｖｄｄは負電源電圧の各波形をそれぞれ示し
ている。
【００３８】図８は、負電源発生回路２２の第１変形例
を示す回路図であり、図中、図６と同等部分には同一符
号を付して示している。この第１変形例においては、回
路出力端子３８とグランドとの間に、定電圧化手段、例
えばツェナーダイオード３９を接続した構成となってい
る。この第１変形例に係る負電源発生回路２２を駆動回
路一体型液晶表示装置に搭載する場合には、図９に示す
ように、ツェナーダイオード３９はＬＣＤパネル２１の
外部に外付けとなる。
【００３９】このように、回路出力端子３８とグランド
との間にツェナーダイオード３９を接続することによ
り、負電源電圧−ｖｄｄの電圧値がツェナーダイオード
３９のツェナー電圧で決まるため、当該ツェナー電圧を
選定することによって所望の電圧値の負電源電圧−ｖｄ
ｄを容易にかつ安定して得ることができることになる。
なお、定電圧化手段としては、ツェナーダイオードに限
らず、バイポーラダイオード、ＭＯＳダイオードなどで
あっても良い。
【００４０】図１０は、負電源発生回路２２の第２変形
例を示す回路図であり、図中、図６と同等部分には同一
符号を付して示している。この第２変形例に係る負電源
発生回路２２では、インバータ３１，３２としてそれぞ
れＣＭＯＳインバータを用いた回路構成となっている。
この回路構成の場合にも、基本的な回路動作は図６の場
合と同じである。
【００４１】図１１は、負電源発生回路２２の第３変形
例を示す回路図であり、図中、図１０と同等部分には同
一符号を付して示している。この第３変形例に係る負電
源発生回路２２では、インバータ３１，３２としてそれ
ぞれＣＭＯＳインバータを用いるとともに、コンデンサ
３３，３４をＮＭＯＳトランジスタＱｎ３２，Ｑｎ３３
で形成した回路構成となっている。
【００４２】この回路構成において、コンデンサ３３の
入力端（ノードａ）の電位は、コンデンサ３３の出力端
（ノードｂ）の電位よりも必ず高いので、ＮＭＯＳトラ
ンジスタＱｎ３２はチャネルが常に形成される図の向き
で接続される。コンデンサ３４側についても、ノード
ａ′，ｂ′の電位関係は同じであることから、ＮＭＯＳ
トランジスタＱｎ３３の接続もＮＭＯＳトランジスタＱ
ｎ３２の場合と同じである。コンデンサ３３，３４をデ
プレッションのＭＯＳトランジスタで形成することも可
能である。
【００４３】なお、以上説明した第１具体例（図６）お
よびその変形例（図８、図１０、図１１）では、正相ク
ロックおよび逆相クロックのクランプを相手側のクロッ
ク、即ち逆相クロックおよび正相クロックに基づいて行
う構成としたが、正相クロックおよび逆相クロックのク
ランプを自己のクロックに基づいて行うようにすること
も可能である。これを第２具体例として、以下に説明す
る。
【００４４】図１２は、クランプ回路３５，３６および
サンプリングスイッチ３７の第２具体例を示す回路図で
あり、図中、図５と同等部分には同一符号を付して示し
ている。
【００４５】クランプ回路３５は、コンデンサ３３の出
力端（ノードｂ）とグランドとの間に接続され、そのゲ
ートがコンデンサ３３の入力端（ノードａ）に接続され
たＮＭＯＳトランジスタＱｎ３４によって構成されてい
る。クランプ回路３６は、コンデンサ３４の出力端（ノ
ードｂ′）とグランドとの間に接続され、そのゲートが
コンデンサ３４の入力端（ノードａ′）に接続されたＮ
ＭＯＳトランジスタＱｎ３５によって構成されている。
サンプリングスイッチ３７は、ノードｂ′と回路出力端
子３８との間に接続され、そのゲートがノードｂに接続
されたＮＭＯＳトランジスタＱｎ３６によって構成され
ている。
【００４６】このように、正相クロックおよび逆相クロ
ックのクランプを自己のクロックに基づいて行うように
しても、相手側のクロックに基づいてクランプを行う第
１具体例の場合と同様に、クランプ回路３５のクランプ
出力として、−ｖｄｄ〜０Ｖの振幅を持つ入力クロック
に対して逆相のクロックを得ることができ、クランプ回
路３６のクランプ出力として、−ｖｄｄ〜０Ｖの振幅を
持つ入力クロックに対して正相のクロックを得ることが
できる。
【００４７】図１３は、クランプ回路３５，３６および
サンプリングスイッチ３７の第３具体例を示す回路図で
あり、図中、図１２と同等部分には同一符号を付して示
している。
【００４８】クランプ回路３５は、コンデンサ３３の出
力端（ノードｂ）とグランドとの間に接続され、そのゲ
ートがコンデンサ３３の入力端（ノードａ）に接続され
たＮＭＯＳトランジスタＱｎ３４によって構成されてい
る。クランプ回路３６は、コンデンサ３４の出力端（ノ
ードｂ′）とグランドとの間に直列に接続されたＰＭＯ
ＳトランジスタＱｐ３３およびＮＭＯＳトランジスタＱ
ｎ３５からなり、ＰＭＯＳトランジスタＱｐ３３のゲー
トがノードｂに、ＮＭＯＳトランジスタＱｎ３５のゲー
トがノードａ′にそれぞれ接続された構成となってい
る。
【００４９】この第３具体例の回路構成の場合には、Ｎ
ＭＯＳトランジスタＱｎ３５のゲートに、ノードｂと逆
極性のパルス（クロック）が印加されることになる。こ
れにより、ノードｂ′の“Ｈ”側のレベルを十分低いイ
ンピーダンスでクランプできることになる。
【００５０】以上説明した第２、第３具体例において
も、第１具体例の場合と同様に、回路出力端子３８とグ
ランドとの間にツェナーダイオードを接続したり、イン
バータ３１，３２をＣＭＯＳインバータで構成したり、
コンデンサ３３，３４をＭＯＳキャパシタで構成したり
する変形例の適用が可能である。
【００５１】なお、上記実施形態においては、本発明に
係る負電源発生回路２２を、水平ドライバ１９および垂
直ドライバ２０を共にＬＣＤパネル２１上に有効画素領
域１２と一体形成（オンチップ）した駆動回路一体型液
晶表示装置に搭載する場合を例に採って説明したが、こ
れに限られるものではなく、水平ドライバ１９をオフチ
ップとし、垂直ドライバ２０をオンチップとした駆動回
路一体型液晶表示装置にも同様に適用可能である。
【００５２】また、負電源発生回路２２で発生した負電
源電圧を垂直ドライバ２０に供給する適用例について説
明したが、この適用例に限定されるものではなく、駆動
回路一体型液晶表示装置内の負電源を必要とする他の回
路へ供給する場合にも同様に適用も可能である。その他
の適用例について以下に説明する。
【００５３】図１４は、他の適用例を示すアクティブマ
トリクス型液晶表示装置の構成の一例を示すブロック図
であり、図中、図１と同等部分には同一符号を付して示
している。本適用例に係る駆動回路一体型液晶表示装置
において、水平ドライバ１９は水平シフトレジスタ１９
１、サンプリング＆第１ラッチ回路１９２、第２ラッチ
回路１９３、レベルシフタ１９４およびＤＡ（デジタル
アナログ）コンバータ１９５によって構成されている。
【００５４】この水平ドライバ１９において、水平シフ
トレジスタ１９１には、水平転送パルスとして水平スタ
ートパルスＨＳＴおよび水平クロックＨＣＫが与えられ
る。すると、水平シフトレジスタ１９１は、水平スター
トパルスＨＳＴに応答して水平クロックＨＣＫの周期で
各段から順次シフトパルスを出力することによって水平
走査を行う。サンプリング＆第１ラッチ回路１９２は、
水平シフトレジスタ１９１から出力されるシフトパルス
に応答してデジタルデータを順次サンプリングし、さら
にサンプリングしたデータを有効画素領域１２の各ソー
スライン（コラムライン）ごとにラッチする。
【００５５】第２ラッチ回路１９３は、サンプリング＆
第１ラッチ回路１９２でラッチされた各ソースラインに
対応するラッチデータを、１Ｈ（Ｈは水平走査期間）周
期で与えられるラッチ信号に応答して１Ｈごとに再ラッ
チする。レベルシフタ１９４は、第２ラッチ回路１９３
で再ラッチされたラッチデータについて、その信号レベ
ルを所定のレベルにレベルシフト（レベル変換）してＤ
Ａコンバータ１９５に供給する。
【００５６】ＤＡコンバータ１９５は、レベルシフタ１
９４でレベルシフトされたデジタルデータを、有効画素
領域１２の各ソースラインごとにアナログ信号に変換
し、このアナログ信号を対応するソースラインに供給す
る。このＤＡコンバータ１９５としては、レベルシフタ
１９４でレベルシフトされたデータを受けて階調数分の
基準電圧から目的の基準電圧を選択して対応するソース
ラインへ出力するいわゆる基準電圧選択型ＤＡコンバー
タが用いられる。
【００５７】上記構成の液晶表示装置において、コモン
電圧ＶＣＯＭ（図１を参照）を１Ｈごとに反転させるＶ
ＣＯＭ反転駆動を用いる場合を考える。このＶＣＯＭ反
転駆動を用いた液晶表示装置において、例えば０Ｖ〜５
Ｖのレベル範囲の基準電圧を選択するＤＡコンバータ１
９５では、基準電圧を選択するためのアナログスイッチ
としてＭＯＳトランジスタを用いた場合に、選択される
基準電圧のダイナミックレンジを確保するためには、Ｐ
ＭＯＳトランジスタの閾値をＶｔｈｐ、ＮＭＯＳトラン
ジスタの閾値をＶｔｈｎとすると、選択データ信号の
“Ｌ”レベル側は０Ｖ−Ｖｔｈｐ以下でなればならず、
“Ｈ”レベル側は５Ｖ＋Ｖｔｈｎ以上でなければならな
い。
【００５８】このように、選択データ信号の振幅を基準
電圧のレベル範囲に対してＰＭＯＳトランジスタの閾値
Ｖｔｈｐだけ低く、ＮＭＯＳトランジスタの閾値Ｖｔｈ
ｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖｔｈｐ
〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があることか
ら、ＤＡコンバータ１９５の前段にレベルシフタ１９４
が配置されているのである。そして、このレベルシフタ
１９４は、上記の理由から負電源を必要とする。
【００５９】そこで、本適用例では、図１４に示すよう
に、ＬＣＤパネル２１内に負電源発生回路２２を内蔵
し、この負電源発生回路２２で発生された負電源電圧を
レベルシフタ１９４に供給するようにする。このよう
に、負電源発生回路２２を内蔵することで、負電源発生
回路２２をＬＣＤパネル２１の外部に設ける必要がない
ため、その分だけセット設計の負担を軽減できることに
なる。
【００６０】なお、上記各適用例では、駆動回路一体型
液晶表示装置に適用した場合を例にとって説明したが、
駆動回路一体型液晶表示装置への適用のみならず、負電
源電圧を必要とする装置全てに適用可能である。
【００６１】図１５は、本発明の第２実施形態に係るア
クティブマトリクス型液晶表示装置の構成例を示すブロ
ック図である。
【００６２】図１５において、画素５１が２次元マトリ
クス状に配置されて有効画素領域５２を構成している。
この有効画素領域５２において、画素５１は、薄膜トラ
ンジスタ５３と、この薄膜トランジスタ５３のドレイン
電極に画素電極が接続された液晶セル５４と、薄膜トラ
ンジスタ５３のドレイン電極に一方の電極が接続された
補助容量５５とから構成されている。
【００６３】この画素構造において、各画素５１の薄膜
トランジスタ５３は、そのゲート電極がゲートライン
（スキャンライン）５６に接続され、かつそのソース電
極がソースライン（信号ライン）５７に接続されてい
る。また、液晶セル５４の対向電極および補助容量５５
の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモ
ンライン５８に接続されている。
【００６４】有効画素領域５２の例えば上側には水平ド
ライバ５９が配され、また例えば左側には垂直ドライバ
（スキャンドライバ）６０が配されている。水平ドライ
バ５９は、水平クロックＨＣＫなどのタイミング信号に
基づいて動作し、入力ビデオ信号Video Sig.に基づいて
各画素５１への実データの書き込みを点順次で行う。垂
直ドライバ６０は、垂直クロックＶＣＫなどのタイミン
グ信号に基づいて動作し、各画素５１を行単位で順次駆
動する。
【００６５】水平ドライバ５９および垂直ドライバ６０
は、ポリシリコン薄膜トランジスタを用いて有効画素領
域５２と共にＬＣＤパネル６１上に一体形成されてい
る。これにより、水平ドライバ５９や垂直ドライバ６０
を含む駆動回路が有効画素領域５２と共にＬＣＤパネル
６１上に一体形成された駆動回路一体型液晶表示装置が
構成される。本実施形態ではさらに、ＬＣＤパネル６１
上に正電源発生回路６２がポリシリコン薄膜トランジス
タを用いて一体形成されている。
【００６６】この正電源発生回路６２は、発生する正電
源電圧を駆動回路、例えば垂直ドライバ６０に供給する
ために内蔵されたものであり、垂直ドライバ６０に入力
される垂直クロックＶＣＫよりも早い（周波数が高い）
クロック、例えば水平ドライバ５９に入力される水平ク
ロックＨＣＫを入力とし、この水平クロックＨＣＫに基
づいて正電源電圧を発生し、これを垂直ドライバ６０の
出力段における第２の正側電源ラインに供給する。正電
源発生回路６２の入力クロックとしては、水平ドライバ
５９に入力されるタイミングクロックに限らず、正電源
用に別途供給されるクロックを用いるようにしても良
い。
【００６７】図１６は、第２実施形態に係るアクティブ
マトリクス型液晶表示装置の垂直ドライバ６０を構成す
るシフトレジスタの構成の一例を示すブロック図であ
り、シフトレジスタのある転送段およびその出力段の構
成を示している。
【００６８】図１６において、ｎ段目の転送段（レジス
タ）６３は、第１の正側電源ｖｄｄ１と負側電源ｖｓｓ
（本例では、グランド）を駆動電圧とし、前段（ｎ−
１）から与えられるシフトパルスＶｎ−１をシフトして
得られるシフトパルスＶｎを次段（ｎ＋１）へ与えると
ともに、これに同期して互いに逆相のスキャンパルスｖ
ａ，ｖａｘを出力する。このスキャンパルスｖａ，ｖａ
ｘの振幅は、図１７の波形図（ａ）から明らかなよう
に、ｖｓｓ〜ｖｄｄ１である。
【００６９】スキャンパルスｖａ，ｖａｘは、レベルシ
フト回路６４に供給される。このレベルシフト回路６４
は、負側電源ｖｓｓと先述した正電源電圧発生回路６２
で発生された第２の正側電源ｖｄｄ２（ｖｄｄ１＜ｖｄ
ｄ２）を駆動電圧とし、図１７の波形図（ｂ）に示すよ
うに、ｖｓｓ〜ｖｄｄ１の振幅のスキャンパルスｖａ，
ｖａｘをｖｓｓ〜ｖｄｄ２の振幅のスキャンパルスｖｂ
にレベルシフト（レベル変換）する。このスキャンパル
スｖｂは、第２の正側電源ｖｄｄ２と負側電源ｖｓｓで
動作するバッファ６５を介して有効画素領域５２（図１
５を参照）のｎ行目のゲートライン（スキャンライン）
５６を駆動する。
【００７０】レベルシフト回路６４としては、図４に示
した回路構成、即ちＣＭＯＳラッチセルおよびＣＭＯＳ
インバータを有する回路構成のものが用いられる。ただ
し、図４において、第２の負側電源ｖｓｓ２が負側電源
ｖｓｓに、正側電源ｖｄｄが第２の正側電源ｖｄｄ２に
それぞれ置き換わるものとする。
【００７１】上述したように、駆動回路一体型液晶表示
装置において、正電源発生回路６２をＬＣＤパネル６１
上に内蔵し、この正電源発生回路６２で発生した正電源
電圧を垂直ドライバ６０に供給するようにしたことによ
り、ＬＣＤパネル６１の外部に正電源発生回路を設ける
必要がないため、セット設計の負担を軽減できることに
なる。
【００７２】また、ＬＣＤパネル６１の電源電圧を上げ
なくても、ゲートライン５６に印加するスキャンパルス
（ゲート選択パルス）の振幅を大きくできることから、
薄膜トランジスタ５３として特性の悪いトランジスタを
用いた場合であっても、当該トランジスタのゲート・ソ
ース間に十分大きな電圧を与えることができるため、薄
膜トランジスタ５３を確実にオンさせることができる。
【００７３】これにより、点順次走査方式の液晶表示装
置において、ＬＣＤパネル６１の左側と右側とで書き込
み時間が違ったとしても、ゲートライン５６に振幅の大
きなスキャンパルスが印加されることに伴って、書き込
み時間の短いパネルの右側の画素でも薄膜トランジスタ
５３が確実にオンするため、画素への書き込みが十分に
行われる。したがって、書き込み時間の違いに伴ってＬ
ＣＤパネル６１の左側と右側で輝度差が発生するのを回
避できる。
【００７４】図１８は、正電源発生回路６２の構成例を
示すブロック図である。本構成例に係る正電源発生回路
６２は、入力クロックを反転し、さらに反転するインバ
ータ７１，７２と、これらインバータ７１，７２の各反
転出力の直流分をカットするコンデンサ７３，７４と、
これらコンデンサ７３，７４の出力を正の基準電位レベ
ル（本例では、電源電圧レベルｖｄｄ）でクランプする
クランプ回路７５，７６と、クランプ回路７５のクラン
プ出力に基づいてクランプ回路７６のクランプ出力をサ
ンプリングするサンプリングスイッチ７７とを有し、回
路出力端子７８から正の電源電圧２ｖｄｄを第２の正側
電源ｖｄｄ２として導出する構成となっている。
【００７５】次に、上記構成の正電源発生回路６２の回
路動作について説明する。
【００７６】この正電源発生回路６２には、０Ｖ〜ｖｄ
ｄの振幅を持つクロック、例えば水平ドライバ５９（図
１５を参照）に入力される水平クロックＨＣＫが入力さ
れる。この入力クロックは、インバータ７１で反転さ
れ、その後インバータ７２でさらに反転される。これら
インバータ７１，７２の各反転クロック、即ち入力クロ
ックに対して逆相のクロックおよび正相のクロックは、
コンデンサ７３，７４を通過することによって直流成分
がカットされる。
【００７７】そして、コンデンサ７３，７４を経た各ク
ロックは、クランプ回路７５，７６においてそれぞれ
“Ｌ”レベル側が電源電圧ｖｄｄでクランプされる。こ
れにより、クランプ回路７５，７６の各クランプ出力
は、図中の波形からも明らかなように、ｖｄｄ〜２ｖｄ
ｄの振幅を持ちかつ互いに逆相の関係となる。そして、
サンプリングスイッチ７７がクランプ回路７５のクラン
プ出力の“Ｌ”レベル、即ちｖｄｄでオン状態となるこ
とで、クランプ回路７６のクランプ出力の“Ｈ”レベル
側、即ち２ｖｄｄを出力する。これが正電源電圧２ｖｄ
ｄとして回路出力端子７８から導出される。
【００７８】図１９は、クランプ回路７５，７６および
サンプリングスイッチ７７の第１具体例を示す回路図で
ある。そして、図中、図１８と同等部分には同一符号を
付して示している。
【００７９】クランプ回路７５は、コンデンサ７３の出
力端と電源ｖｄｄとの間に接続され、そのゲートがコン
デンサ７４の出力端に接続されたＮＭＯＳトランジスタ
Ｑｎ７１によって構成されている。クランプ回路７６
は、コンデンサ７４の出力端と電源ｖｄｄとの間に接続
され、そのゲートがコンデンサ７３の出力端に接続され
たＮＭＯＳトランジスタＱｎ７２によって構成されてい
る。サンプリングスイッチ７７は、コンデンサ７４の出
力端と回路出力端子７８との間に接続され、そのゲート
がコンデンサ７３の出力端に接続されたＰＭＯＳトラン
ジスタＱｐ７１によって構成されている。
【００８０】次に、上記構成のクランプ回路７５，７６
およびサンプリングスイッチ７７の回路動作について説
明する。
【００８１】先ず、入力クロックに対して正相のクロッ
クが“Ｈ”レベルのとき、この正相クロックがコンデン
サ７４で直流カットされることで、コンデンサ７４の出
力端（以下、ノードＢと称す）の電位が若干プラス側に
振れる。これにより、ＮＭＯＳトランジスタＱｎ７１が
ターンオンする。すると、ＮＭＯＳトランジスタＱｎ７
１はコンデンサ７３の出力端（以下、ノードＡと称す）
の電位を電源ｖｄｄ側に引き始める。
【００８２】ノードＡの電位が電源ｖｄｄ側に引かれる
と、ＮＭＯＳトランジスタＱｎ７２もターンオンする。
すると、ＮＭＯＳトランジスタＱｎ７２はノードＢの電
位をプラス側に引き始めてノードＢの電位をさらに上げ
る。ノードＢの電位が上がると、ノードＡの電位がさら
に電源ｖｄｄ側に寄ってくる。この動作の繰り返し、即
ち正帰還により、ノードＡの“Ｌ”レベル（０Ｖ）が電
源電圧レベルｖｄｄでクランプされる。これにより、ク
ランプ回路７５のクランプ出力は、ｖｄｄ〜２ｖｄｄの
振幅を持つ入力クロックに対して逆相のクロックとな
る。
【００８３】一方、入力クロックに対して逆相のクロッ
クが“Ｌ”レベルのとき、この逆相クロックがコンデン
サ７３で直流カットされることで、ノードＡの電位が若
干プラス側に振れる。これにより、ＮＭＯＳトランジス
タＱｎ７２がターンオンする。すると、ＮＭＯＳトラン
ジスタＱｎ７２はノードＢの電位を電源ｖｄｄ側に引き
始める。
【００８４】ノードＢの電位が電源ｖｄｄ側に引かれる
と、ＮＭＯＳトランジスタＱｎ７１もターンオンする。
すると、ＮＭＯＳトランジスタＱｎ７１はノードＡの電
位をプラス側に引き始めてノードＡの電位をさらに上げ
る。ノードＡの電位が上がると、ノードＢの電位がさら
に電源ｖｄｄ側に寄ってくる。この正帰還により、ノー
ドＢの“Ｌ”レベルが電源電圧レベルｖｄｄでクランプ
される。これにより、クランプ回路７６のクランプ出力
は、ｖｄｄ〜２ｖｄｄの振幅を持つ入力クロックに対し
て正相のクロックとなる。
【００８５】そして、ノードＡの電位が“Ｌ”レベル、
即ちｖｄｄのときには、ＰＭＯＳトランジスタＱｐ７１
がオン状態となるため、ノードＡのクランプ出力と逆相
のノードＢのクランプ出力、即ち“Ｈ”レベル（２ｖｄ
ｄ）が出力される。また、ノードＡの電位が“Ｈ”レベ
ル、即ち２ｖｄｄのときには、ＰＭＯＳトランジスタＱ
ｐ７１がオフ状態となるため、この２ｖｄｄがそのまま
出力される。
【００８６】このように、クランプ回路７５，７６が相
手側の入力クロックに基づいてクランプ動作を行う構成
とすることで正帰還がかかるため、基準電位レベル（本
例では、正の電源電圧レベルｖｄｄ）で確実にクランプ
し、当該基準電位レベルの２倍の電源電圧２ｖｄｄを発
生することができる。
【００８７】図２０は、正電源発生回路６２の第１変形
例を示す回路図であり、図中、図１９と同等部分には同
一符号を付して示している。この第１変形例において
は、回路出力端子７８と電源ｖｄｄとの間に、定電圧化
手段、例えばツェナーダイオード７９を接続した構成と
なっている。この第１変形例に係る正電源発生回路６２
を駆動回路一体型液晶表示装置に搭載する場合には、図
２１に示すように、ツェナーダイオード７９はＬＣＤパ
ネル５１の外部に外付けとなる。
【００８８】このように、回路出力端子７８と電源ｖｄ
ｄとの間にツェナーダイオード７９を接続することによ
り、正電源電圧２ｖｄｄの電圧値がツェナーダイオード
７９のツェナー電圧で決まるため、当該ツェナー電圧を
選定することによって所望の電圧値の正電源電圧２ｖｄ
ｄを容易にかつ安定して得ることができることになる定
電圧化手段としては、ツェナーダイオードに限らず、バ
イポーラダイオード、ＭＯＳダイオードなどであっても
良い。
【００８９】なお、正電源発生回路６２の他の変形例と
しては、図１０および図１１に示した負電源発生回路２
２と同様の構成の変形例が考えられる。また、クランプ
回路７５，７６およびサンプリングスイッチ７７として
も、図１２および図１３に示した回路構成のものが考え
られる。この場合、クランプ回路７５，７６およびサン
プリングスイッチ７７を構成する各ＭＯＳトランジスタ
としては、クランプ回路３５，３６およびサンプリング
スイッチ３７と逆導電型のトランジスタが用いられ、か
つグランドが電源ｖｄｄに置き換えられることになる。
【００９０】なお、上記実施形態においては、本発明に
係る正電源発生回路６２を、水平ドライバ５９および垂
直ドライバ６０を共にＬＣＤパネル６１上に有効画素領
域５２と一体形成（オンチップ）した駆動回路一体型液
晶表示装置に搭載する場合を例に採って説明したが、こ
れに限られるものではなく、水平ドライバ５９をオフチ
ップとし、垂直ドライバ６０をオンチップとした駆動回
路一体型液晶表示装置にも同様に適用可能である。
【００９１】また、正電源発生回路６２で発生した正電
源電圧を垂直ドライバ６０に供給する適用例について説
明したが、この適用例に限定されるものではなく、駆動
回路一体型液晶表示装置内の正電源を必要とする他の回
路へ供給する場合にも同様に適用も可能である。その他
の適用例について以下に説明する。
【００９２】図２２は、他の適用例を示すアクティブマ
トリクス型液晶表示装置の構成の一例を示すブロック図
であり、図中、図１５同等部分には同一符号を付して示
している。
【００９３】本適用例に係る駆動回路一体型液晶表示装
置において、水平ドライバ５９は、水平シフトレジスタ
５９１、サンプリング＆第１ラッチ回路５９２、第２ラ
ッチ回路５９３、レベルシフタ５９４およびＤＡコンバ
ータ５９５によって構成されている。この水平ドライバ
５９において、各回路部５９１〜５９５は、図１４の各
回路部１９１〜１９５と同様の機能を持っている。その
詳細については、重複するので省略するものとする。
【００９４】上記構成の液晶表示装置において、コモン
電圧ＶＣＯＭ（図１５を参照）を１Ｈごとに反転させる
ＶＣＯＭ反転駆動を用いる場合を考える。このＶＣＯＭ
反転駆動を用いた液晶表示装置において、例えば０Ｖ〜
５Ｖのレベル範囲の基準電圧を選択するＤＡコンバータ
５９５では、基準電圧を選択するためのアナログスイッ
チとしてＭＯＳトランジスタを用いた場合に、選択され
る基準電圧のダイナミックレンジを確保するためには、
ＰＭＯＳトランジスタの閾値をＶｔｈｐ、ＮＭＯＳトラ
ンジスタの閾値をＶｔｈｎとすると、選択データ信号の
“Ｌ”レベル側は０Ｖ−Ｖｔｈｐ以下でなればならず、
“Ｈ”レベル側は５Ｖ＋Ｖｔｈｎ以上でなければならな
い。
【００９５】このように、選択データ信号の振幅を基準
電圧のレベル範囲に対してＰＭＯＳトランジスタの閾値
Ｖｔｈｐだけ低く、ＮＭＯＳトランジスタの閾値Ｖｔｈ
ｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖｔｈｐ
〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があることか
ら、ＤＡコンバータ５９５の前段にレベルシフタ５９４
が配置されているのである。そして、このレベルシフタ
５９４は、上記の理由から正電源を必要とする。
【００９６】そこで、本適用例では、図２２に示すよう
に、ＬＣＤパネル６１内に正電源発生回路６２を内蔵
し、この正電源発生回路６２で発生された正電源電圧を
レベルシフタ５９４に供給するようにする。このよう
に、正電源発生回路６２を内蔵することで、正電源発生
回路６２をＬＣＤパネル６１の外部に設ける必要がない
ため、その分だけセット設計の負担を軽減できることに
なる。
【００９７】なお、上記各適用例では、駆動回路一体型
液晶表示装置に適用した場合を例にとって説明したが、
駆動回路一体型液晶表示装置への適用のみならず、正電
源電圧を必要とする装置全てに適用可能である。
【００９８】また、第１実施形態では負電源発生回路２
２を内蔵した場合を、また第２実施形態では正電源発生
回路６２を内蔵した場合をそれぞれ例にとって説明した
が、負電源発生回路２２および正電源発生回路６２を共
に内蔵した構成をとることも可能である。
【００９９】
【発明の効果】以上説明したように、本発明によれば、
駆動回路一体型の液晶表示装置において、電源発生回路
をＬＣＤパネル上に内蔵し、この電源発生回路で発生し
た電源電圧を駆動回路に供給するようにしたことによ
り、ＬＣＤパネル外に電源発生回路を設ける必要がない
ため、セット設計の負担を軽減できることになる。そし
て、負電源電圧を発生する負電源発生回路を内蔵した液
晶表示装置にあっては、パネル電源電圧を上げることな
く、入力信号のダイナミックレンジを拡大でき、しかも
良好な画質（特にコントラスト）を得ることが可能とな
る。
【０１００】また、正電源電圧を発生する正電源発生回
路を内蔵した液晶表示装置にあっては、ＬＣＤパネルの
電源電圧を上げなくてもゲート選択パルスの振幅を大き
くできることから、短い時間でも画素への書き込みを十
分に行うことができるため、点順次走査方式の際に、Ｌ
ＣＤパネルの左側と右側とで書き込み時間が違ったとし
ても輝度差が発生することはなく、良好な画質を得るこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るアクティブマトリ
クス型液晶表示装置の構成例を示すブロック図である。
【図２】第１実施形態に係る垂直ドライバを構成するシ
フトレジスタの構成例を示すブロック図である。
【図３】レベルシフト回路の前後におけるスキャンパル
スの波形図である。
【図４】レベルシフト回路の回路構成の一例を示す回路
図である。
【図５】負電源発生回路の構成例を示すブロック図であ
る。
【図６】負電源発生回路を構成するクランプ回路および
サンプリングスイッチの第１具体例を示す回路図であ
る。
【図７】シミュレーション結果を示す波形図である。
【図８】負電源発生回路の第１変形例を示す回路図であ
る。
【図９】第１変形例に係る負電源発生回路を搭載した液
晶表示装置の構成例を示すブロック図である。
【図１０】負電源発生回路の第２変形例を示す回路図で
ある。
【図１１】負電源発生回路の第３変形例を示す回路図で
ある。
【図１２】クランプ回路およびサンプリングスイッチの
第２具体例を示す回路図である。
【図１３】クランプ回路およびサンプリングスイッチの
第３具体例を示す回路図である。
【図１４】第１実施形態に係る負電源発生回路を搭載し
たアティブマトリクス型液晶表示装置の構成例を示すブ
ロック図である。
【図１５】本発明の第２実施形態に係るアクティブマト
リクス型液晶表示装置の構成例を示すブロック図であ
る。
【図１６】第２実施形態に係る垂直ドライバを構成する
シフトレジスタの構成例を示すブロック図である。
【図１７】レベルシフト回路の前後におけるスキャンパ
ルスの波形図である。
【図１８】正電源発生回路の構成例を示すブロック図で
ある。
【図１９】正電源発生回路を構成するクランプ回路およ
びサンプリングスイッチの具体例を示す回路図である。
【図２０】正電源発生回路の変形例を示す回路図であ
る。
【図２１】変形例に係る正電源発生回路を搭載した液晶
表示装置の構成例を示すブロック図である。
【図２２】第２実施形態に係る正電源発生回路を搭載し
たアクティブマトリクス型液晶表示装置の構成例を示す
ブロック図である。
【図２３】液晶表示装置の駆動電圧とビデオ信号の振幅
との関係（Ａ）および入力ビデオ信号とコントラストと
の関係（Ｂ）を示す図である。
【図２４】画素の等価回路図である。
【図２５】リーク性輝点を生じる概念を説明する波形図
である。
【図２６】画素トランジスタの特性例を示す図である。
【符号の説明】
１１，５１…画素、１２，５２…有効画素領域、１３，
５３…ＴＦＴ（薄膜トランジスタ）、１４，５４…液晶
セル、１６，５６…ゲートライン（スキャンライン）、
１７，５７…ソースライン、１９，５９…水平ドライ
バ、２０，６０…垂直ドライバ、２１，７１…ＬＣＤパ
ネル、２２…負電源発生回路、２４，６４…レベルシフ
ト回路、３５，３６，７５，７６…クランプ回路、３
７，７７…サンプリングスイッチ、３９，７９…ツェナ
ーダイオード、６２…正電源発生回路

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 入力クロックに対して逆相のクロックの
    高レベル側又は低レベル側をグランドレベル以下の基準
    電位レベル又は正の基準電位レベルでクランプする第１
    のクランプ手段と、 入力クロックに対して正相のクロックの高レベル側又は
    低レベル側をグランドレベル以下の基準電位レベル又は
    正の基準電位レベルでクランプする第２のクランプ手段
    と、 前記第１のクランプ手段のクランプ出力の高レベル側又
    は低レベル側で、前記第２のクランプ手段のクランプ出
    力の低レベル側又は高レベル側をサンプリングするサン
    プリング手段とを備えたことを特徴とする電源発生回
    路。
  2. 【請求項２】 前記第１，第２のクランプ手段の各前段
    に、前記逆相のクロックおよび前記正相のクロックの各
    直流成分をカットする第１，第２のコンデンサを有する
    ことを特徴とする請求項１記載の電源発生回路。
  3. 【請求項３】 前記サンプリング手段の出力端とグラン
    ドレベル以下の基準電位レベル点又は正の基準電位レベ
    ル点との間に接続された定電圧化手段を有することを特
    徴とする請求項１記載の電源発生回路。
  4. 【請求項４】 前記第１のクランプ手段は前記第２のク
    ランプ手段の入力クロックに基づいてクランプ動作を行
    い、前記第２のクランプ手段は前記第１のクランプ手段
    の入力クロックに基づいてクランプ動作を行うことを特
    徴とする請求項１記載の電源発生回路。
  5. 【請求項５】 前記第１，第２のクランプ手段は各々、
    自己の入力クロックに基づいてクランプ動作を行うこと
    を特徴とする請求項１記載の電源発生回路。
  6. 【請求項６】 入力クロックに対して正相および逆相の
    各クロックの高レベル側又は低レベル側をグランドレベ
    ル以下の基準電位レベル又は正の基準電位レベルでクラ
    ンプし、 そのクランプした正相側のクロックの低レベル側又は高
    レベル側を、クランプした逆相側のクロックの高レベル
    側又は低レベル側でサンプリングすることを特徴とする
    電源発生方法。
  7. 【請求項７】 前記正相および逆相のクロックをクラン
    プする前に、前記正相および逆相のクロックの各直流成
    分をカットすることを特徴とする請求項６記載の電源発
    生方法。
  8. 【請求項８】 少なくとも垂直ドライバを含む駆動回路
    を画素部と同一基板上にポリシリコンで一体形成してな
    る液晶表示装置であって、 電源電圧を発生する電源発生回路を前記基板上に内蔵し
    たことを特徴とする液晶表示装置。
  9. 【請求項９】 前記電源発生回路は、発生した電源電圧
    を前記駆動回路に供給することを特徴とする請求項８記
    載の液晶表示装置。
  10. 【請求項１０】 前記電源発生回路は、発生した電源電
    圧を前記垂直ドライバに供給することを特徴とする請求
    項９記載の液晶表示装置。
  11. 【請求項１１】 前記電源発生回路は、前記垂直ドライ
    バで用いる垂直クロックよりも高い周波数のクロックに
    基づいて電源電圧を発生することを特徴とする請求項１
    ０記載の液晶表示装置。
  12. 【請求項１２】 前記電源発生回路は、前記駆動回路に
    含まれる水平ドライバで用いる水平クロックに基づいて
    電源電圧を発生することを特徴とする請求項１１記載の
    液晶表示装置。
  13. 【請求項１３】 前記駆動回路は、デジタルデータを水
    平走査に同期して順次サンプリングラッチするサンプリ
    ングラッチ回路と、このサンプリングラッチ回路にラッ
    チされたデータを１Ｈ（Ｈは水平走査期間）周期で再ラ
    ッチするラッチ回路と、このラッチ回路で再ラッチされ
    たデータのレベルを変換するレベルシフタと、このレベ
    ルシフタでレベル変換されたデータを受けて階調数分の
    基準電圧から目的の基準電圧を選択して出力するＤＡコ
    ンバータとを有し、 前記電源発生回路は、発生した電源電圧を前記レベルシ
    フタに供給することを特徴とする請求項９記載の液晶表
    示装置。
  14. 【請求項１４】 前記電源発生回路は、入力クロックに
    対して逆相のクロックの高レベル側又は低レベル側をグ
    ランドレベル以下の基準電位レベル又は正の基準電位レ
    ベルでクランプする第１のクランプ手段と、入力クロッ
    クに対して正相のクロックの高レベル側又は低レベル側
    をグランドレベル以下の基準電位レベル又は正の基準電
    位レベルでクランプする第２のクランプ手段と、前記第
    １のクランプ手段のクランプ出力の高レベル側又は低レ
    ベル側で、前記第２のクランプ手段のクランプ出力の低
    レベル側又は高レベル側をサンプリングするサンプリン
    グ手段とを有することを特徴とする請求項８記載の液晶
    表示装置。
  15. 【請求項１５】 前記電源発生回路は、前記第１，第２
    のクランプ手段の各前段に、前記逆相のクロックおよび
    前記正相のクロックの各直流成分をカットする第１，第
    ２のコンデンサを有することを特徴とする請求項１４記
    載の液晶表示装置。
  16. 【請求項１６】 前記電源発生回路は、前記サンプリン
    グ手段の出力端とグランドレベル以下の基準電位レベル
    点又は正の基準電位レベル点との間に接続された定電圧
    化手段を有することを特徴とする請求項１４記載の液晶
    表示装置。
  17. 【請求項１７】 前記第１のクランプ手段は前記第２の
    クランプ手段の入力クロックに基づいてクランプ動作を
    行い、前記第２のクランプ手段は前記第１のクランプ手
    段の入力クロックに基づいてクランプ動作を行うことを
    特徴とする請求項８記載の液晶表示装置。
  18. 【請求項１８】 前記第１，第２のクランプ手段は各
    々、自己の入力クロックに基づいてクランプ動作を行う
    ことを特徴とする請求項８記載の液晶表示装置。
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