JPH08140020A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH08140020A JPH08140020A JP27394294A JP27394294A JPH08140020A JP H08140020 A JPH08140020 A JP H08140020A JP 27394294 A JP27394294 A JP 27394294A JP 27394294 A JP27394294 A JP 27394294A JP H08140020 A JPH08140020 A JP H08140020A
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- Japan
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- circuit
- signal
- power supply
- rest
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Abstract
(57)【要約】
【目的】 電源振り駆動を用いた液晶表示装置において
間引きを行う場合の低価格化と画質の向上。 【構成】 図１に示す電源基準信号１０２がハイレベル
の場合のみレスト基準信号１０３をハイレベルになるよ
うタイミングを合わせると、ＶＤＤ電源１０４が＋２０
ボルトでありＶＳＳ電源１０５が０ボルトの期間におい
てのみレスト信号１０７が入力される。従って、レスト
信号１０７は＋２０ボルトと０ボルトの２値入力とな
り、従来の３値入力が−２０ボルトから＋２０ボルト変
動するのに比べスイッチング素子が減ると同時に画像が
安定する。
間引きを行う場合の低価格化と画質の向上。 【構成】 図１に示す電源基準信号１０２がハイレベル
の場合のみレスト基準信号１０３をハイレベルになるよ
うタイミングを合わせると、ＶＤＤ電源１０４が＋２０
ボルトでありＶＳＳ電源１０５が０ボルトの期間におい
てのみレスト信号１０７が入力される。従って、レスト
信号１０７は＋２０ボルトと０ボルトの２値入力とな
り、従来の３値入力が−２０ボルトから＋２０ボルト変
動するのに比べスイッチング素子が減ると同時に画像が
安定する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置の駆動方
法に関する。
法に関する。
【０００２】
【従来の技術】液晶テレビを低電圧で駆動し、放送形式
によらない共通の液晶表示装置を採用することは低価格
化には重要である。現在までに低電圧で液晶駆動するた
めの方法は特開昭５７−１８７６８４により発明されて
いる。また、ＮＴＳＣ、ＰＡＬ兼用の液晶表示装置のた
めの走査回路の休止による間引き駆動方式が特開平１−
２８４８５により発明されている。
によらない共通の液晶表示装置を採用することは低価格
化には重要である。現在までに低電圧で液晶駆動するた
めの方法は特開昭５７−１８７６８４により発明されて
いる。また、ＮＴＳＣ、ＰＡＬ兼用の液晶表示装置のた
めの走査回路の休止による間引き駆動方式が特開平１−
２８４８５により発明されている。
【０００３】図４は上述２つの技術を組み合わせた６本
に１本の間引き機能を含む電源振り駆動のタイミングチ
ャートを示す。図中、リセット基準信号１０１は走査回
路２０９をリセット信号４０６を入力するための基とな
る信号である。電源基準信号４０２は電源振り駆動と走
査回路２０９のクロック信号の基となるタイミングを決
めるための信号である。電源基準信号４０２は間引きの
期間においてはクロック信号は入力させないために周期
が長くなっている。レスト信号４０３は電源基準信号４
０２がロウレベルの時間引き駆動の基となるタイミング
を決めるための信号であり、ハイレベルの時が間引く期
間である。レスト信号４１１は電源基準信号４０２がハ
イレベルの時間引き駆動の基となるタイミングを決める
ための信号であり、ロウレベルの時が間引く期間であ
る。
に１本の間引き機能を含む電源振り駆動のタイミングチ
ャートを示す。図中、リセット基準信号１０１は走査回
路２０９をリセット信号４０６を入力するための基とな
る信号である。電源基準信号４０２は電源振り駆動と走
査回路２０９のクロック信号の基となるタイミングを決
めるための信号である。電源基準信号４０２は間引きの
期間においてはクロック信号は入力させないために周期
が長くなっている。レスト信号４０３は電源基準信号４
０２がロウレベルの時間引き駆動の基となるタイミング
を決めるための信号であり、ハイレベルの時が間引く期
間である。レスト信号４１１は電源基準信号４０２がハ
イレベルの時間引き駆動の基となるタイミングを決める
ための信号であり、ロウレベルの時が間引く期間であ
る。
【０００４】ＶＤＤ電源４０４は電源基準信号４０２を
基に発生する０ボルトと２０ボルトの振幅を持つ電源振
り駆動における２０ボルト電源に相当する。ＶＳＳ電源
４０５は電源基準信号４０２を基に発生する０ボルトと
−２０ボルトの振幅を持つ電源振り駆動におけるグラン
ドに相当する。リセット信号４０６はリセット基準信号
１０１がロウレベルの期間に同期して０ボルトとなり、
その他の期間ではＶＳＳ電源４０５と同じ位相となる信
号であり、走査回路２０９にとってリセット信号とな
る。レスト信号４０７は電源基準信号４０２がハイレベ
ルの期間に同期してＶＳＳ電源４０５と同じ位相とな
り、その他の期間ではＶＤＤ電源４０４と同じ位相とな
る信号である。すなわちレスト基準信号４０３がハイレ
ベルの時はレスト信号４０７は０ボルトになり、４１１
がロウレベルのときはレスト信号はー２０ボルトにな
る。
基に発生する０ボルトと２０ボルトの振幅を持つ電源振
り駆動における２０ボルト電源に相当する。ＶＳＳ電源
４０５は電源基準信号４０２を基に発生する０ボルトと
−２０ボルトの振幅を持つ電源振り駆動におけるグラン
ドに相当する。リセット信号４０６はリセット基準信号
１０１がロウレベルの期間に同期して０ボルトとなり、
その他の期間ではＶＳＳ電源４０５と同じ位相となる信
号であり、走査回路２０９にとってリセット信号とな
る。レスト信号４０７は電源基準信号４０２がハイレベ
ルの期間に同期してＶＳＳ電源４０５と同じ位相とな
り、その他の期間ではＶＤＤ電源４０４と同じ位相とな
る信号である。すなわちレスト基準信号４０３がハイレ
ベルの時はレスト信号４０７は０ボルトになり、４１１
がロウレベルのときはレスト信号はー２０ボルトにな
る。
【０００５】内部リセット信号４０８は走査回路２０９
内部から見たリセット信号であり、リセット時にはハイ
レベルとなる。内部クロック信号４０９は走査回路２０
９内部から見たクロック信号であり、電源基準信号４０
２と位相は同じになる。内部レスト信号４１０は走査回
路２０９内部から見た休止信号であり、ロウレベルの時
休止する。
内部から見たリセット信号であり、リセット時にはハイ
レベルとなる。内部クロック信号４０９は走査回路２０
９内部から見たクロック信号であり、電源基準信号４０
２と位相は同じになる。内部レスト信号４１０は走査回
路２０９内部から見た休止信号であり、ロウレベルの時
休止する。
【０００６】図５は電源振り駆動による間引き駆動を実
現するための回路図である。図中、制御回路２０１はカ
ウンタ回路などから構成される間引き駆動のためのロジ
ック回路であり、リセット信号１０１、電源基準信号４
０２、レスト信号４０３、レスト信号４１１信号を発生
する。クランプ回路２０２は＋２０ボルトを基準にクラ
ンプし電源基準信号４０２がロウレベルの場合レベルシ
フタ回路２０４のＰ型ＦＥＴをオンにするための回路で
ある。クランプ回路２０３は０ボルトを基準にクランプ
し電源基準信号４０２がハイレベルの場合レベルシフタ
回路２０４のＮ型ＦＥＴをオンにするための回路であ
る。
現するための回路図である。図中、制御回路２０１はカ
ウンタ回路などから構成される間引き駆動のためのロジ
ック回路であり、リセット信号１０１、電源基準信号４
０２、レスト信号４０３、レスト信号４１１信号を発生
する。クランプ回路２０２は＋２０ボルトを基準にクラ
ンプし電源基準信号４０２がロウレベルの場合レベルシ
フタ回路２０４のＰ型ＦＥＴをオンにするための回路で
ある。クランプ回路２０３は０ボルトを基準にクランプ
し電源基準信号４０２がハイレベルの場合レベルシフタ
回路２０４のＮ型ＦＥＴをオンにするための回路であ
る。
【０００７】レベルシフタ回路２０４は電源基準信号４
０２がロウレベルの場合Ｐ型ＦＥＴをオンして２０ボル
トを出力し、電源基準信号４０２がハイレベルの場合Ｎ
型ＦＥＴをオンして０ボルトを出力するための回路であ
る。クランプ回路２０６は＋０ボルトを基準にクランプ
しＶＤＤ電源４０４を作製するための回路である。クラ
ンプ回路２０５は＋０ボルトを基準にクランプしＶＳＳ
電源４０５を作製するための回路である。
０２がロウレベルの場合Ｐ型ＦＥＴをオンして２０ボル
トを出力し、電源基準信号４０２がハイレベルの場合Ｎ
型ＦＥＴをオンして０ボルトを出力するための回路であ
る。クランプ回路２０６は＋０ボルトを基準にクランプ
しＶＤＤ電源４０４を作製するための回路である。クラ
ンプ回路２０５は＋０ボルトを基準にクランプしＶＳＳ
電源４０５を作製するための回路である。
【０００８】リセット入力回路２０８はリセット基準信
号１０１がロウレベルの場合０ボルトになりハイレベル
の場合−２０ボルトになるリセット信号４０６を作製す
るための回路である。レスト入力回路２０７はレスト信
号４０７のための回路であり、Ｎ型ＦＥＴがレスト基準
信号４０３を受けてオンになり０ボルトを出力し、Ｐ型
ＦＥＴがレスト基準信号４１１を受けてオンになり−２
０ボルトを出力する。走査回路２０９は液晶走査駆動の
ためＴＰ１からＴＰ２までを順次出力する回路である。
ＶＤＤ電源４０４、ＶＳＳ電源４０５、及び０ボルト電
源とレスト信号４０７により駆動される。ここで、クロ
ック信号は０ボルト電位に固定されている。
号１０１がロウレベルの場合０ボルトになりハイレベル
の場合−２０ボルトになるリセット信号４０６を作製す
るための回路である。レスト入力回路２０７はレスト信
号４０７のための回路であり、Ｎ型ＦＥＴがレスト基準
信号４０３を受けてオンになり０ボルトを出力し、Ｐ型
ＦＥＴがレスト基準信号４１１を受けてオンになり−２
０ボルトを出力する。走査回路２０９は液晶走査駆動の
ためＴＰ１からＴＰ２までを順次出力する回路である。
ＶＤＤ電源４０４、ＶＳＳ電源４０５、及び０ボルト電
源とレスト信号４０７により駆動される。ここで、クロ
ック信号は０ボルト電位に固定されている。
【０００９】図６は制御回路５０１中の一部である電源
基準信号４０２、レスト信号４０３、レスト信号４１１
の発生に関する回路である。図中Ｖ−Ｓｙｎｃ信号３０
１は垂直同期信号に相当しＨ−Ｓｙｎｃ信号３０２は水
平同期信号に相当する。カウンタ回路３０４はリセット
信号を基準にＨ−Ｓｙｎｃ信号３０２をカウントするバ
イナリカウンタであり、Ｑ０は１カウントの時、Ｑ２は
２カウントの時、Ｑ３は４カウントの時それぞれハイレ
ベルになる。デコード回路３０５はカウンタ回路が６カ
ウントになると同時にハイレベルになる回路である。オ
ア回路３０３は垂直同期信号かデコード回路３０５がハ
イレベルになるとハイレベルになる回路である。すなわ
ち、カウンタ回路３０４はＶ−Ｓｙｎｃ信号３０１がハ
イレベルにならない限り６カウントごとに自走する。
基準信号４０２、レスト信号４０３、レスト信号４１１
の発生に関する回路である。図中Ｖ−Ｓｙｎｃ信号３０
１は垂直同期信号に相当しＨ−Ｓｙｎｃ信号３０２は水
平同期信号に相当する。カウンタ回路３０４はリセット
信号を基準にＨ−Ｓｙｎｃ信号３０２をカウントするバ
イナリカウンタであり、Ｑ０は１カウントの時、Ｑ２は
２カウントの時、Ｑ３は４カウントの時それぞれハイレ
ベルになる。デコード回路３０５はカウンタ回路が６カ
ウントになると同時にハイレベルになる回路である。オ
ア回路３０３は垂直同期信号かデコード回路３０５がハ
イレベルになるとハイレベルになる回路である。すなわ
ち、カウンタ回路３０４はＶ−Ｓｙｎｃ信号３０１がハ
イレベルにならない限り６カウントごとに自走する。
【００１０】デコード回路６０６はカウンタ回路３０４
が２カウントを示した時ロウレベルになる回路である。
アンド回路６１０はデコード回路６０６がハイレベルの
時はＨ−Ｓｙｎｃ信号３０２を出力する回路である。Ｄ
ＦＦ回路３１１はＶ−Ｓｙｎｃ信号３０１でリセットさ
れるアンド回路３１０の出力をクロック信号とする１／
２分周回路であり、ＱＢは電源基準信号４０２である。
すなわち、カウンタ回路３０４が２を数える度ごとにＤ
ＦＦ回路３１１にはアンド回路６１０の出力が入力され
ないのでその期間電源基準信号４０２は変化しない。
が２カウントを示した時ロウレベルになる回路である。
アンド回路６１０はデコード回路６０６がハイレベルの
時はＨ−Ｓｙｎｃ信号３０２を出力する回路である。Ｄ
ＦＦ回路３１１はＶ−Ｓｙｎｃ信号３０１でリセットさ
れるアンド回路３１０の出力をクロック信号とする１／
２分周回路であり、ＱＢは電源基準信号４０２である。
すなわち、カウンタ回路３０４が２を数える度ごとにＤ
ＦＦ回路３１１にはアンド回路６１０の出力が入力され
ないのでその期間電源基準信号４０２は変化しない。
【００１１】アンド回路６０１はデコード回路６０６の
出力とＤＦＦ回路３１１のＱ出力のアンドをとってレス
ト信号４０３を出力する回路である。アンド回路６０２
はデコード回路６０６の出力とＤＦＦ回路３１１のＱＢ
出力のアンドをとってレスト信号４１１を出力する回路
である。
出力とＤＦＦ回路３１１のＱ出力のアンドをとってレス
ト信号４０３を出力する回路である。アンド回路６０２
はデコード回路６０６の出力とＤＦＦ回路３１１のＱＢ
出力のアンドをとってレスト信号４１１を出力する回路
である。
【００１２】
【発明が解決しようとする課題】従来の電源振り駆動を
用いた間引き駆動によって機械的に間引きを行うと、高
価格で横縞が表示されるという問題がある。本発明はこ
の課題を解決し、低価格で画質の良い放送形式によらな
い液晶表示装置を提供する。
用いた間引き駆動によって機械的に間引きを行うと、高
価格で横縞が表示されるという問題がある。本発明はこ
の課題を解決し、低価格で画質の良い放送形式によらな
い液晶表示装置を提供する。
【００１３】
【課題を解決するための手段】本発明は上記問題を解決
するために２つの電位からなる複数の電圧範囲の期間を
有し間引き機能を機能させるための休止信号を入力する
事により走査を休止する液晶表示装置において、該複数
の電圧範囲のうちの所定の１つの電圧範囲において該休
止信号の電位を変化させることにより該間引き機能を機
能させ該所定の１つの電圧範囲以外の電圧範囲において
は該間引き機能を機能さず、該複数の電圧範囲のうちの
１つである第１の電圧範囲から次の電圧範囲である第２
の電圧範囲に移行する直前の該休止信号が第１の電圧範
囲おいて第２の電圧範囲における所定の電位に最も近い
電位であり、該複数の電圧範囲のうちの１つである第１
の電圧範囲から次の電圧範囲である第２の電圧範囲に移
行した直後の該休止信号が第２の電圧範囲おいて第１の
電圧範囲における所定の電位に最も近い電位であり、該
休止信号が任意の該電圧範囲における最高電位と最低電
位間に該抵抗を介して接続されたスイッチング素子の出
力であることとする。
するために２つの電位からなる複数の電圧範囲の期間を
有し間引き機能を機能させるための休止信号を入力する
事により走査を休止する液晶表示装置において、該複数
の電圧範囲のうちの所定の１つの電圧範囲において該休
止信号の電位を変化させることにより該間引き機能を機
能させ該所定の１つの電圧範囲以外の電圧範囲において
は該間引き機能を機能さず、該複数の電圧範囲のうちの
１つである第１の電圧範囲から次の電圧範囲である第２
の電圧範囲に移行する直前の該休止信号が第１の電圧範
囲おいて第２の電圧範囲における所定の電位に最も近い
電位であり、該複数の電圧範囲のうちの１つである第１
の電圧範囲から次の電圧範囲である第２の電圧範囲に移
行した直後の該休止信号が第２の電圧範囲おいて第１の
電圧範囲における所定の電位に最も近い電位であり、該
休止信号が任意の該電圧範囲における最高電位と最低電
位間に該抵抗を介して接続されたスイッチング素子の出
力であることとする。
【００１４】
【作用】電源振りによるレスト信号４０７入力が何も考
慮せず６本に１本間引かれると図４に示すとおり３値で
入力されることになる。そのために図５におけるレスト
入力回路５０２は２つのＦＥＴを使わなければならない
し、制御回路５０１からは２つの信号を出力しなければ
ならない。さらにレスト信号４０７においては急激に−
２０ボルトから＋２０ボルトになる期間における遅延に
よる影響および電源振りの切り替わりタイミングのズレ
の影響により横黒線となって表れる。
慮せず６本に１本間引かれると図４に示すとおり３値で
入力されることになる。そのために図５におけるレスト
入力回路５０２は２つのＦＥＴを使わなければならない
し、制御回路５０１からは２つの信号を出力しなければ
ならない。さらにレスト信号４０７においては急激に−
２０ボルトから＋２０ボルトになる期間における遅延に
よる影響および電源振りの切り替わりタイミングのズレ
の影響により横黒線となって表れる。
【００１５】そこで、間引く場合はＶＤＤ電源４０４が
＋２０ボルト状態か０ボルト状態か必ずどちらか一方の
状態において行うこととする。これによって図２におけ
るレスト入力回路２０７回路は１つのＦＥＴですみ、制
御回路２０１からは１つの信号を出力すればよい。さら
にレスト信号１０７においては急激に−２０ボルトから
＋２０ボルトになる期間は無くなる。
＋２０ボルト状態か０ボルト状態か必ずどちらか一方の
状態において行うこととする。これによって図２におけ
るレスト入力回路２０７回路は１つのＦＥＴですみ、制
御回路２０１からは１つの信号を出力すればよい。さら
にレスト信号１０７においては急激に−２０ボルトから
＋２０ボルトになる期間は無くなる。
【００１６】
【実施例】図１は本発明によるタイミングチャートを示
す。図中、電源基準信号１０２は電源振り駆動の基とな
るタイミングを決めるための信号であり、間引きの期間
は必ず電源基準信号１０２がロウレベルの期間になるよ
う変更している。レスト基準信号１０３は間引き駆動の
基となるタイミングを決めるための信号であり、ハイの
時走査回路２０９を停止させる。従来通り、ＶＤＤ電源
１０４は電源基準信号１０２を基に発生する０ボルトと
２０ボルトの振幅を持つ電源振り駆動における２０ボル
ト電源であり、ＶＳＳ電源１０５は電源基準信号１０２
を基に発生する０ボルトと−２０ボルトの振幅を持つ電
源振り駆動におけるグランドである。
す。図中、電源基準信号１０２は電源振り駆動の基とな
るタイミングを決めるための信号であり、間引きの期間
は必ず電源基準信号１０２がロウレベルの期間になるよ
う変更している。レスト基準信号１０３は間引き駆動の
基となるタイミングを決めるための信号であり、ハイの
時走査回路２０９を停止させる。従来通り、ＶＤＤ電源
１０４は電源基準信号１０２を基に発生する０ボルトと
２０ボルトの振幅を持つ電源振り駆動における２０ボル
ト電源であり、ＶＳＳ電源１０５は電源基準信号１０２
を基に発生する０ボルトと−２０ボルトの振幅を持つ電
源振り駆動におけるグランドである。
【００１７】リセット信号１０６も従来どおり、走査回
路２０９をリセットするための信号である。内部リセッ
ト信号１０８は走査回路２０９から見たリセット信号で
あり、従来と同じである。内部クロック信号１０９は走
査回路２０９内部から見たクロック信号であり、電源基
準信号１０２と位相は同じになる。内部レスト信号１１
０は走査回路２０９内部から見た休止信号であり、レス
ト基準信号１０３がハイレベル時に同期してロウレベル
になる信号であり走査回路２０９を休止する。
路２０９をリセットするための信号である。内部リセッ
ト信号１０８は走査回路２０９から見たリセット信号で
あり、従来と同じである。内部クロック信号１０９は走
査回路２０９内部から見たクロック信号であり、電源基
準信号１０２と位相は同じになる。内部レスト信号１１
０は走査回路２０９内部から見た休止信号であり、レス
ト基準信号１０３がハイレベル時に同期してロウレベル
になる信号であり走査回路２０９を休止する。
【００１８】図２は電源振り駆動による間引き駆動を実
現するための回路図である。図中、制御回路２０１は間
引き駆動のためのロジック回路であり、リセット信号１
０１、電源基準信号１０２、レスト基準信号１０３を発
生する。クランプ回路２０２、クランプ回路２０３、レ
ベルシフタ回路２０４、クランプ回路２０５、クランプ
回路２０６、リセット入力回路２０８は従来と同じであ
る。レスト入力回路２０７はレスト信号１０７のための
回路であり、Ｐ型ＦＥＴがレスト信号１０３のハイレベ
ル信号を受けてオンになり０ボルトを出力する。走査回
路２０９は液晶走査駆動のための回路であり、ＶＤＤ電
源１０４、ＶＳＳ電源１０５、及び０ボルト電源とレス
ト信号１０７信号により駆動される。
現するための回路図である。図中、制御回路２０１は間
引き駆動のためのロジック回路であり、リセット信号１
０１、電源基準信号１０２、レスト基準信号１０３を発
生する。クランプ回路２０２、クランプ回路２０３、レ
ベルシフタ回路２０４、クランプ回路２０５、クランプ
回路２０６、リセット入力回路２０８は従来と同じであ
る。レスト入力回路２０７はレスト信号１０７のための
回路であり、Ｐ型ＦＥＴがレスト信号１０３のハイレベ
ル信号を受けてオンになり０ボルトを出力する。走査回
路２０９は液晶走査駆動のための回路であり、ＶＤＤ電
源１０４、ＶＳＳ電源１０５、及び０ボルト電源とレス
ト信号１０７信号により駆動される。
【００１９】図３は制御回路２０１中の一部である電源
基準信号１０２、レスト基準信号１０３の発生に関する
回路である。図中Ｖ−Ｓｙｎｃ信号３０１は垂直同期信
号に相当しＨ−Ｓｙｎｃ信号３０２は水平同期信号に相
当する。カウンタ回路３０４はリセット信号を基準にＨ
−Ｓｙｎｃ信号３０２をカウントするバイナリカウンタ
であり、Ｑ０は１カウントの時、Ｑ２は２カウントの
時、Ｑ３は４カウントの時それぞれハイレベルになる。
デコード回路３０５はカウンタ回路が６になると同時に
ハイレベルになる回路である。オア回路３０３はＶ−Ｓ
ｙｎｃ信号３０１かデコード回路３０５がハイレベルに
なるとハイレベルになる回路である。すなわち、カウン
タ回路３０４はＶ−Ｓｙｎｃ信号３０１がハイレベルに
ならない限り６カウントごとに自走する。
基準信号１０２、レスト基準信号１０３の発生に関する
回路である。図中Ｖ−Ｓｙｎｃ信号３０１は垂直同期信
号に相当しＨ−Ｓｙｎｃ信号３０２は水平同期信号に相
当する。カウンタ回路３０４はリセット信号を基準にＨ
−Ｓｙｎｃ信号３０２をカウントするバイナリカウンタ
であり、Ｑ０は１カウントの時、Ｑ２は２カウントの
時、Ｑ３は４カウントの時それぞれハイレベルになる。
デコード回路３０５はカウンタ回路が６になると同時に
ハイレベルになる回路である。オア回路３０３はＶ−Ｓ
ｙｎｃ信号３０１かデコード回路３０５がハイレベルに
なるとハイレベルになる回路である。すなわち、カウン
タ回路３０４はＶ−Ｓｙｎｃ信号３０１がハイレベルに
ならない限り６カウントごとに自走する。
【００２０】デコード回路３０６はカウンタ回路３０４
が２カウントを示した時ハイレベルになる回路でありそ
のままレスト基準信号１０３となる。デコード回路３０
７はカウンタ回路３０４が３カウントを示した時ハイレ
ベルになる回路である。ＤＦＦ回路３０９はＶ−Ｓｙｎ
ｃ信号３０１でリセットされるデコード回路３０５の出
力をクロック信号として１／２分周する回路である。マ
ルチプレクサ回路３０８はＤＦＦ回路３０９のＱ出力が
ロウレベルの場合デコード回路３０６の出力を選択し、
ＤＦＦ回路３０９のＱ出力がハイレベルの場合デコード
回路３０７の出力を選択する回路である。すなわちカウ
ンタ回路３０４が奇数回目の周期の場合はカウンタ回路
３０４が２カウントを示したときロウレベル出力とな
り、カウンタ回路３０４が偶数回目の周期の場合はカウ
ンタ回路３０４が３カウントを示したときロウレベル出
力となる。
が２カウントを示した時ハイレベルになる回路でありそ
のままレスト基準信号１０３となる。デコード回路３０
７はカウンタ回路３０４が３カウントを示した時ハイレ
ベルになる回路である。ＤＦＦ回路３０９はＶ−Ｓｙｎ
ｃ信号３０１でリセットされるデコード回路３０５の出
力をクロック信号として１／２分周する回路である。マ
ルチプレクサ回路３０８はＤＦＦ回路３０９のＱ出力が
ロウレベルの場合デコード回路３０６の出力を選択し、
ＤＦＦ回路３０９のＱ出力がハイレベルの場合デコード
回路３０７の出力を選択する回路である。すなわちカウ
ンタ回路３０４が奇数回目の周期の場合はカウンタ回路
３０４が２カウントを示したときロウレベル出力とな
り、カウンタ回路３０４が偶数回目の周期の場合はカウ
ンタ回路３０４が３カウントを示したときロウレベル出
力となる。
【００２１】アンド回路３１０はマルチプレクサ回路３
０８がロウレベル以外の時はＨ−Ｓｙｎｃ信号３０２を
出力する回路である。ＤＦＦ回路３１１はＶ−Ｓｙｎｃ
信号３０１でリセットされるアンド回路３１０の出力を
クロック信号として分周回路であり、ＱＢは電源基準信
号４０２である。すなわち、カウンタ回路３０４が２ま
たは３を数える度ごとにＤＦＦ回路３１１にはアンド回
路３１０の出力が入力されないのでその期間Ｈ−Ｓｙｎ
ｃ信号３０２は変化しない。
０８がロウレベル以外の時はＨ−Ｓｙｎｃ信号３０２を
出力する回路である。ＤＦＦ回路３１１はＶ−Ｓｙｎｃ
信号３０１でリセットされるアンド回路３１０の出力を
クロック信号として分周回路であり、ＱＢは電源基準信
号４０２である。すなわち、カウンタ回路３０４が２ま
たは３を数える度ごとにＤＦＦ回路３１１にはアンド回
路３１０の出力が入力されないのでその期間Ｈ−Ｓｙｎ
ｃ信号３０２は変化しない。
【００２２】今回は電源基準信号１０２がロウレベルの
場合の間引きについて述べたが、レスト入力回路２０７
中の＋２０ボルト、０ボルト間のＰ型ＦＥＴの代わりに
−２０ボルト、０ボルト間に於いてＮ型ＦＥＴを用い、
１０３と１０２の極性を反転させても同様に可能であ
る。
場合の間引きについて述べたが、レスト入力回路２０７
中の＋２０ボルト、０ボルト間のＰ型ＦＥＴの代わりに
−２０ボルト、０ボルト間に於いてＮ型ＦＥＴを用い、
１０３と１０２の極性を反転させても同様に可能であ
る。
【００２３】
【発明の効果】以上の発明により放送方式によらない低
電力、低価格の液晶表示装置を高画質で表示する事が可
能になる。
電力、低価格の液晶表示装置を高画質で表示する事が可
能になる。
【図１】実施例に基づくタイミングチャート図である。
【図２】実施例に基づくシステムの構成図である。
【図３】実施例に基づく回路図である。
【図４】従来技術に基づくタイミングチャート図であ
る。
る。
【図５】従来技術に基づくシステムの構成図である。
【図６】従来技術に基づく回路図である。
１０２ 電源基準信号 １０３ レスト基準信号 １０７ レスト信号 １１０ 内部レスト信号 ２０１ 制御回路 ２０７ レスト入力回路 ２０９ 走査回路 ３０４ カウンタ回路 ３０５ デコード回路 ３０８ マルチプレクサ回路 ３１１ ＤＦＦ回路
Claims (4)
- 【請求項１】 ２つの電位からなる複数の電圧範囲の期
間を有し間引き機能を機能させるための休止信号を入力
する事により走査を休止する液晶表示装置において、該
複数の電圧範囲のうちの所定の１つの電圧範囲において
該休止信号の電位を変化させることにより該間引き機能
を機能させ該所定の１つの電圧範囲以外の電圧範囲にお
いては該間引き機能を機能させないことを特徴とする液
晶表示装置。 - 【請求項２】 ２つの電位からなる複数の電圧範囲の期
間を有し間引き機能を機能させるための休止信号を入力
する事により走査を休止する液晶表示装置において、該
複数の電圧範囲のうちの１つである第１の電圧範囲から
次の電圧範囲である第２の電圧範囲に移行する直前の該
休止信号が第１の電圧範囲おいて第２の電圧範囲におけ
る所定の電位に最も近い電位であることを特徴とする液
晶表示装置。 - 【請求項３】 ２つの電位からなる複数の電圧範囲の期
間を有し間引き機能を機能させるための休止信号を入力
する事により走査を休止する液晶表示装置において、該
複数の電圧範囲のうちの１つである第１の電圧範囲から
次の電圧範囲である第２の電圧範囲に移行した直後の該
休止信号が第２の電圧範囲おいて第１の電圧範囲におけ
る所定の電位に最も近い電位であることを特徴とする液
晶表示装置。 - 【請求項４】 ２つの電位からなる複数の電圧範囲の期
間を有し間引き機能を機能させるための休止信号を入力
する事により走査を休止する液晶表示装置において、該
休止信号が任意の該電圧範囲における最高電位と最低電
位間に該抵抗を介して接続されたスイッチング素子の出
力であることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27394294A JPH08140020A (ja) | 1994-11-08 | 1994-11-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27394294A JPH08140020A (ja) | 1994-11-08 | 1994-11-08 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08140020A true JPH08140020A (ja) | 1996-05-31 |
Family
ID=17534722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27394294A Pending JPH08140020A (ja) | 1994-11-08 | 1994-11-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08140020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002251174A (ja) * | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
| JP2007101741A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 表示装置用駆動回路 |
| US8258847B2 (en) | 2003-02-12 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
-
1994
- 1994-11-08 JP JP27394294A patent/JPH08140020A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002251174A (ja) * | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
| US8258847B2 (en) | 2003-02-12 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| US8786349B2 (en) | 2003-02-12 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
| JP2007101741A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 表示装置用駆動回路 |
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