DE10014927A1 - Halbleitervorrichtung - Google Patents
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- 230000008878 coupling Effects 0.000 title claims abstract description 16
- 238000010168 coupling process Methods 0.000 title claims abstract description 16
- 238000005859 coupling reaction Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims description 44
- 239000003990 capacitor Substances 0.000 description 76
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 238000007599 discharging Methods 0.000 description 3
- 240000006829 Ficus sundaica Species 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 101150107341 RERE gene Proteins 0.000 description 1
- 241000158147 Sator Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- NQLVQOSNDJXLKG-UHFFFAOYSA-N prosulfocarb Chemical compound CCCN(CCC)C(=O)SCC1=CC=CC=C1 NQLVQOSNDJXLKG-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/0013—Avoiding variations of delay due to power supply
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
Eine von zwei Leistungsquellenspannungen VDD und VSS (VDD>VSS) betriebene Halbleitervorrichtung weist eine Basis und einen auf der Basis vorgesehenen FET (Q¶P¶, Q¶N¶) auf. Der FET hat ein Gate (G), eine Source (S), eine Drain (D) und ein Substrat (SUB), wobei das Gate mit einer der beiden Leistungsquellenspannungen VDD oder VSS und zumindest eine von der Source, der Drain oder des Subtrats mit der anderen der beiden Leistungsquellenspannungen VDD und VSS verbunden sind. Eine Kapazitätskopplung ist zwischen der Leistungsquellenspannung VDD und der Leistungsquellenspannung VSS durch eine Kapazität ausgebildet, die zwischen dem Gate und zumindest einer von der Source, der Drain und dem Substrat erzeugt wird. Daher können Schwankungen der Leistungsquellenspannungen VDD und VSS verringert werden.
Description
Die vorliegende Erfindung bezieht sich auf eine Halb
leitervorrichtung. Insbesondere bezieht sich die vor
liegende Erfindung auf eine Halbleitervorrichtung,
welche eine Kapazitätskopplung zwischen einer Lei
stungsquellenspannung VDD und einer Leistungsquellen
spannung VSS durch einen innerhalb einer Gate-
Anordnung vorgesehenen FET bildet.
Fig. 1 zeigt eine herkömmliche Gate-Anordnung GA.
Mehrere Gates sind über der gesamten in Fig. 1(A) ge
zeigten Gate-Anordnung GA angeordnet. Wie in Fig.
1(B) gezeigt ist, ist eine Basiszelle BC in regelmä
ßigen Abständen angeordnet, die den Bereich abdecken,
in dem die Gates angeordnet sind. Wie in Fig. 1(C)
gezeigt ist, hat die Basiszelle gewöhnlich entweder
vier oder acht FET. Die gewünschte Schaltung kann er
halten werden durch Verbinden des FET innerhalb der
Basiszelle BC durch einen Aluminiumdraht.
Fig. 2 zeigt herkömmliche Inverter INV10 und INV12,
und sie zeigt auch den Strom, welcher zwischen den
Inverter INV10 und dem Inverter INV12 fließt. Der In
verter INV10 und der Inverter INV12 sind durch den
FET innerhalb der Basiszelle BC gebildet. Eine Si
gnalleitung LIN verbindet den Inverter INV10 und den
Inverter INV12. Wie in Fig. 2(A) gezeigt ist, fließt,
wenn die Spannung Vout, welche eine von dem Inverter
INV10 ausgegebene Spannung ist, von einem Niedrig-
Signal zu einem Hoch-Signal invertiert wird, ein Lei
stungsquellenstrom Ih von der Leistungsquellenspan
nung VDD zu Signalleitung LIN. Eine Verdrahtungskapa
zität CL wird in der Signalleitung LIN erzeugt, so
daß ein Teil des Leistungsquellenstroms Ih durch La
den der Verdrahtungskapazität CL verbraucht wird. Ein
Durchgangsstrom Ih1 fließt in dem Inverter INV10 von
der Leistungsquellenspannung VDD zu der Leistungs
quellenspannung VSS.
Wie in Fig. 2(B) gezeigt ist, fließt, wenn die Span
nung Vout, welche eine von dem Inverter INV10 ausge
gebene Spannung ist, von einem Hoch-Signal zu einem
Niedrig-Signal invertiert wird, ein Durchgangsstrom
Ih1 in dem Inverter INV10 von der Leistungsquellen
spannung VDD zu der Leistungsquellenspannung VSS. Da
die elektrische Ladung, welche in der Verdrahtungska
pazität CL geladen ist, entladen wird, fließt ein
Leistungsquellenstrom I1 von der Verdrahtungskapazi
tät CL zu der Leistungsquellenspannung VSS des Inver
ters INV10.
Fig. 3 zeigt die Wellenform der Spannung, die in den
Inverter INV10 eingegeben oder von diesem ausgegeben
wird. Fig. 3(A) zeigt die Wellenform der Spannung
Vin, welche die in den Inverter INV10 eingegebene
Spannung ist. Fig. 3(B) zeigt die Wellenform der
Spannung Vout, welche die von dem Inverter INV10 aus
gegebene Spannung ist. Fig. 3(C) zeigt die Wellenform
der Spannung VDD-VSS, welche die Spannung ist, die
durch Subtrahieren der Leistungsquellenspannung VSS
von der Leistungsquellenspannung VDD erhalten wird.
Wie bei A in Fig. 3(A) gezeigt ist, wird, wenn die
Spannung Vin von einem Niedrig-Signal zu einem Hoch-
Signal invertiert wird, die Spannung Vout von einem
Hoch-Signal zu einem Niedrig-Signal invertiert, wie
bei A in Fig. 3(B) gezeigt ist.
Wenn die elektrische Ladung, die in der Verdrahtungs
kapazität CL der Signalleitung LIN gespeichert ist,
entladen wird, fließt der Leistungsquellenstrom I1
von der Verdrahtungskapazität CL zu der Leistungs
quellenspannung VSS des Inverters INV10. Da die elek
trische Ladung, welche in der Verdrahtungskapazität
CL gespeichert ist, zu der Leistungsquellenspannung
VSS entladen wird, nimmt die Spannung VDD-VSS für ei
nen Moment ab, wie bei A in Fig. 3(C) gezeigt ist.
Daher wird die Abnahme der Spannung Vout, welche von
dem Inverter INV10 ausgegeben wird, verzögert.
Darüber hinaus wird, wie bei B in Fig. 3(A) gezeigt
ist, wenn die Spannung Vin von einem Hoch-Signal zu
einem Niedrig-Signal invertiert wird, die Spannung
Vout von einem Niedrig-Signal zu einem Hoch-Signal
invertiert, wie bei B in Fig. 3(B) gezeigt ist. Der
Leistungsquellenstrom Ih fließt von der Leistungs
quellenspannung VDD des Inverters INV10 zu der Si
gnalleitung LIN. Da die Verdrahtungskapazität CL in
der Signalleitung LIN erzeugt wird, wird der Lei
stungsquellenstrom Ih zum Laden der Verdrahtungskapa
zität CL verbraucht. Die Verdrahtungskapazität CL
verbraucht den Leistungsquellenstrom Ih, so daß die
Spannung VDD-VSS für einen Moment abnimmt, wie bei B
in Fig. 3(C) gezeigt ist. Daher wird die Zunahme der
Spannung Vout verzögert, wie in Fig. 3(B) gezeigt
ist. Das Zeitverhalten, mit welchem die Schaltungen
innerhalb einer Gate-Anordnung operieren, eilt durch
die Schwankungen der Leistungsquellenspannung VDD und
VSS nach, die durch das Laden und Entladen der Ver
drahtungskapazität CL erzeugt werden. Das Ergebnis
ist eine Abnahme der Genauigkeit des Zeitverhaltens
der Operation.
Es ist die Aufgabe der vorliegenden Erfindung, eine
Halbleitervorrichtung zu schaffen, welche die vorste
hend erläuterten Probleme lösen kann. Das Ziel der
vorliegenden Erfindung kann erreicht werden durch die
Kombinationen der in den unabhängigen Ansprüchen be
schriebenen Merkmale. Die abhängigen Ansprüche defi
nieren weitere vorteilhafte Ausführungsbeispiele der
vorliegenden Erfindung.
Gemäß dem ersten Aspekt der vorliegenden Erfindung
kann eine Halbleitervorrichtung, die durch zwei Lei
stungsquellenspannungen VDD und VSS (VDD < VSS) be
trieben wird, vorgesehen sein. Die Halbleitervorrich
tung weist eine Basis und einen auf der Basis vorge
sehenen FET auf. Der FET hat ein Gate, eines Source,
eine Drain und ein Substrat. Das Gate ist mit einer
der beiden Leistungsquellenspannungen VDD und VSS
verbunden, und wenigstens die Source oder die Drain
oder das Substrat ist mit der anderen der beiden Lei
stungsquellenspannungen VDD und VSS verbunden. Eine
Kapazitätskopplung wird zwischen der Leistungsquel
lenspannung VDD und der Leistungsquellenspannung VSS
durch eine Kapazität gebildet, die zwischen dem Gate
und wenigstens der Source oder der Drain oder dem
Substrat realisiert wird.
Es kann eine Halbleitervorrichtung vorgesehen sein,
welche weiterhin einen Hauptleistungsbus aufweist,
der zumindest an der Peripherie der Halbleitervor
richtung vorgesehen ist. Der Hauptleistungsbus lie
fert die beiden Leistungsquellenspannungen VDD und
VSS zu dem FET. Der FET ist zwischen der Basis und
dem Hauptleistungsbus vorgesehen, und eine Kapazi
tätskopplung ist durch den FET zwischen der Lei
stungsquellenspannung VDD und Leistungsquellenspan
nung VSS des Hauptleistungsbusses ausgebildet.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom N-Typ ist. Die Lei
stungsquellenspannung VDD wird an die Drain und die
Source des FET vom N-Typ angelegt, und die Leistungs
quellenspannung VSS wird an das Gate und das Substrat
des FET vom N-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom P-Typ ist. Die Lei
stungsquellenspannung VSS wird an die Drain und an
die Source des FET vom P-Typ angelegt und die Lei
stungsquellenspannung VDD wird an das Gate und das
Substrat des FET vom P-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom N-Typ ist. Die Lei
stungsquellenspannung VSS wird an die Drain, die
Source und das Substrat des FET vom N-Typ angelegt,
und die Leistungsquellenspannung VDD wird an das Gate
des FET vom N-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom P-Typ ist. Die Lei
stungsquellenspannung VDD wird an die Drain, die
Source und das Substrat des FET vom P-Typ angelegt,
und die Leistungsquellenspannung VSS wird an das Gate
des FET vom P-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom N-Typ ist. Die Lei
stungsquellenspannung VDD wird an die Drain, die
Source und das Gate des FET vom N-Typ angelegt, und
die Leistungsquellenspannung VSS wird an das Substrat
des FET vom N-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom P-Typ ist. Die Lei
stungsquellenspannung VSS wird an die Drain, die
Source und das Gate des FET vom P-Typ angelegt, und
die Leistungsquellenspannung VDD wird an das Substrat
des FET vom P-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom P-Typ ist. Die Lei
stungsquellenspannung VDD wird an das Gate des FET
vom P-Typ angelegt, und zumindest die Drain oder die
Source des FET vom P-Typ ist mit dem Gate verbunden.
Die jeweils andere von der Drain oder der Source ist
mit der Leistungsquellenspannung VSS verbunden.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom N-Typ ist. Die Lei
stungsquellenspannung VSS wird an das Gate des FET
vom N-Typ angelegt und zumindest die Drain oder die
Source des FET vom N-Typ ist mit dem Gate verbunden.
Die andere von der Drain oder der Source ist mit der
Leistungsquellenspannung VDD verbunden.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom P-Typ ist und die Lei
stungsquellenspannung VDD oder die Leistungsquellen
spannung VSS an das Gate des FET vom P-Typ angelegt
ist. Die andere von der Leistungsquellenspannung VDD
oder der Leistungsquellenspannung VSS ist an die
Drain und die Source des FET vom P-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß der FET ein FET vom N-Typ ist, und die Lei
stungsquellenspannung VDD oder die Leistungsquellen
spannung VSS ist an das Gate des FET vom N-Typ ange
legt. Die andere von der Leistungsquellenspannung VDD
oder Leistungsquellenspannung VSS ist an die Drain
und die Source des FET vom N-Typ angelegt.
Eine Halbleitervorrichtung kann derart vorgesehen
sein, daß sie eine Gate-Anordnung ist, welche mehrere
angeordnete FET aufweist. Die Kapazitätskopplung wird
durch den FET der Gate-Anordnung gebildet.
Es kann eine Halbleitervorrichtung vorgesehen sein,
welche weiterhin eine analoge Schaltungseinheit auf
weist, die durch die beiden Leistungsquellenspannun
gen VDD und VSS (VDD < VSS) betrieben wird, und eine
digitale Schaltungseinheit, die durch die beiden Lei
stungsquellenspannungen VDD und VSS (VDD < VSS) betrie
ben wird. Der FET ist zwischen der analogen Schal
tungseinheit und der digitalen Schaltungseinheit vor
gesehen. Weiterhin kann zumindest die analoge Schal
tungseinheit oder die digitale Schaltungseinheit den
FET aufweisen.
Es kann eine Halbleitervorrichtung vorgesehen sein,
welcher weiterhin eine Eingangsschaltung, welche ein
Signal von außerhalb der Halbleitervorrichtung ein
gibt, und eine Ausgangsschaltung, welche ein Signal
von der Halbleitervorrichtung ausgibt, aufweist. Zu
mindest einer der FET ist neben der Eingangsschaltung
vorgesehen, und ein anderer der FET ist neben der
Ausgangsschaltung vorgesehen.
Es kann eine Halbleitervorrichtung vorgesehen sein,
welche weiterhin mehrere Verzögerungsvorrichtungen
aufweist, welche ein Eingangssignal verzögern, wobei
die Verzögerungsvorrichtungen von den beiden Lei
stungsquellenspannungen VDD und VSS (VDD < VSS) betrie
ben werden. Die Halbleitervorrichtung weist auch meh
rere FET auf, von denen jeder neben jeder der ver
schiedenen Verzögerungsvorrichtungen angeordnet ist.
Die Kapazitätskopplung ist zwischen der
Leistungsquellenspannung VDD und der
Leistungsquellenspannung VSS durch jeden der mehreren
FET ausgebildet.
Die Erfindung wird im Folgenden anhand von in den
Figuren dargestellten Ausführungsbeispielen näher
erläutert. Es zeigen:
Fig. 1 eine herkömmliche Gate-Anordnung GA,
Fig. 2 herkömmlicher Inverter INV10 und INV12, so
wie den Strom, der zwischen dem Inverter
INV10 und dem INV12 fließt,
Fig. 3 die Wellenform der Spannung, die in den In
verter INV10 eingegeben oder von diesem aus
gegeben wird,
Fig. 4 Inverter INV20 und INV22 nach der vorliegen
den Erfindung sowie den Strom, der zwischen
dem Inverter INV20 und dem Inverter INV22
fließt,
Fig. 5 die Wellenform der Spannung, welche in den
Inverter INV20 eingegeben oder aus diesem
ausgegeben wird,
Fig. 6 ein Beispiel der Schaltung des Kondensators
C10,
Fig. 7 eine Querschnittsansicht der Struktur des in
Fig. 6 gezeigten Kondensators C10,
Fig. 8 ein anderes Beispiel der Schaltung des Kon
densators C10,
Fig. 9 eine Querschnittsansicht der Struktur des in
Fig. 8 gezeigten Kondensators C10,
Fig. 10 ein weiteres Beispiel der Schaltung des Kon
densators C10,
Fig. 11 eine Querschnittsansicht der Struktur des in
Fig. 10 gezeigten Kondensators C10,
Fig. 12 ein weiteres Beispiel der Schaltung des Kon
densators C10,
Fig. 13 die Draufsicht auf die Gate-Anordnung GA
nach der vorliegenden Erfindung,
Fig. 14 eine Querschnittsansicht der Struktur der in
Fig. 13 gezeigten Gate-Anordnung GA,
Fig. 15 eine Verzögerungsschaltung DLC des vorlie
genden Ausführungsbeispiels, welche den Kon
densator C10 verwendet, und
Fig. 16 eine Gate-Anordnung GA nach dem vorliegenden
Ausführungsbeispiel, Welche mehrere Konden
satoren C10 aufweist, die zwischen einer
analogen Schaltungseinheit ANC und einer di
gitalen Schaltungseinheit DGC angeordnet
sind.
Fig. 4 zeigt Inverter INV20 und INV22 gemäß der vor
liegenden Erfindung sowie den Strom, welcher zwischen
dem Inverter INV20 und dem Inverter INV22 fließt. Der
Inverter INV20 und der Inverter INV22 bestehen aus
FETs innerhalb der Basiszelle BC. Eine Signalleitung
LIN verbindet den Inverter INV20 und den Inverter
INV22. Ein Kondensator C10 verbindet die Leistungs
quellenspannung VDD und Leistungsquellenspannung VSS
des Inverters INV20. In derselben Weise verbindet der
Kondensator C10 die Leistungsquellenspannung VDD und
die Leistungsquellenspannung VSS des Inverters INV22.
Der FET innerhalb der Basiszelle BC bildet den Kon
densator C10.
Wie in Fig. 4(A) gezeigt ist, fließt, wenn die Span
nung Vout, welche eine von dem Inverter INV20 ausge
gebene Spannung ist, von einem Niedrig-Signal zu ei
nem Hoch-Signal invertiert wird, der Durchgangsstrom
Ih1 in dem Inverter INV20 von der Leistungsquellen
spannung VDD zu der Leistungsquellenspannung VSS.
Darüber hinaus fließt der Leistungsquellenstrom Ih
von der Leistungsquellenspannung VDD des Inverter
INV20 zu der Signalleitung LIN. Da die Verdrahtungs
kapazität CL in der Signalleitung LIN auftritt, wird
ein Teil des Leistungsquellenstroms Ih für die Ladung
der Verdrahtungskapazität CL verbraucht. Die elektri
sche Ladung, welche in den Kondensator C10 gespei
chert ist, wird dann entladen. Die Leistungsquellen
spannung VDD welche durch das Laden der Verdrahtungs
kapazität CL reduziert wird, wird durch die aus dem
Kondensator C10 freigegebene elektrische Ladung er
gänzt. Somit wird eine Abnahme der Schwankung der
Leistungsquellenspannung VDD und der Leistungsquel
lenspannung VSS erreicht.
Wie in Fig. 4(B) gezeigt ist, fließt, wenn die Span
nung Vout von einem Hoch-Signal zu einem Niedrig-
Signal invertiert wird, der Durchgangsstrom Ih1 in
dem Inverter INV20 von der Leistungsquellenspannung
VDD zu der Leistungsquellenspannung VSS. Da die elek
trische Ladung, welche in der Verdrahtungskapazität
CL gespeichert ist, entladen wird, fließt ein Lei
stungsquellenstrom I1 von der Verdrahtungskapazität
CL zu der Leistungsquellenspannung VSS des Inverters
INV20. Der Kondensator C10 nimmt dann die elektrische
Ladung des Leistungsquellenstroms I1 auf, um diesen
zu reduzieren und somit die Schwankung der Leistungs
quellenspannung VDD und der Leistungsquellenspannung
VSS herabzusetzen.
Fig. 5 zeigt die Wellenform der in den Inverter INV20
eingegebenen Spannung sowie der aus diesem ausgegebe
nen Spannung. Fig. 5(A) zeigt die Wellenform der in
den Inverter INV20 eingegebenen Spannung Vin. Fig.
5(B) zeigt die Wellenform der aus dem Inverter INV20
ausgegebenen Spannung Vout. Fig. 5(C) zeigt die Wel
lenform der Spannung VDD-VSS, welche die Spannung
ist, die durch Subtrahieren der Leistungsquellenspan
nung VSS von der Leistungsquellenspannung VDD erhal
ten wurde. Wie bei A in Fig. 5(A) gezeigt ist, wird,
wenn die Spannung Vin von einem Niedrig-Signal zu ei
nem Hoch-Signal invertiert wird, die Spannung Vout
von einem Hoch-Signal zu einem Niedrig-Signal inver
tiert, wie bei A in Fig. 5(B) gezeigt ist.
Die elektrische Ladung, welche in der Verdrahtungska
pazität CL der Signalleitung LIN gespeichert ist,
wird entladen, und der Leistungsquellenstrom I1
fließt von der Verdrahtungskapazität CL zu der Lei
stungsquellenspannung VSS des Inverter INV20. Der
Kondensator C10 nimmt dann die elektrische Ladung des
Leistungsquellenstroms I1 auf, um die Änderung des
Leistungsquellenstroms I1 zu verringern. Daher ist
die Schwankung der Spannung VDD-VSS kleiner als bei
den herkömmlichen Invertern INV10 und INV12, wie bei
A in Fig. 5(C) gezeigt ist.
Wie bei B in Fig. 5(A) gezeigt ist, wird, wenn die
Spannung Vin von einem Hoch-Signal zu einem Niedrig-
Signal invertiert wird, die Spannung Vout von einem
Niedrig-Signal zu einem Hoch-Signal invertiert, wie
bei B in Fig. 5(B) gezeigt ist. Der Leistungsquellen
strom Ih fließt von der Leistungsquellenspannung VDD
des Inverters INV20 zu der Signalleitung LIN. Da die
Verdrahtungskapazität CL in der Signalleitung LIN
auftritt, wird der Leistungsquellenstrom Ih durch die
Ladung der Verdrahtungskapazität CL verbraucht. Der
Kondensator C10 gibt dann die elektrische Ladung
frei, welche in dem Kondensator C10 gespeichert ist,
um den Abfall der Leistungsquellenspannungen VDD und
VSS zu verringern. Daher ist die Schwankung der Span
nung VDD-VSS kleiner als bei den herkömmlichen Inver
tern INV10 und INV12, wie bei B in Fig. 5(C) gezeigt
ist.
Wie vorstehend gezeigt ist, kann die Schwankung der
Leistungsquellenspannung VDD und der Leistungsquel
lenspannung VSS verringert werden durch Verbinden der
Leistungsquellenspannung VDD und der Leistungsquel
lenspannung VSS des Inverters INV20 durch den Konden
sator C10. Der Kondensator C10 ergänzt den durch La
den und Entladen der Verdrahtungskapazität CL ver
brauchten Strom durch die in dem Kondensator C10
selbst gespeicherte elektrische Ladung. Daher wird
die Schwankung der Leistungsquellenspannung VDD und
der Leistungsquellenspannung VSS der Basiszelle BC
herabgesetzt durch Bildung des Kondensators C10 unter
Verwendung des FET innerhalb der Basiszelle BC.
Die Genauigkeit des Zeitverhaltens der Operation der
Basiszelle BC wird dann verbessert. Weiterhin nimmt
die Schwankung der Leistungsquellenspannung VDD und
der Leistungsquellenspannung VSS der Gate-Anordnung
GA ab, wenn die Gate-Anordnung GA die Basiszelle BC,
welche den Kondensator C10 aufweist, verwendet. Die
Genauigkeit des Zeitverhaltens der Operation der Ga
te-Anordnung GA wird dann verbessert.
Fig. 6 zeigt ein Beispiel der Schaltung des Kondensa
tors C10. Der Kondensator C10 hat mehrere FET QP vom
P-Typ und mehrere FET QN vom N-Typ. Die Leistungs
quellenspannung VDD wird an eine Drain D und eine
Source S angelegt. Die Leistungsquellenspannung VSS
wird an ein Gate G und ein Substrat SUB des FET QN
vom N-Typ des Kondensators C10 angelegt. Die Lei
stungsquellenspannung VSS wird an eine Drain D und
eine Source S angelegt, und die Leistungsquellenspan
nung VDD wird an ein Gate G und ein Substrat SUB des
FET QP vom P-Typ des Kondensators C10 angelegt.
Fig. 7 zeigt eine Querschnittsansicht der Struktur
des in Fig. 6 gezeigten Kondensators C10. Der FET QP
vom P-Typ und der FET QN vom N-Typ sind auf einer Ba
sis BASE vorgesehen. Das Gate G des FET QN vom N-Typ
ist gegenüber dem Substrat SUB und dem Kanal durch
einen Gate-Oxidationsfilm GF isoliert. Da der Gate-
Oxidationsfilm GF ein Isolator ist, kann der Konden
sator C10 durch den FET gebildet werden. Das Gate G
des FET QP vom P-Typ ist gegenüber dem Substrat SUB
und dem Kanal durch einen Gate-Oxidationsfilm GF iso
liert. Da der Gate-Oxidationsfilm GF ein Isolator
ist, kann der Kondensator C10 durch den FET gebildet
werden. Daher kann der in den Fig. 6 und 7 gezeigte
Kondensator C10 die Schwankung der Leistungsquellen
spannungen VDD und VSS herabsetzen.
Fig. 8 zeigt ein anderes Beispiels der Schaltung des
Kondensators C10. Der Kondensator C10 hat mehrere FET
QP vom P-Typ und mehrere FET QN vom N-Typ. Die Lei
stungsquellenspannung VSS wird an die Drain D, die
Source S und das Substrat SUB angelegt und die Lei
stungsquellenspannung VDD wird an das Gate G des FET
QN vom N-Typ des Kondensators C10 angelegt. Die Lei
stungsquellenspannung VDD wird an die Drain D, die
Source S und das Substrat SUB angelegt, und die Lei
stungsquellenspannung VSS wird an das Gate G des FET
QP vom P-Typ des Kondensators C10 angelegt.
Fig. 9 zeigt eine Querschnittsansicht der Struktur
des in Fig. 8 gezeigten Kondensators C10. Die Lei
stungsquellenspannung VDD, welche eine Vorwärts-
Vorspannung gegenüber dem FET QN vom N-Typ hat, wird
an das Gate G des FET QN vom N-Typ des Kondensators
C10 angelegt. Da dieselbe Leistungsquellenspannung
VSS an die Source S und die Drain D angelegt wird,
fließt kein Strom von der Source S zu der Drain D.
Dieselbe Leistungsquellenspannung VSS, welche eine
entgegengesetzte Leistungsquellenspannung zu der des
Gates G ist, wird an das Substrat SUB angelegt. Eine
Verarmungsschicht wird auf der Oberfläche des Sub
strats SUB erzeugt, wo ein Kontakt mit dem Gate-
Oxidationsfilm GF stattfindet. Da diese Verarmungs
schicht als ein Isolator wirkt, kann der Kondensators
C10 durch den FET gebildet werden.
Die Leistungsquellenspannung VSS, welche eine Vor
wärts-Vorspannung gegenüber dem FET QP vom P-Typ hat,
wird an das Gate des FET QP vom P-Typ des Kondensa
tors C10 angelegt. Da dieselbe Leistungsquellenspan
nung VDD an die Source S und die Drain D angelegt
wird, fließt kein Strom von der Source S zu der Drain
D. Dieselbe Leistungsquellenspannung VDD, welche eine
entgegengesetzte Leistungsquellenspannung zu der des
Gates G ist, wird an das Substrat SUB angelegt. Eine
Verarmungsschicht wird an der Oberfläche des Sub
strats SUB erzeugt, wo ein Kontakt mit dem Gate-
Oxidationsfilm GF stattfindet. Da diese Verarmungs
schicht als ein Isolator wirkt, kann der Kondensator
C10 durch den FET gebildet werden. Daher kann der in
den Fig. 8 und 9 gezeigte Kondensator C10 die
Schwankung der Leistungsquellenspannungen VDD und VSS
verringern.
Fig. 10 zeigt ein weiteres Beispiel der Schaltung für
den Kondensator C10. Der Kondensator C10 hat mehrere
FET QP vom P-Typ und mehrere FET QN vom N-Typ. Die
Leistungsquellenspannung VDD ist an die Drain D, die
Source S und das Gate G angelegt. Die Leistungsquel
lenspannung VSS ist an das Substrat SUB des FET QN
vom N-Typ des Kondensators C10 angelegt. Die Lei
stungsquellenspannung VSS ist an die Drain D, die
Source S und das Gate G und die Leistungsquellenspan
nung VDD ist an das Substrat SUB des FET QP vom P-Typ
des Kondensators C10 angelegt.
Fig. 11 zeigt eine Querschnittsansicht der Struktur
des in Fig. 10 gezeigten Kondensators C10. Die Lei
stungsquellenspannung VDD, welche eine Vorwärts-
Vorspannung gegenüber dem FET QN vom N-Typ hat, wird
an das Gate G des FET QN vom N-Typ des Kondensators
C10 angelegt. Da dieselbe Leistungsquellenspannung
VDD an die Source S und die Drain D angelegt wird,
fließt kein Strom von der Source S zu der Drain D.
die Leistungsquellenspannung VSS, welche eine entge
gengesetzte Leistungsquellenspannung zu der der Sour
ce S, der Drain D und des Gates G ist, wird an das
Substrat SUB angelegt. Eine Verarmungsschicht wird an
der Oberfläche des Substrats SUB erzeugt, wo ein Kon
takt mit dem Gate-Oxidationsfilm GF stattfindet. Da
diese Verarmungsschicht als ein Isolator wirkt, kann
der Kondensator C10 durch den FET gebildet werden.
Die Leistungsquellenspannung VSS, welche eine Vor
wärts-Vorspannung gegenüber dem FET QP vom P-Typ hat,
wird an das Gate G des FET QP vom P-Typ des Kondensa
tors C10 angelegt. Da dieselbe Leistungsquellenspan
nung VSS an die Source S und die Drain D angelegt
wird, fließt kein Strom von der Source S zu der Drain
D. Die Leistungsquellenspannung VDD, welche eine ent
gegengesetzte Leistungsquellenspannung zu der der
Source S. der Drain D und des Gates G ist, wird an
das Substrat SUB angelegt. Eine Verarmungsschicht
wird an der Oberfläche des Substrats SUB erzeugt, wo
ein Kontakt mit dem Gate-Oxidationsfilm GF stattfin
det. Da diese Verarmungsschicht als ein Isolator
wirkt, kann der Kondensator C10 durch den FET gebil
det werden. Daher kann der in den Fig. 10 und 11 ge
zeigte Kondensator C10 die Schwankung der Leistungs
quellenspannungen VDD und VSS herabsetzen.
Fig. 12 zeigt ein weiteres Beispiel der Schaltung des
Kondensators C10. Fig. 12(A) zeigt ein Beispiel, wel
ches ein FET QP vom P-Typ verwendet. Bei diesem FET
QP vom P-Typ wird die Leistungsquellenspannung VDD an
das Gate G angelegt, ist die Source S mit dem Gate G
verbunden und ist die Drain D mit der Leistungsquel
lenspannung VSS verbunden. Fig. 12(B) zeigt ein Bei
spiels, welches einen FET QN vom N-Typ verwendet. Bei
diesem FET QN vom N-Typ wird die Leistungsquellen
spannung VSS an das Gate G angelegt, die Drain D mit
dem Gate G verbunden und die Source S mit der Lei
stungsquellenspannung VDD verbunden. Fig. 12(C) zeigt
ein Beispiel, welches einen FET QP vom P-Typ verwen
det. Bei diesem FET QP vom P-Typ wird die Leistungs
quellenspannung VDD an das Gate G angelegt und die
Leistungsquellenspannung VSS wird an die Drain D und
die Source S angelegt.
Fig. 12(D) zeigt ein Beispiel, welches einen FET QN
vom N-Typ verwendet. Bei diesem FET QN vom N-Typ wird
die Leistungsquellenspannung VSS an das Gate G ange
legt und die Leistungsquellenspannung VDD wird an die
Drain D und die Source S angelegt. Fig. 12(E) zeigt
ein Beispiel, welches wiederum einen FET QN vom N-Typ
verwendet. Bei diesem FET QN vom N-Typ wird die Lei
stungsquellenspannung VDD an das Gate G angelegt und
die Leistungsquellenspannung VSS wird an die Drain D
und die Source S angelegt. Fig. 12(F) zeigt ein Bei
spiel, welches einen FET QP vom P-Typ verwendet. Bei
diesem FET QP vom P-Typ wird die Leistungsquellen
spannung VSS an das Gate G angelegt und die Lei
stungsquellenspannung VDD wird an die Drain D und die
Source S angelegt.
Das Gate G des FET QP vom P-Typ und des FET QN vom N-
Typ, welche in den Fig. 12(A) bis (D) gezeigt sind,
ist gegenüber dem Substrat SUB und dem Kanal durch
den Gate-Oxidationsfilm GF isoliert. Da der Gate-
Oxidationsfilm GF ein Isolator ist, kann der Konden
sator C10 durch den FET gebildet werden. Eine vor
wärts vorgespannte Spannung wird an das Gate G des
FET QP vom P-Typ und des FET QN vom N-Typ, die in den
Fig. 12(E) und (F) gezeigt sind, angelegt. Da die
selbe Leistungsquellenspannung VDD oder VSS an die
Source S und die Drain D angelegt ist, fließt kein
Strom von der Source S zu der Drain D. Die Leistungs
quellenspannung VDD oder VSS, welche eine entgegenge
setzte Leistungsquellenspannung zu der des Gates G
ist, wird an die Source S und an die Drain D ange
legt. Eine Verarmungsschicht wird an der Oberfläche
des Substrats SUB realisiert, wo ein Kontakt mit dem
Gate-Oxidationsfilm GF stattfindet. Da diese Verar
mungsschicht als ein Isolator wirkt, kann der Konden
sator C10 durch den in den Fig. 12(E) und (F) ge
zeigten FET gebildet werden. Die gewünschte Kapazität
kann erhalten werden durch Kombinieren der Zahlen und
der Anordnung der FET QP vom P-Typ und der FET QN vom
N-Typ, welche vorstehend gezeigt sind.
Daher können die in den Fig. 12(A) bis (E) gezeigten
Kondensatoren C10 die Schwankungen der Leistungsquel
lenspannungen VDD und VSS herabsetzen.
Fig. 13 zeigt die Draufsicht auf die Gate-Anordnung
GA nach der vorliegenden Erfindung. Die Gate-
Anordnung GA hat zwei Paare von Hauptleistungsbussen
MBDD und MBSS, die zumindest an der Peripherie der Ga
te-Anordnung GA vorgesehen sind. Die Hauptleistungs
busse MBDD und MBSS liefern die beiden Leistungsquel
lenspannungen VDD und VSS (VDD < VSS) zu den FET in
nerhalb der Basiszelle BC. Der Hauptleistungsbus MBDD
liefert die Leistungsquellenspannung VDD zu dem FET
und der Hauptleistungsbus MBSS liefert die Leistungs
quellenspannung VSS zu dem FET. Bei der in Fig. 13
gezeigten Gate-Anordnung GA sind die Hauptleistungs
busse MBDD und MBSS innerhalb der Gate-Anordnung GA in
einer Gitterform angeordnet. Der Kondensator C10 ist
unter den Hauptleistungsbussen MBDD und MBSS bei die
ser Gate-Anordnung GA vorgesehen. Der Kondensator C10
ist unter den Hauptleistungsbussen MBDD und MBSS an
der Peripherie der Gate-Anordnung GA für den Fall
vorgesehen, daß die Gate-Anordnung GA die Hauptleis
tungsbuss MBDD und MBSS an der Peripherie hat.
Fig. 14 zeigt die Querschnittsansicht der Struktur
der Gate-Anordnung GA nach Fig. 13. Der in Fig. 14
gezeigte Kondensator C10 hat dieselbe Struktur wie
der in den Fig. 6 und 7 gezeigte Kondensator C10.
Der Kondensator C10 kann andere Strukturen als der in
den Fig. 8 bis 12 gezeigte Kondensator C10 als ande
re Ausführungsbeispiele haben. Da die integrierten
Schaltungen kleiner werden, nimmt die Anzahl von Ele
menten innerhalb der integrierten Schaltungen zu. Die
Leistungsquellenspannung nimmt dann ab und der Lei
stungsquellenstrom nimmt zu. Die Breite der Hauptlei
stungsbusse MBDD und MBSS muß vergrößert werden, um
diese Zunahme des Leistungsquellenstroms aufzunehmen.
Daher nimmt das Verhältnis der von den Hauptlei
stungsbussen MBDD und MBSS besetzten Fläche zu der Ge
samtfläche der integrierten Schaltung zu. Jedoch wer
den die unter den Hauptleistungsbussen MBDD und MBSS
vorgesehenen FET in dem Fall einer herkömmlichen Ga
te-Anordnung gewöhnlich nicht verwendet, bei der die
FET verstreut sind.
Die Gate-Anordnung GA nach der vorliegenden Erfindung
verwendet den FET QP vom P-Typ und den FET QN vom N-
Typ durch Verbinden des FET QP vom P-Typ und des FET
QN vom N-Typ, die zwischen den Hauptleistungsbussen
MBDD und MBSS und der Basis BASE vorgesehen sind, mit
den Hauptleistungsbussen MBDD und MBSS.
Die FET QP vom P-Typ und die FET QN vom N-Typ des
Kondensators C10 sind unter wenigstens einem von den
Hauptleistungsbussen MBDD und MBSS vorgesehen. Mit an
deren Worten, die FET QP vom P-Typ und die FET QN vom
N-Typ sind zwischen mindestens einem von den Haupt
leistungsbussen MBDD und MBSS und der Basis BASE vor
gesehen. In dem FET QN vom N-Typ des Kondensators C10
sind die Drain D und die Source S mit dem Hauptlei
stungsbus MBDD verbunden und das Gate G und das Sub
strat SUB sind mit dem Hauptleistungsbus MBSS verbun
den. Bei dem FET QP vom P-Typ des Kondensators C10
sind die Drain D und die Source S mit dem Hauptlei
stungsbus MBSS verbunden und das Gate G und das Sub
strat SUB sind mit dem Hauptleistungsbus MBDD verbun
den.
Eine Kapazitätskopplung ist zwischen den Hauptlei
stungsbussen MBDD und MBSS ausgebildet durch Verbinden
der Hauptleistungsbusse MBDD und MBSS mit dem FET QP
vom P-Typ und dem FET QN vom N-Typ des Kondensators
C10, wie vorstehend gezeigt ist. Durch Ausbildung der
Kapazitätskopplung wird der durch Laden und Entladen
der Verdrahtungskapazität CL der Hauptleistungsbusse
MBDD und MBSS verbrauchte Strom ergänzt durch die Ka
pazitätskopplung. Daher können Schwankungen der Lei
stungsquellenspannungen VDD und VSS der Hauptlei
stungsbusse MBDD und MBSS verringert werden. Das wäh
rend des Betriebs der FET erzeugte Leistungsquellen
rauschen nimmt ab und die durch das Leistungsquellen
rauschen verursachten Fehlfunktionen werden verrin
gert. Weiterhin können die Komponenten der in den
Hauptleistungsbussen MBDD und MBSS enthaltenen Induk
tivität verringert werden durch Vorsehen des Konden
sators C10 zwischen dem Hauptleistungsbus MBDD und
dem Hauptleistungsbus MBSS, wodurch auch die Hochfre
quenzimpedanz verringert wird.
Fig. 15 zeigt eine Verzögerungsschaltung DLC nach dem
vorliegenden Ausführungsbeispiel, welche den Konden
sator C10 verwendet. Die Verzögerungsschaltung DLC
hat mehrere Verzögerungsvorrichtungen DL, die in Rei
he verbunden sind, sowie eine Signalleitung LIN, wel
che jede der Verzögerungsvorrichtungen DL verbindet.
Mehrere der Kondensatoren C10 verbinden die Lei
stungsquellenspannungen VDD und VSS neben jeder der
Verzögerungsvorrichtungen DL. Die Verzögerungsvor
richtung DL und der Kondensator C10 werden durch die
FET innerhalb der Basiszelle BC gebildet. Während der
Verzögerung eines Eingangssignals durch die Verzöge
rungsvorrichtung DL fließt der Leistungsquellenstrom
Ih und I1 zwischen jeder der Verzögerungsvorrichtun
gen DL.
Da die Verdrahtungskapazität CL auf der Signalleitung
LIN erzeugt wird, wird die elektrische Ladung des
Leistungsquellenstrom Ih und I1 in der Verdrahtungs
kapazität CL geladen und entladen, und somit schwan
ken die Leistungsquellenspannungen VDD und VSS. Durch
Verbinden der Leistungsquellenspannungen VDD und VSS
mit dem Kondensator C10 neben jeder der Verzögerungs
vorrichtungen DL werden die durch die Verdrahtungska
pazität CL verbrauchten Ströme durch den Kondensator
C10 ergänzt. Daher verringert der Kondensator C10 die
Änderung des Leistungsquellenstroms Ih und I1 und
verbindet die Schwankungen der Leistungsquellenspan
nungen VDD und VSS. Dies erhöht daher die Genauigkeit
der Verzögerungszeit der Verzögerungsschaltung DLC.
Fig. 16 zeigt eine Gate-Anordnung GA nach der vorlie
genden Erfindung, welche mehrere Kondensatoren C10
aufweist, die zwischen einer analogen Schaltungsein
heit ANC und einer digitalen Schaltungseinheit DGC
angeordnet sind. Die Gate-Anordnung GA weist eine
analoge Schaltungseinheit ANC und eine digitale
Schaltungseinheit DGC auf. Der Kondensator C10 ist
zwischen der analogen Schaltungseinheit ANC und der
digitalen Schaltungseinheit DGC angeordnet. Die ana
loge Schaltungseinheit ANC, die digitale Schaltungs
einheit DGC und der Kondensator C10 sind durch die
FET innerhalb der Basiszelle BC gebildet. Der in den
Fig. 6 bis 12 gezeigte Kondensator C10 kann für den
in Fig. 16 gezeigten Kondensator C10 verwendet wer
den. Die analoge Schaltungseinheit ANC und die digi
tale Schaltungseinheit DGC werden durch die beiden
Leistungsquellenspannungen VDD und VSS (VDD < VSS) be
trieben. Der Kondensator C10 bildet eine Kapazitäts
kopplung zwischen der Leistungsquellenspannung VDD
und der Leistungsquellenspannung VSS. Da die analoge
Schaltungseinheit ANC für kleine Änderungen des Si
gnals empfindlich ist, wird das von der analogen
Schaltungseinheit ANC erzeugte Signal verzerrt, wenn
die Schwankung der Leistungsquellenspannungen VDD und
VSS durch die digitale Schaltungseinheit DGC erhöht
werden. Durch Vorsehen des Kondensators C10 zwischen
der analogen Schaltungseinheit ANC und der digitalen
Schaltungseinheit DGC werden die Leistungsquellen
ströme Ih und I1, welche durch die digitale Schal
tungseinheit, DGC verbraucht werden, durch den Konden
sator C10 ergänzt. Somit nimmt die Schwankung der
Leistungsquellenspannungen VDD und VSS ab. Daher wird
die Verzerrung des von der analogen Schaltungseinheit
ANC erzeugten Signals verringert.
Claims (17)
1. Halbleitervorrichtung, welche von zwei Lei
stungsquellenspannungen VDD und VSS (VDD < VSS)
betrieben wird und eine Basis (BASE) und einen
FET (QP, QN), der auf der Basis vorgesehen ist,
aufweist, wobei der FET (QP, QN) ein Gate (G),
eine Source (S), eine Drain (D) und ein Substrat
(SUB) besitzt,
dadurch gekennzeichnet,
daß das Gate (G) mit einer der beiden Leistungs
quellenspannungen VDD und VSS verbunden ist und
zumindest eine von der Source (S), der Drain (D)
oder dem Substrat (SUB) mit der anderen der bei
den Leistungsquellenspannungen VDD und VSS ver
bunden ist, und eine Kapazitätskopplung zwischen
der Leistungsquellenspannung VDD und der Lei
stungsquellenspannung VSS ausgebildet ist durch
eine Kapazität, welche zwischen dem Gate (G) und
zumindest einer von der Source (S), der Drain
(D) oder dem Substrat (SUB) realisiert ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß weiterhin ein Hauptleis
tungsbus (MBDD, MBSS) vorgesehen ist, der zumin
dest an der Peripherie der Halbleitervorrichtung
angeordnet ist, welcher die beiden Leistungs
quellenspannungen VDD und VSS zu dem FET (QP,
QN) liefert, wobei der FET zwischen der Basis
(BASE) und dem Hauptleistungsbus (MBDD, MBSS)
vorgesehen ist und eine Kapazitätskopplung zwi
schen der Leistungsquellenspannung VDD und der
Leistungsquellenspannung VSS des Hauptleistungs
busses durch den FET ausgebildet ist.
3. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom N-Typ
(QN) ist und die Leistungsquellenspannung VDD an
die Drain (D) und die Source (S) des FET vom N-
Typ angelegt ist und die Leistungsquellenspan
nung VSS an das Gate (G) und das Substrat (SUB)
des FET vom N-Typ angelegt ist.
4. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom P-Typ
(QP) ist und die Leistungsquellenspannung VSS an
die Drain (D) und die Source (S) des FET vom P-
Typ sowie die Leistungsquellenspannung VDD an
das Gate (G) und das Substrat (SUB) des FET vom
P-Typ angelegt sind.
5. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom N-Typ
(QN) ist und die Leistungsquellenspannung VSS an
die Drain (D), die Source (S) und das Substrat
(SUB) des FET vom N-Typ und die Leistungsquel
lenspannung VDD an das Gate (G) des FET vom N-
Typ angelegt sind.
6. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom P-Typ
(QP) ist und die Leistungsquellenspannung VDD an
die Drain (D), die Source (S) und das Substrat
(SUB) des FET vom P-Typ sowie die Leistungsquel
lenspannung VSS an das Gate (G) des FET vom P-
Typ angelegt sind.
7. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom N-Typ
(QN) ist und die Leistungsquellenspannung VDD an
die Drain (D), die Source (S) und das Gate (G)
des FET vom N-Typ sowie die Leistungsquellen
spannung VSS an das Substrat (SUB) des FET vom
N-Typ angelegt sind.
8. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom P-Typ
(QP) ist und die Leistungsquellenspannung VSS an
die Drain (D), die Source (S) und das Gate (G)
des FET vom P-Typ sowie die Leistungsquellen
spannung VDD an das Substrat (SUB) des FET vom
P-Typ angelegt sind.
9. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom P-Typ
(QP) ist und die Leistungsquellenspannung VDD an
das Gate (G) des FET vom P-Typ angelegt ist und
zumindest eine von der Drain (D) und der Source
(S) des FET vom P-Typ mit dem Gate (G) verbunden
ist und die andere von der Drain (D) und der
Source (S) mit der Leistungsquellenspannung VSS
verbunden ist.
10. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom N-Typ
(QN) ist und die Leistungsquellenspannung VSS an
das Gate (G) des FET vom N-Typ angelegt ist und
zumindest eine von der Drain (D) und der Source
(S) des FET vom N-Typ mit dem Gate (G) verbunden
ist und die andere von der Drain (D) und der
Source (S) mit der Leistungsquellenspannung VDD
verbunden ist.
11. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom P-Typ
(QP) ist und die eine von den Leistungsquellen
spannungen VDD und VSS an das Gate (G) des FET
vom P-Typ sowie die andere von den beiden Lei
stungsquellenspannungen VDD und VSS an die Drain
(D) und die Source (S) des FET vom P-Typ ange
legt sind.
12. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß der FET ein FET vom N-Typ
(QN) ist und eine der beiden Leistungsquellen
spannungen VDD und VSS an das Gate (G) des FET
vom N-Typ und die andere der beiden Leistungs
quellenspannungen VDD und VSS an die Drain (D)
und die Source (S) des FET vom N-Typ angelegt
sind.
13. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Halbleitervorrichtung
eine Gate-Anordnung (GA) ist, welche mehrere von
angeordneten FET (QP, QN) hat und die Kapazi
tätskopplung durch die FET der Gate-Anordnung
(GA) ausgebildet ist.
14. Halbleitervorrichtung nach Anspruch 1, gekenn
zeichnet durch eine analoge Schaltungseinheit
(ANC), welche von den beiden Leistungsquellen
spannungen VDD und VSS (VDD < VSS) betrieben
wird, und eine digitale Schaltungseinheit (DGC),
welche von den beiden Leistungsquellenspannungen
VDD und VSS (VDD < VSS) betrieben wird, wobei
die FET (QP, QN) zwischen der analogen Schal
tungseinheit (ANC) und der digitalen Schaltungs
einheit (DGC) vorgesehen sind.
15. Halbleitervorrichtung nach Anspruch 14, dadurch
gekennzeichnet, daß zumindest eine von der ana
logen Schaltungseinheit (ANC) und der digitalen
Schaltungseinheit (DGC) die FET (QP, QN) hat.
16. Halbleitervorrichtung nach Anspruch 1, gekenn
zeichnet durch eine Eingangsschaltung, welche
ein Signal von außerhalb der Halbleitervorrich
tung eingibt, und eine Ausgangsschaltung, welche
ein Signal von der Halbleitervorrichtung nach
außen ausgibt, wobei zumindest einer der FET
(QP, QN) neben der Eingangsschaltung und ein an
derer der FET (QP, QN) neben der Ausgangsschal
tung vorgesehen sind.
17. Halbleitervorrichtung nach Anspruch 1, gekenn
zeichnet durch mehrere Verzögerungsvorrichtungen
(DL), welche ein Eingangssignal verzögern, wobei
die Verzögerungsvorrichtungen (DL) durch die
beiden Leistungsquellenspannungen VDD und VSS
(VDD < VSS) betrieben werden, und mehrere der
FET (QP, QN), von denen jeder neben jeweils ver
schiedenen der Verzögerungsvorrichtungen (DL)
angeordnet ist, und wobei die Kapazitätskopplung
zwischen der Leistungsquellenspannung VDD und
der Leistungsquellenspannung VSS durch jeden der
mehreren FET (QP, QN) ausgebildet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11087769A JP2000286388A (ja) | 1999-03-30 | 1999-03-30 | 半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10014927A1 true DE10014927A1 (de) | 2000-12-07 |
Family
ID=13924186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10014927A Ceased DE10014927A1 (de) | 1999-03-30 | 2000-03-20 | Halbleitervorrichtung |
Country Status (6)
Country | Link |
---|---|
US (1) | US6268757B1 (de) |
JP (1) | JP2000286388A (de) |
KR (1) | KR20000062172A (de) |
DE (1) | DE10014927A1 (de) |
GB (1) | GB2348556B (de) |
TW (1) | TW429596B (de) |
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- 1999-03-30 JP JP11087769A patent/JP2000286388A/ja active Pending
- 1999-10-22 TW TW088118310A patent/TW429596B/zh not_active IP Right Cessation
- 1999-11-01 US US09/431,094 patent/US6268757B1/en not_active Expired - Fee Related
- 1999-11-25 KR KR1019990052669A patent/KR20000062172A/ko active Search and Examination
-
2000
- 2000-03-20 DE DE10014927A patent/DE10014927A1/de not_active Ceased
- 2000-03-21 GB GB0006852A patent/GB2348556B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6268757B1 (en) | 2001-07-31 |
GB2348556A (en) | 2000-10-04 |
JP2000286388A (ja) | 2000-10-13 |
TW429596B (en) | 2001-04-11 |
GB0006852D0 (en) | 2000-05-10 |
GB2348556B (en) | 2002-01-16 |
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Legal Events
Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |