JPH0748653B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0748653B2 JPH0748653B2 JP62251929A JP25192987A JPH0748653B2 JP H0748653 B2 JPH0748653 B2 JP H0748653B2 JP 62251929 A JP62251929 A JP 62251929A JP 25192987 A JP25192987 A JP 25192987A JP H0748653 B2 JPH0748653 B2 JP H0748653B2
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- Japan
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- transistor
- semiconductor integrated
- integrated circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関し、特にECL（エミ
ッタ・カップルド・ロジック）を用いた半導体集積回路
装置などにおける入力段の改良に関するものである。
ッタ・カップルド・ロジック）を用いた半導体集積回路
装置などにおける入力段の改良に関するものである。
第４図は従来の半導体集積回路装置であるECLを示す回
路図である。図において、１はバッファ回路であり、ト
ランジスタQ1，定電流源回路２により構成されている。
トランジスタQ1はエミッタフォロワのバッファ用NPNト
ランジスタであり、ベースが入力端子３に、コレクタが
第１の電源線４に、エミッタが定電流源回路２に各々接
続され、入力端子３の入力信号に応じた信号をエミッタ
に導出する。定電流回路２は、トランジスタQ1に定電流
を供給するための定電流負荷であり、トランジスタQ2及
び抵抗R1により構成されている。トランジスタQ2はNPN
トランジスタであり、ベースが定電流源用基準電圧入力
端子５に、コレクタがトランジスタQ1のエミッタに、エ
ミッタが抵抗R1を介し第２の電源線６に接続されてい
る。
路図である。図において、１はバッファ回路であり、ト
ランジスタQ1，定電流源回路２により構成されている。
トランジスタQ1はエミッタフォロワのバッファ用NPNト
ランジスタであり、ベースが入力端子３に、コレクタが
第１の電源線４に、エミッタが定電流源回路２に各々接
続され、入力端子３の入力信号に応じた信号をエミッタ
に導出する。定電流回路２は、トランジスタQ1に定電流
を供給するための定電流負荷であり、トランジスタQ2及
び抵抗R1により構成されている。トランジスタQ2はNPN
トランジスタであり、ベースが定電流源用基準電圧入力
端子５に、コレクタがトランジスタQ1のエミッタに、エ
ミッタが抵抗R1を介し第２の電源線６に接続されてい
る。
７はECL差動対であり、トランジスタQ3，Q4により構成
されている。これらのトランジスタはエミッタが共通接
続されている。トランジスタQ3はNPNトランジスタであ
り、ベースがトランジスタQ1のエミッタに接続され、コ
レクタが抵抗R2を介し第１の電源線４に接続されると共
に出力端子８にも接続されている。トランジスタQ4はNP
Nトランジスタであり、ベースが論理比較用基準電圧入
力端子９に、コレクタが第１の電源線４に各々接続され
ている。そしてトランジスタQ3，Q4のベースに供給され
る電圧が大きい方のトランジスタが導通し、“H"又“L"
の信号を出力端子８に出力する。なお、論理比較用基準
電圧入力端子９の電位は、入力端子３に与えられる“H"
及び“L"の中間電位にトランジスタQ1のベース・エミッ
タ間電位を加えた電位に設定されている。
されている。これらのトランジスタはエミッタが共通接
続されている。トランジスタQ3はNPNトランジスタであ
り、ベースがトランジスタQ1のエミッタに接続され、コ
レクタが抵抗R2を介し第１の電源線４に接続されると共
に出力端子８にも接続されている。トランジスタQ4はNP
Nトランジスタであり、ベースが論理比較用基準電圧入
力端子９に、コレクタが第１の電源線４に各々接続され
ている。そしてトランジスタQ3，Q4のベースに供給され
る電圧が大きい方のトランジスタが導通し、“H"又“L"
の信号を出力端子８に出力する。なお、論理比較用基準
電圧入力端子９の電位は、入力端子３に与えられる“H"
及び“L"の中間電位にトランジスタQ1のベース・エミッ
タ間電位を加えた電位に設定されている。
10はECL差動対７に定電流を供給するための定電流源回
路である。
路である。
次に動作について説明する。入力端子３に“H"の信号が
与えられた場合、ECL差動対７のトランジスタQ3のベー
スにはバッファ用トランジスタQ1を介し論理比較用基準
電圧入力端子９の電位より高い“H"の信号が与えられる
ので、トランジスタQ3は導通し、トランジスタQ4は非導
通となる。この場合、抵抗R2に電流が流れるので、出力
端子８にはその電圧降下により“L"の信号が出力され
る。
与えられた場合、ECL差動対７のトランジスタQ3のベー
スにはバッファ用トランジスタQ1を介し論理比較用基準
電圧入力端子９の電位より高い“H"の信号が与えられる
ので、トランジスタQ3は導通し、トランジスタQ4は非導
通となる。この場合、抵抗R2に電流が流れるので、出力
端子８にはその電圧降下により“L"の信号が出力され
る。
一方、入力端子３に“L"の信号が与えられた場合、ECL
差動対７のトランジスタQ3のベースにはバッファ用トラ
ンジスタQ1を介し、論理比較用基準電圧入力端子９の電
位より低い“L"の信号が与えられるので、トランジスタ
Q3は非導通となり、トランジスタQ4は導通する。この
合、抵抗R2には電流が流れず、電圧降下がないので、出
力端子８には“H"の信号が出力される。
差動対７のトランジスタQ3のベースにはバッファ用トラ
ンジスタQ1を介し、論理比較用基準電圧入力端子９の電
位より低い“L"の信号が与えられるので、トランジスタ
Q3は非導通となり、トランジスタQ4は導通する。この
合、抵抗R2には電流が流れず、電圧降下がないので、出
力端子８には“H"の信号が出力される。
上記のように入力端子３に“H"又は“L"の信号が入力さ
れた場合、トランジスタQ1は常に導通状態にあり、“H"
又は“L"の電位をそのベース・エミッタ間電位だけレベ
ルシフトしてエミッタに導出する。この様な通常動作状
態において、定電流源回路２への電流は第１の電源線４
より供給される。この場合、定電流源回路２に供給され
る定電流をI0、トランジスタQ2のエミッタ接地電流増幅
率を100とすると、トランジスタQ2のベースにはI0/100
の電流が、定電流源用基準電圧入力端子５に接続された
図示していない定電流源用基準電圧発生回路より供給さ
れる。
れた場合、トランジスタQ1は常に導通状態にあり、“H"
又は“L"の電位をそのベース・エミッタ間電位だけレベ
ルシフトしてエミッタに導出する。この様な通常動作状
態において、定電流源回路２への電流は第１の電源線４
より供給される。この場合、定電流源回路２に供給され
る定電流をI0、トランジスタQ2のエミッタ接地電流増幅
率を100とすると、トランジスタQ2のベースにはI0/100
の電流が、定電流源用基準電圧入力端子５に接続された
図示していない定電流源用基準電圧発生回路より供給さ
れる。
第５図は、定電流源回路２をカレントミラーで構成した
場合の等価回路図であり、トランジスタQ2，抵抗R3，ダ
イオードD1より成る。ダイオードD1は、ベース・コレク
タ間を接続したトランジスタと等価である。トランジス
タQ2は、ベースが抵抗R3を介し定電流源用基準電圧入力
端子５に接続されると共にダイオードD1を介し第２の電
源線６に接続され、エミッタが第２の電源線６に接続さ
れている。この構成では、定電流源用基準電圧入力端子
５に接続された図示していない定電流源用基準電圧発生
回路の負荷電流をI0となるように設計している。
場合の等価回路図であり、トランジスタQ2，抵抗R3，ダ
イオードD1より成る。ダイオードD1は、ベース・コレク
タ間を接続したトランジスタと等価である。トランジス
タQ2は、ベースが抵抗R3を介し定電流源用基準電圧入力
端子５に接続されると共にダイオードD1を介し第２の電
源線６に接続され、エミッタが第２の電源線６に接続さ
れている。この構成では、定電流源用基準電圧入力端子
５に接続された図示していない定電流源用基準電圧発生
回路の負荷電流をI0となるように設計している。
従来の半導体集積回路装置は以上のように構成されてい
るので、入力端子３を開放した場合、トランジスタQ1は
非導通となり定電流源回路２への定電流I0を第１の電源
線４より供給できなくなり、トランジスタQ2のコレクタ
電流が流れなくなる。そのため、トランジスタQ2はベー
ス・エミッタで構成されるダイオードとして動作し、定
電流源用基準電圧入力端子５に接続された前記図示しな
い定電流源用基準電圧発生回路の負荷電流であるトラン
ジスタQ2のベース電流が第４図の従来例ではI0/100から
I0に増加し、前記図示しない定電流源用基準電圧発生回
路の基準電圧が変化する。また、第５図の従来例ではト
ランジスタQ2のベース電位がダイオードD1及びトランジ
スタQ2のベース・エミッタで構成されるダイオードで決
定されるための電圧・電流特性が定常状態と相違し、前
記図示しない定電流源用基準電圧発生回路の基準電圧が
変化する。その結果、この基準電圧を受ける全ての定電
流源の電流値が変化するため、入力端子３を開放して半
導体集積回路装置を使用する場合、内部回路の電位が狂
うなどの問題点があった。
るので、入力端子３を開放した場合、トランジスタQ1は
非導通となり定電流源回路２への定電流I0を第１の電源
線４より供給できなくなり、トランジスタQ2のコレクタ
電流が流れなくなる。そのため、トランジスタQ2はベー
ス・エミッタで構成されるダイオードとして動作し、定
電流源用基準電圧入力端子５に接続された前記図示しな
い定電流源用基準電圧発生回路の負荷電流であるトラン
ジスタQ2のベース電流が第４図の従来例ではI0/100から
I0に増加し、前記図示しない定電流源用基準電圧発生回
路の基準電圧が変化する。また、第５図の従来例ではト
ランジスタQ2のベース電位がダイオードD1及びトランジ
スタQ2のベース・エミッタで構成されるダイオードで決
定されるための電圧・電流特性が定常状態と相違し、前
記図示しない定電流源用基準電圧発生回路の基準電圧が
変化する。その結果、この基準電圧を受ける全ての定電
流源の電流値が変化するため、入力端子３を開放して半
導体集積回路装置を使用する場合、内部回路の電位が狂
うなどの問題点があった。
この発明は上述のような問題点を解決するためになされ
たもので、入力端子を開放して半導体集積回路装置を使
用する場合にも、定電流源に流れる電流値が変化せず、
その結果として内部回路の電位が狂うことがなく、安定
な動作を行なえる半導体集積回路装置を得ることを目的
とする。
たもので、入力端子を開放して半導体集積回路装置を使
用する場合にも、定電流源に流れる電流値が変化せず、
その結果として内部回路の電位が狂うことがなく、安定
な動作を行なえる半導体集積回路装置を得ることを目的
とする。
この発明に係る半導体集積回路装置は、入力信号がベー
スに入力され、第１の電極が第１の電源に接続され、前
記入力信号に応じた信号を第２の電極に導出するバッフ
ァ用トランジスタと、前記バッファ用トランジスタの第
２の電極に電流負荷として接続された第１の定電流源と
から成り、前記バッファ用トランジスタの前記ベースが
開放可能な半導体集積回路装置において、前記バッファ
用トランジスタのベース電位を所定電位にクランプする
ためのクランプ回路を備えた構成としている。
スに入力され、第１の電極が第１の電源に接続され、前
記入力信号に応じた信号を第２の電極に導出するバッフ
ァ用トランジスタと、前記バッファ用トランジスタの第
２の電極に電流負荷として接続された第１の定電流源と
から成り、前記バッファ用トランジスタの前記ベースが
開放可能な半導体集積回路装置において、前記バッファ
用トランジスタのベース電位を所定電位にクランプする
ためのクランプ回路を備えた構成としている。
この発明におけるクランプ回路は、入力端子を開放した
場合にもバッファ用トランジスタのベース電位を所定電
位にクランプし、バッファ用トランジスタを導通状態に
保つ。
場合にもバッファ用トランジスタのベース電位を所定電
位にクランプし、バッファ用トランジスタを導通状態に
保つ。
第１図はこの発明による半導体集積回路装置の一実施例
を示す回路図である。図において、従来例との相違点
は、トランジスタQ1のベース電位を所定電位にクランプ
することによりトランジスタQ1を常に導通状態にしてお
くためのクランプ回路11をトランジスタQ1のベースに接
続したことである。クランプ回路11は、トランジスタ
Q5，定電圧電源12により構成されている。トランジスタ
Q5はクランプ用NPNトランジスタであり、ベースが定電
圧電源12に、コレクタが第１の電源線４に、エミッタが
トランジスタQ1のベースに各々接続されている。そし
て、クランプ回路11の出力電位、つまりトランジスタQ5
のエミッタ電位は入力端子３に“L"の信号が入力された
場合に出力に影響を与えないよう入力信号“L"よりも低
い電位に設定されている。
を示す回路図である。図において、従来例との相違点
は、トランジスタQ1のベース電位を所定電位にクランプ
することによりトランジスタQ1を常に導通状態にしてお
くためのクランプ回路11をトランジスタQ1のベースに接
続したことである。クランプ回路11は、トランジスタ
Q5，定電圧電源12により構成されている。トランジスタ
Q5はクランプ用NPNトランジスタであり、ベースが定電
圧電源12に、コレクタが第１の電源線４に、エミッタが
トランジスタQ1のベースに各々接続されている。そし
て、クランプ回路11の出力電位、つまりトランジスタQ5
のエミッタ電位は入力端子３に“L"の信号が入力された
場合に出力に影響を与えないよう入力信号“L"よりも低
い電位に設定されている。
次に動作について説明する。入力端子３に“H"あるいは
“L"の信号が入力された場合、トランジスタQ5は非導通
となり、したがってこの場合の動作は従来例と同様であ
る。
“L"の信号が入力された場合、トランジスタQ5は非導通
となり、したがってこの場合の動作は従来例と同様であ
る。
入力端子３を開放した場合、トランジスタQ5は導通し、
トランジスタQ1のベース電位は、クランプ回路11の出力
電位にクランプされる。このため、トランジスタQ1は導
通状態を維持し、定電流源回路２への定電流I0は第１の
電源線４から供給される。従って、トランジスタQ2のエ
ミッタ接地形電流増幅率を100とすると、トランジスタQ
2のベースにはI0/100の電流が定電流源用基準電圧入力
端子５に接続された図示していない定電流源用基準電圧
発生回路より供給されることになり、入力端子３へ“H"
あるいは“L"の信号を入力した場合と同様となる。その
ため、入力端子３を開放して半導体集積回路装置を使用
しても、前記定電流源用基準電圧発生回路の負荷電流で
あるトランジスタQ2のベース電流が変化せず、入力端子
３の接続状態にかかわらず、半導体集積回路装置を安定
に動作させることができる。
トランジスタQ1のベース電位は、クランプ回路11の出力
電位にクランプされる。このため、トランジスタQ1は導
通状態を維持し、定電流源回路２への定電流I0は第１の
電源線４から供給される。従って、トランジスタQ2のエ
ミッタ接地形電流増幅率を100とすると、トランジスタQ
2のベースにはI0/100の電流が定電流源用基準電圧入力
端子５に接続された図示していない定電流源用基準電圧
発生回路より供給されることになり、入力端子３へ“H"
あるいは“L"の信号を入力した場合と同様となる。その
ため、入力端子３を開放して半導体集積回路装置を使用
しても、前記定電流源用基準電圧発生回路の負荷電流で
あるトランジスタQ2のベース電流が変化せず、入力端子
３の接続状態にかかわらず、半導体集積回路装置を安定
に動作させることができる。
第２図は上記実施例における定電圧電源12の一構成例を
示す回路図である。第２図において、定電圧電源12は、
抵抗R4及びトランジスタQ6より成る定電流源と抵抗R5に
より構成されている。この場合、抵抗R5の電圧降下によ
りトランジスタQ5のベース電圧を一定に保つことがで
き、上記実施例と同様の効果が得られる。また、この実
施例において抵抗R5をダイオード直列回路体又はダイオ
ードと抵抗との直列回路体に置き換えても同様の効果が
得られる。
示す回路図である。第２図において、定電圧電源12は、
抵抗R4及びトランジスタQ6より成る定電流源と抵抗R5に
より構成されている。この場合、抵抗R5の電圧降下によ
りトランジスタQ5のベース電圧を一定に保つことがで
き、上記実施例と同様の効果が得られる。また、この実
施例において抵抗R5をダイオード直列回路体又はダイオ
ードと抵抗との直列回路体に置き換えても同様の効果が
得られる。
第３図はこの発明による他の実施例を示す回路図であ
る。第１図及び第２図の実施例ではクランプ回路11をト
ランジスタQ5及び定電圧電源12により構成したが、第３
図の実施例ではクランプ回路11をダイオード直列回路体
により構成している。この場合、ダイオードの電圧降下
によりトランジスタQ1のベース電圧を所定電位にクラン
プすることができ、上記実施例と同様の効果が得られ
る。
る。第１図及び第２図の実施例ではクランプ回路11をト
ランジスタQ5及び定電圧電源12により構成したが、第３
図の実施例ではクランプ回路11をダイオード直列回路体
により構成している。この場合、ダイオードの電圧降下
によりトランジスタQ1のベース電圧を所定電位にクラン
プすることができ、上記実施例と同様の効果が得られ
る。
以上説明したようにこの発明によれば、バッファ用トラ
ンジスタのベース電位を所定電位にクランプするための
クランプ回路を設けたので、入力端子を開放して半導体
集積回路装置を使用する場合にも、定電流源に流れる電
流が変化せず、その結果内部回路の電位が一定値に保持
され、安定な動作を行えるという効果がある。
ンジスタのベース電位を所定電位にクランプするための
クランプ回路を設けたので、入力端子を開放して半導体
集積回路装置を使用する場合にも、定電流源に流れる電
流が変化せず、その結果内部回路の電位が一定値に保持
され、安定な動作を行えるという効果がある。
第１図はこの発明の一実施例である半導体集積回路装置
を示す回路図、第２図は定電圧電源の一構成例を示す回
路図、第３図はこの発明の他の実施例を示す回路図、第
４図及び第５図は従来の半導体集積回路装置を示す回路
図である。 図において、２は定電流源回路、４は第１の電源線、11
はクランプ回路、Q1はバッファ用トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
を示す回路図、第２図は定電圧電源の一構成例を示す回
路図、第３図はこの発明の他の実施例を示す回路図、第
４図及び第５図は従来の半導体集積回路装置を示す回路
図である。 図において、２は定電流源回路、４は第１の電源線、11
はクランプ回路、Q1はバッファ用トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭60−128710（ＪＰ，Ａ) 特開 昭60−96009（ＪＰ，Ａ) 特開 平１−93923（ＪＰ，Ａ) 米国特許4910425（ＵＳ，Ａ) 米国特許5043603（ＵＳ，Ａ) 米国特許3986051（ＵＳ，Ａ) 米国特許4409498（ＵＳ，Ａ)
Claims (8)
- 【請求項１】入力信号がベースに入力され、第１の電極
が第１の電源に接続され、前記入力信号に応じた信号を
第２の電極に導出するバッファ用トランジスタと、前記
バッファ用トランジスタの第２の電極に電流負荷として
接続された第１の定電流源とから成り、前記バッファ用
トランジスタの前記ベースが開放可能な半導体集積回路
装置において、 前記バッファ用トランジスタのベース電位を所定電位に
クランプするためのクランプ回路を備えたことを特徴と
する半導体集積回路装置。 - 【請求項２】前記第１の定電流源は、ベースが第２の電
源に、第１の電極が前記バッファ用トランジスタの第２
の電極に、第２の電極が第１の抵抗を介し第３の電源に
各々接続された第１のトランジスタより成る特許請求の
範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記クランプ回路は、ベースが第４の電源
に、第１の電極が前記第１の電源に、第２の電極が前記
バッファ用トランジスタのベースに各々接続された第２
のトランジスタより成る特許請求の範囲第２項記載の半
導体集積回路装置。 - 【請求項４】前記クランプ回路は、一方端が前記第１の
電源に、他方端が前記バッファ用トランジスタのベース
に接続されたダイオード直列回路体を含んで構成される
特許請求の範囲第２項記載の半導体集積回路装置。 - 【請求項５】前記第４の電源は、第２の定電流源と該定
電流源の定電流により所定電圧を発生するための手段か
ら成る特許請求の範囲第３項記載の半導体集積回路装
置。 - 【請求項６】前記所定電圧を発生するための手段は、抵
抗である特許請求の範囲第５項記載の半導体集積回路装
置。 - 【請求項７】前記所定電圧を発生するための手段は、ダ
イオード直列回路体である特許請求の範囲第５項記載の
半導体集積回路装置。 - 【請求項８】前記所定電圧を発生するための手段は、ダ
イオードと抵抗との直列回路体である特許請求の範囲第
５項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251929A JPH0748653B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路装置 |
| US07/236,725 US4910425A (en) | 1987-10-05 | 1988-08-26 | Input buffer circuit |
| US07/462,056 US5043603A (en) | 1987-10-05 | 1990-01-08 | Input buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251929A JPH0748653B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193924A JPH0193924A (ja) | 1989-04-12 |
| JPH0748653B2 true JPH0748653B2 (ja) | 1995-05-24 |
Family
ID=17230072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251929A Expired - Fee Related JPH0748653B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748653B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1622210B1 (en) * | 2004-07-30 | 2009-11-04 | Nexans | Superconducting resistive current limiter with a shunt |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986051A (en) | 1973-10-11 | 1976-10-12 | Sony Corporation | Signal switching apparatus |
| US4409498A (en) | 1980-12-30 | 1983-10-11 | International Business Machines Corporation | Transient controlled current switch |
| US4910425A (en) | 1987-10-05 | 1990-03-20 | Mitsubishi Denki Kabushiki Kaisha | Input buffer circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6096009A (ja) * | 1983-10-29 | 1985-05-29 | Fujitsu Ltd | エミツタフオロワ回路 |
| JPS60128710A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | デイジタル信号処理回路 |
-
1987
- 1987-10-05 JP JP62251929A patent/JPH0748653B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986051A (en) | 1973-10-11 | 1976-10-12 | Sony Corporation | Signal switching apparatus |
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| US5043603A (en) | 1987-10-05 | 1991-08-27 | Mitsubishi Denki Kabushiki Kaisha | Input buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193924A (ja) | 1989-04-12 |
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