JPS6393207A - プツシユプル出力段回路 - Google Patents
プツシユプル出力段回路Info
- Publication number
- JPS6393207A JPS6393207A JP23970986A JP23970986A JPS6393207A JP S6393207 A JPS6393207 A JP S6393207A JP 23970986 A JP23970986 A JP 23970986A JP 23970986 A JP23970986 A JP 23970986A JP S6393207 A JPS6393207 A JP S6393207A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pnp
- emitter
- npn
- push
- Prior art date
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- 238000010586 diagram Methods 0.000 description 3
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力としてオープン状態を得ることができる
プッシュプル出力段回路に関する。
プッシュプル出力段回路に関する。
従来、プツシ島プル出力段は、第３図に示すように、Ｎ
ＰＮ）ランジスタロとＰＮＰ ）ランジスタフのベース
に定電流源１とバイアス発生回路１３が接続されエミッ
タフォロワ１４にて駆動する構成となっていた。
ＰＮ）ランジスタロとＰＮＰ ）ランジスタフのベース
に定電流源１とバイアス発生回路１３が接続されエミッ
タフォロワ１４にて駆動する構成となっていた。
上述した従来のプツシ−プル出力段は、定電流源をオフ
して出力にオープン状態を得ようとすると、エミッタフ
ォロワとＰＮＰ）ランジスタのベース・エミッタ接合を
介して入力と出力が導通し、オープン状態が得られない
という欠点がある。
して出力にオープン状態を得ようとすると、エミッタフ
ォロワとＰＮＰ）ランジスタのベース・エミッタ接合を
介して入力と出力が導通し、オープン状態が得られない
という欠点がある。
本発明は以上の問題点を解決するために次の構成として
いる。則ち、プッシュプル段の第１及び第２トランジス
タに対応して第３トランジスタから成るエミッタフォロ
ワを第３のトランジスタの前段として設置し、第１のト
ランジスタに対し第４のトランジスタによるエミッタフ
ォロワを設置する。定電源をオフするとエミッタフォロ
ワがオフし、同時にブツシュグル段もオフするが、安定
なオフ状態を得るために、プッシュプル段の第１トラン
ジスタのベースにはプルダウン抵抗を、第２トランジス
タのベースにはプルアップ抵抗を設置している。
いる。則ち、プッシュプル段の第１及び第２トランジス
タに対応して第３トランジスタから成るエミッタフォロ
ワを第３のトランジスタの前段として設置し、第１のト
ランジスタに対し第４のトランジスタによるエミッタフ
ォロワを設置する。定電源をオフするとエミッタフォロ
ワがオフし、同時にブツシュグル段もオフするが、安定
なオフ状態を得るために、プッシュプル段の第１トラン
ジスタのベースにはプルダウン抵抗を、第２トランジス
タのベースにはプルアップ抵抗を設置している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す。前段のエミッタ
７オロワであるＮＰＮ トランジスタ４、ＰＮＰ）ラン
ジスタ５のエミッタがそれぞれ後段のＰＮＰ ）ランジ
スタフ、ＮＰＮ）ランジスタロのベースに接続されてい
る。ＮＰＮ）ランジスタロのベースから抵抗８が低電位
側電源３に、ＰＮＰトランジスタ７のベースから抵抗９
が高電位側電源２に接続されている。ＰＮＰトランジス
タ６、ＰＮＰ）ランジスタフのコレクタはそれぞれ高電
位側電源２、低電位側電源３に接続されている。
７オロワであるＮＰＮ トランジスタ４、ＰＮＰ）ラン
ジスタ５のエミッタがそれぞれ後段のＰＮＰ ）ランジ
スタフ、ＮＰＮ）ランジスタロのベースに接続されてい
る。ＮＰＮ）ランジスタロのベースから抵抗８が低電位
側電源３に、ＰＮＰトランジスタ７のベースから抵抗９
が高電位側電源２に接続されている。ＰＮＰトランジス
タ６、ＰＮＰ）ランジスタフのコレクタはそれぞれ高電
位側電源２、低電位側電源３に接続されている。
定ｌｔ流源１がＮＰＮトランジスタ４のエミッタと低電
位側電源３との間に接続され、ＰＮＰ）ランジスタ１０
．１１から成るカレントミラー回路がＮＰＮト７ンジス
タ４のコレクタとＰＮＰ ）ランジスタ５のエミッタと
の間に接続されている。
位側電源３との間に接続され、ＰＮＰ）ランジスタ１０
．１１から成るカレントミラー回路がＮＰＮト７ンジス
タ４のコレクタとＰＮＰ ）ランジスタ５のエミッタと
の間に接続されている。
ＰＮＰ ）ランジスタ５のコレクタは低電位側電源３に
接続されている。入力１００はＰＮＰ）ランジスタ４と
ＰＮＰ ） ２ンジスタ５のベースに接続され、出力２
００はＰＮＰ ）ランジスタロのエミッタとＰＮＰ ）
ランジスタフのエミッタから得る。
接続されている。入力１００はＰＮＰ）ランジスタ４と
ＰＮＰ ） ２ンジスタ５のベースに接続され、出力２
００はＰＮＰ ）ランジスタロのエミッタとＰＮＰ ）
ランジスタフのエミッタから得る。
次に動作ｔ−説明する。まず定電流源ｌがオン状態の時
、ＮＰＮ）ランジスタ４、ＰＮＰトランジスタ１０ｔ−
貫通してバイアス電流が流れる。ＰＮＰトランジスタ１
０に流れる’＊ｍと理想的には同じ電流がＰＮＰ）２ｙ
ジスタ１１，５を貫通して流れる。よってＮＰＮ）ラン
ジスタ４、ＰＮＰ）ランジスタ５はそれぞれＰＮＰ ）
ランジスタフ、ＮＰＮ）ランジスタロに対しエミッタ７
オロワとして活性になる。従ってＮＰＮトランジスタ６
、ＰＮＰ トランジスタ７も活性となシ出力２００には
入力１００に追従した電位が発生し、プッシュプル出力
段として動作する。抵抗８．９の値は問題のない値に設
定しておけば良い。定電流源１がオフ状態になると、Ｎ
ＰＮトランジスタ４、ＰＮＰトランジスタ５のバイアス
電流が遮断されるので両トランジスタ共にオフになる。
、ＮＰＮ）ランジスタ４、ＰＮＰトランジスタ１０ｔ−
貫通してバイアス電流が流れる。ＰＮＰトランジスタ１
０に流れる’＊ｍと理想的には同じ電流がＰＮＰ）２ｙ
ジスタ１１，５を貫通して流れる。よってＮＰＮ）ラン
ジスタ４、ＰＮＰ）ランジスタ５はそれぞれＰＮＰ ）
ランジスタフ、ＮＰＮ）ランジスタロに対しエミッタ７
オロワとして活性になる。従ってＮＰＮトランジスタ６
、ＰＮＰ トランジスタ７も活性となシ出力２００には
入力１００に追従した電位が発生し、プッシュプル出力
段として動作する。抵抗８．９の値は問題のない値に設
定しておけば良い。定電流源１がオフ状態になると、Ｎ
ＰＮトランジスタ４、ＰＮＰトランジスタ５のバイアス
電流が遮断されるので両トランジスタ共にオフになる。
従って両トランジスタのエミッタは高インピダンス状態
になシ、ＮＰＮ）ランジスタロ、ＰＮＰ ）ランジスタ
フのベース電流も遮断され共にオフする。よって出力２
００ｆｉオープン状態になる。ＮＰＮ）ランジスタロ０
ベースは抵抗８にて低電位側電源３までプルダウンされ
、ＰＮＰ）ランジスタフ０ベースは抵抗９にて高電位側
電源２″＆でプルアップされ、雑音、浮遊容量等による
影４１１ｉ′ｆ、受けずに、安定したオフ状態が維持さ
れる。オフ状態でのトランジスタの内部抵抗は高いので
プルアップ、プルダウンのための抵抗値は選択範囲が広
い。
になシ、ＮＰＮ）ランジスタロ、ＰＮＰ ）ランジスタ
フのベース電流も遮断され共にオフする。よって出力２
００ｆｉオープン状態になる。ＮＰＮ）ランジスタロ０
ベースは抵抗８にて低電位側電源３までプルダウンされ
、ＰＮＰ）ランジスタフ０ベースは抵抗９にて高電位側
電源２″＆でプルアップされ、雑音、浮遊容量等による
影４１１ｉ′ｆ、受けずに、安定したオフ状態が維持さ
れる。オフ状態でのトランジスタの内部抵抗は高いので
プルアップ、プルダウンのための抵抗値は選択範囲が広
い。
第２図は本発明の第２０集施例を示す。本実施例は第１
実施例において、ＰＮＰ）：７ンジスタ１０．１１で構
成されていたカレントミラー回路をＰＮＰ ）ランジス
タ１０，１１．１２によシ構成したものであシ、他の構
成、動作は第１実施例と同じである。
実施例において、ＰＮＰ）：７ンジスタ１０．１１で構
成されていたカレントミラー回路をＰＮＰ ）ランジス
タ１０，１１．１２によシ構成したものであシ、他の構
成、動作は第１実施例と同じである。
以上説明したように本発明は、前段に設置したＮＰＮ、
ＰＮＰ両エミッタ７オロワノハイアス電流を１個の定電
流源からカレントミラー回路を用いて供給しておき、定
電流源をオフすることにょシ前段エミッタフォロワがオ
フし、それに従ってプルアップ、プルダウン抵抗にょシ
後段トランジスタも安定にオフして出力がオープン状態
になるという。
ＰＮＰ両エミッタ７オロワノハイアス電流を１個の定電
流源からカレントミラー回路を用いて供給しておき、定
電流源をオフすることにょシ前段エミッタフォロワがオ
フし、それに従ってプルアップ、プルダウン抵抗にょシ
後段トランジスタも安定にオフして出力がオープン状態
になるという。
単一定電流源のオンオフ制御によシオープン状態が得ら
れるプッシュプル出力段回路が実現できる効果がある。
れるプッシュプル出力段回路が実現できる効果がある。
第１図は本発明の第１の実施例図、第２図は第２の実施
例を示す回路図、第３図は従来技術を示す回路図である
。 １・・・・・・定電流源、２・・・・・・高電位電源、
３・・・・・・低電位側電源、４・・・・・・ＮＰＮ）
ランジスタ、５１０１０．。 ＰＮＰ ）ランジスタ、６・・・・・・ＮＰＮト？ンジ
スタ、７・・・・・・ＰＮＰ）７ンジスタ、８・・団・
抵抗、９・・・・・・抵抗、１ｏ・・・・・・ＰＮＰ
ト？ンジスタ、１１・・・・・・ＰＮＰ ）ランジスタ
、１２・・・・・・ＰＮＰ ）ランジスタ１１３°°°
°°°バイアス発生回路、１４・・・・・・ＰＮＰトラ
ンジスタ、１ｏｏ・・川・入力、２ｏｏ・・・°・・出
力。 矛 ３ 図
例を示す回路図、第３図は従来技術を示す回路図である
。 １・・・・・・定電流源、２・・・・・・高電位電源、
３・・・・・・低電位側電源、４・・・・・・ＮＰＮ）
ランジスタ、５１０１０．。 ＰＮＰ ）ランジスタ、６・・・・・・ＮＰＮト？ンジ
スタ、７・・・・・・ＰＮＰ）７ンジスタ、８・・団・
抵抗、９・・・・・・抵抗、１ｏ・・・・・・ＰＮＰ
ト？ンジスタ、１１・・・・・・ＰＮＰ ）ランジスタ
、１２・・・・・・ＰＮＰ ）ランジスタ１１３°°°
°°°バイアス発生回路、１４・・・・・・ＰＮＰトラ
ンジスタ、１ｏｏ・・川・入力、２ｏｏ・・・°・・出
力。 矛 ３ 図
Claims (1)
- 電源間に直列接続された第１および第２のトランジスタ
と、前記第１のトランジスタを駆動するエミッタホロワ
形のトランジスタと、前記第１のトランジスタを駆動す
るエミッタホロワ型の第４のトランジスタと、前記第１
トランジスタのベースと一方電源端との間に接続された
第１の抵抗と、前記第２のトランジスタのベースと他方
の電源端との間に接続された第２の抵抗とを有すること
を特徴とするプッシュプル出力段回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239709A JPH0752816B2 (ja) | 1986-10-07 | 1986-10-07 | プツシユプル出力段回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239709A JPH0752816B2 (ja) | 1986-10-07 | 1986-10-07 | プツシユプル出力段回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6393207A true JPS6393207A (ja) | 1988-04-23 |
| JPH0752816B2 JPH0752816B2 (ja) | 1995-06-05 |
Family
ID=17048757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239709A Expired - Fee Related JPH0752816B2 (ja) | 1986-10-07 | 1986-10-07 | プツシユプル出力段回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752816B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433636B2 (en) | 2000-01-25 | 2002-08-13 | Denso Corporation | Operational amplifier designed to have increased output range |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136404A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 増幅回路 |
-
1986
- 1986-10-07 JP JP61239709A patent/JPH0752816B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136404A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 増幅回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433636B2 (en) | 2000-01-25 | 2002-08-13 | Denso Corporation | Operational amplifier designed to have increased output range |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752816B2 (ja) | 1995-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |