JPH0738581B2

JPH0738581B2 - Ｅｃｌ回路

Info

Publication number: JPH0738581B2
Application number: JP2263247A
Authority: JP
Inventors: ピエール・モリエ; ジヤン―ポール・ニユツツ; パスカル・タノフ
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1989-10-26
Filing date: 1990-10-02
Publication date: 1995-04-26
Anticipated expiration: 2010-04-26
Also published as: EP0424589B1; EP0424589A1; DE68924426T2; JPH03147422A; US5089725A; DE68924426D1

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は、一般に、ECLタイプの高速バイポーラ論理回
路に関し、より具体的には、基準電圧をなくしたシング
ル・エンド電流スイッチ論理回路ファミリに関する。こ
の新しい回路の特徴は、プッシュ・プル出力バッファを
駆動する相補的出力信号を供給する自己基準前置増幅器
にある。この新しい回路は、高いスイッチングを速度
で、優れた出力駆動能力、均衡の取れた遅延、及びきわ
めて低い電力消費量を示す。

B.従来の技術 ECL論理回路ファミリの特徴は、非飽和トランジスタを
系統的に使用して、高速スイッチングを実現することに
ある。性能の点から、ECL論理回路は、ハイ・エンド・
コンピュータで使用するのに理想的な候補である。とい
うのは、ECL論理回路は、他の論理回路に比べて、潜在
的により優れた電力・遅延積をもつからである。ECL論
理回路ファミリのうちでは、シングル・エンド電流スイ
ッチ回路ファミリが広く使用されている。これは、正確
な基準電圧、及び真の論理入力信号のみの使用に基づく
ものである。これに反して、差動電流スイッチ回路ファ
ミリでは、基準電圧は必要ないが、真論理入力信号と補
論理入力信号の両方が、入力側で使用される。どちらの
場合も、出力バッファ段は、普通、エミッタ・フォロワ
・トランジスタ構造で構成される。

第１図は、電流スイッチ・エミッタ・フォロワ（CSEF）
回路技術における標準のシングル・エンド３入力NORゲ
ート回路の従来例を示す。この回路10は、本質的に、差
動増幅器11と出力バッファ段12で構成される。基本的
に、差動増幅器11は、第１出力ノードＭと供給ノードＰ
の間に結合された２つの枝路から構成される木を形成す
る。出力ノードＭは、第１供給電圧VEE1に結合された第
１電流源I1から給電される。供給ノードＰは、第２供給
電圧VCに結合される。

第１枝路は、基準NPNトランジスタT0、及び直列に接続
された抵抗R0を含み、トランジスタT0のベースは基準電
圧VRef1に接続されている。もう１つの枝路は、並列に
接続された入力NPNトランジスタT1、T2、T3、及び第２
出力ノードＮと直列に接続された抵抗R1を含む。ノード
Ｎは、１つに結合された入力トランジスタT1、T2、T3の
コレクタと同じ電位にある。他方、トランジスタT0、T
1、T2、T3のエミッタは、１つに結合されて前記第１出
力ノードＭを形成し、ノードＭは、前記第１電流源I1に
接続されている。増幅器11は、さらに、回路入力として
使用される回路入力端子13、13′、13″を含む。これら
の端子には、それぞれ論理入力信号E1、E2、E3が加えら
る。並列入力NPNトランジスタT1、T2、T3は、増幅器11
によって実行される論理機能を決定する論理ブロックLB
を形成する。

出力バッファ段12は、エミッタ・フォロワ構成で接続さ
れ、第２電流源I2によって負荷される能動NPNトランジ
スタTUPを含む。電流源I2は、第３の供給電圧VEE2に結
合され、回路出力ノードOUT1が、トランジスタTUPと電
流源I2の間に結合されている。回路出力ノードOUT1は、
回路出力端子14に接続され、回路出力信号VOUT1をこの
端子から取り出すことができる。トランジスタTUPのコ
レクタは、第４の供給電圧VC1に接続されている。前記
エミッタ・フォロワ出力バッファ段の入力は、第２出力
ノードＮに接続された能動NPNトランジスタTUPのベース
である。

回路10は、第１電流源I1は、抵抗RAと直列なトランジス
タTAによって形成されている。この抵抗の一端は、前記
第１供給電圧VEE1に接続されている。トランジスタTAの
ベースは、第２の基準電圧VRef2に接続されている。同
様に、第２電流源I2は、抵抗RBと直列なトランジスタTB
によって形成されている。この抵抗RBの一端は、前記第
３供給電圧VEE2に接続されている。トランジスタTBのベ
ースは、第３の基準電圧VRef3に接続されている。ある
種の応用例では、これらのトランジスタ／抵抗の組合せ
の代りに、第１図に示したように、それぞれ、単一の抵
抗Ｒ及びＲ′を使用する。応用例によっては、基準電圧
VRef2及びVRef3は、同じ値をもつことができ、したがっ
て同じ基準電圧発生器から供給することができる。ま
た、第２及び第４の供給電圧は、同じ値VCをもつことも
できる。最適な動作を得るには、２つの電源が好まし
い。これらの供給電圧VC、VEE1またはVEE2の１つは、設
置電位GNDである。しかし、場合によっては、電源の数
を１つ（VC、GND）に限定することができる。

話を簡単にするために、論理ブロックLBは、入力トラン
ジスタT1のみからなると仮定する。論理入力信号E1が、
差動増幅器11のトランジスタT1のベースに加えられたと
き、入力信号E1の電圧が、トランジスタT0のベースに如
えられた固定基準電圧VRef1と比較され、電圧E1がVRef1
より高いか低いかに応じて、トランジスタT0またはT1の
どちらか一方（両方ではない）が電流モードでオンにな
る。３つの入力トランジスタを含む３入力NOR回路10の
動作は、そこから容易に誘導することができる。差動増
幅器は11は、第２出力ノードＮに、トランジスタTUPの
ベースを駆動する位相外れ出力信号を発生する。エミ
ッタ・フォロワ出力バッファ段12は、この信号を反転せ
ずに動作するので、回路10の回路出力端子14で得られる
回路出力信号VOUT1は、信号と同じ極性をもつ。回路
出力信号VOUT1は、回路10によって実行される論理機能
Ｆを表す。論理信号で表すと、VOUT1＝＝▲
▼となる。ノードＱにあるトランジスタT0の
コレクタで得られる同相出力信号Ｓは、ノードＭの電位
と同じ極性をもつことに留意されたい。第１図の回路
は、標準の方法でNPNトランジスタで実施されている
が、位相外れ出力論理信号を供給する差動増幅器構造
と、前記信号によって駆動されるエミッタ・フォロワ
出力バッファ段とを組み合わせた、他の様々な形式で設
計することもできる。

また、出力バッファ12は、能動プルアップ・デバイス、
すなわちエミッタ・フォロワ構成で実装されたトランジ
スタTUPと、受動プルダウン・デバイスとで構成される
ことに留意されたい。この受動プルダウン・デバイス
は、上述のように、第２電流源を形成するように、直列
に接続されたトランジスタTBと抵抗RBの組合せ、または
１つの抵抗Ｒ′のいずれかで構成される。どちらの場合
も、プルダウン・デバイスは、受動負荷として作用す
る。他方、トランジスタTUPは、回路出力端子14のコン
デンサC1で表される重要な線路キャパシタンス（配線キ
ャパシタンス及びファンアウト・キャパシタンスを含
む）を負荷される。負荷キャパシタンスC1は、基準電位
に接続される。この基準電位は、この例では、接地電池
GNDである。回路10をシュミレートするために使用され
るキャパシタンスC1の値は、通常、0.1−4pFの範囲で選
択される。

最後に、トランジスタ・サイズ及び抵抗値を調整するこ
とが、動作電圧レベル及びスイングを固定するために重
要である。具体的には、抵抗R0、R1、RA（Ｒ）、RB
（Ｒ′）の値は、その点で検定的なパラメータである。

CSEF論理回路技術は、きわめて早いスイッチング時間を
もたらすので、高速度の応用例で広く使用されている。
この技術は、NPNトランジスタのベース・エミッタ電圧
（VBE）の変動とほぼ無関係であるという大きな利点を
もつ。というのは、伝達特性の臨界レベルは、外部から
印加される基準電圧に等しいからである。この変動は、
主として、温度感受性及びプロセス・トレランスによる
ものである。第１図の回路10では、これは、基準トラン
ジスタT0のノードＭへの接続から生じ、したがって入力
トランジスタのベース−エミッタ電圧VBEの変動が良く
補償される。この利点は、きわめて重要である。という
のは、回路が小さい振幅の信号スイングで動作でき、優
れた雑音耐性を維持すると同時に、速いスイッチング時
間にとって好都合だからである。これらのスイッチング
による電流スパイクも減少し、給配電系統が簡単にな
る。

残念ながら、第１図の従来のCSEF論理回路10は、いくつ
かの欠点ももっている。第１に、無視できない電力損が
ある。なぜなら、エミッタ・フォロワ出力バッファ12
は、本質的に、受動プルダウン・デバイス（前述のよう
に、通常は抵抗Ｒ′）によって負荷される能動プルアッ
プ・デバイス、たとえばトランジスタTUPで構成される
からである。抵抗Ｒ′は、交流状態で負荷キャパシタン
スC1が回路出力信号の立下り時に高速放電できるよう
に、小さい値をもたなければならない。同様な理由か
ら、トランジスタTUPは、負荷キャパシタンスC1の立上
り時に高速充電を可能にするような大きなデバイスであ
る。休止状態では、トランジスタTUPがオンになるとた
だちに、Ｒ′の値が低いために、VC1とVEE2の間に大き
な直流シンク電流が生ずる。回路10によって消費または
散逸される電力の大部分は、負荷キャパシタンスC1をVE
E2まで放電させるのに必要なこの直流シンク電流から生
じる。この直流シンク電流は、それがエミッタ・フォロ
ワ出力バッファ12によって供給された電流から差し引か
れ、したがって、負荷キャパシタンスC1を充電する電流
を減らすので、立上りを遅らせる。その結果、CSEF論理
回路10は、比較的制限された出力駆動能力をもつ。さら
に、立下りは、一般に、立上りより２−３倍遅く、した
がって、不均衡な応答、すなわち回路10の非対称な交流
動作を生ずる。最後に、基準電圧の発生及び分配設計が
必要である。その複雑さは、実装される電圧発生器の個
数によって決まる。これらの発生器は、良好に調節する
必要があり、半導体チップ内で専用の分配線を分配線を
必要とする。さらに、これらの発生器は、余分な電力消
費の原因となり、シリコン面積を無駄にして集積密度を
下げる。

回路出力側でエミッタ・フォロワ出力バッファを使用す
ると、VLSI回路に関する1989年シンポジウムの技術論文
要旨集“SPL（Super Push-pull Logic）,a bipolar nov
el low-power high-speed logic circuit"と題する論文
の第1c図に示されているような、従来のCSEF論理回路の
重大な欠点のいくつかをなくすることができる。代表的
なSPL論理回路は、本明細書の第２図に20として示され
ている。回路20は、単一電源タイプ（VEE、GND）のもの
であり、プッシュ・プル出力バッファ段22と結合された
前置増幅器21を使用することを特徴とする。しかし、回
路20にプッシュ・プル出力段を設けることの潜在能力
は、後で説明するように、十分には引き出されていな
い。前置増幅器21のノードＭは、供給電圧VEEに接続さ
れた抵抗Ｒだけからなる電流源Ｉから給電される。出力
バッファ段は、能動プルアップ・トランジスタTUP及び
能動プルダウン・トランジスタTDNで構成される。直流
では、トランジスタTDNのベース・ノードＢのバイアス
は、VEEとGNDの間に直列に接続された基準トランジスタ
T0及び抵抗REによって決定される。基準トランジスタT0
のベースは、VRef1を供給する基準電圧発生器に接続さ
れる。交流では、ノードＭは、コンデンサを介してト
ランジスタTDNのベースに接続される。プッシュ・プル
出力バッファの使用によって、上述の、大きな電力消費
と非対称（不均衡）交流動作の原因であった直流シンク
電流がなくなる。残念ながら、回路20には、まだいくつ
かの重大な欠点が残っている。まず第１に、基準トラン
ジスタT0は、直流では、ノードＭに接続されないので、
ノードＭにあるトランジスタT1、T2、T3は、VBEの変動
を補償されず、その結果、回路雑音耐性が大きく低下す
る。第２図のSPL回路は、ECL回路ファミリではなく、非
しきい値論理回路ファミリに属すると見なすことができ
る。さらに、ノードOUT2が低レベルにあるとき、トラン
ジスタTDNの最終状態は、オフである（キャパシタＣ′
が充電される）。その結果、トランジスタTDNがオフに
なったとき、キャパシタC1は完全には放電されないの
で、回路20の出力駆動能力が制限される。プルダウン・
トランジスタTDNは、この過渡現象中に短時間だけ導通
する。トランジスタTDNを十分な時間オン状態に維持す
るには、大きなコンデンサＣ′を設けることが必要であ
る。これは、大きな空間を要するという欠点がある。コ
ンデンサＣ′が存在するために、出力バッファ段22は明
らかに、直流では、真のプッシュ・プルとして完全には
動作せず、「疑似」プッシュ・プルと考えることができ
る。最後に、CSEFタイプの回路の場合と同様に、基準電
圧の発生及び分配設計を実施することがなお必要であ
り、そのため、チップ密度及び電力消費量に悪影響を及
ぼす。

電力散逸は、高速度の応用例における最も重要な制限因
子なので、電力消費量の少ない高速論理回路は、高度な
超高速集積回路（UHSIC）の開発にとって不可欠であ
る。また、動作が対称な回路、たとえばデータ経路にお
ける平滑な動作のために立上りと立下りの均衡が取れた
回路を実現することも、きわめて望ましい。また、高度
な出力駆動能力をもつ回路を実現することもきわめて望
ましい。さらに、VBEの変動が補償され、適切な雑音耐
性をもつECL回路が強く求められている。最後に、内部
で発生する基準電圧をもつ論理回路は、上述のように、
外部基準電圧発生器の使用に伴う不便さを解消する上で
大いに役立つ。したがって、SPL回路ファミリ及びCSEF
回路ファミリの両方の一般に認められたすべての利点を
もち、それらの回路ファミリに固有の欠点をもたないEC
Lタイプの新しい高密度超高速論理回路ファミリが現実
に求められている。

C.発明が解決しようとする課題したがって、本発明の主目的は、一般にバイポーラECL
技術で、大容量負荷状態でも電力散逸の少ない超高速論
理回路ファミリを提供することである。

本発明の別の目的は、一般に、バイポーラECL技術で、
回路出力信号の立上りと立下りの均衡が取れた超高速論
理回路ファミリを提供することである。

本発明の別の目的は、一般にバイポーラECL技術で、VBE
の変動が補償され、優れた雑音耐性を示す超高速論理回
路ファミリを提供することである。

本発明の別の目的は、一般にバイポーラECL技術で、高
い出力駆動能力をもつ超高速論理回路ファミリを提供す
ることである。

本発明の目的は、一般にバイポーラECL技術で、少ない
数の電源で動作する超高速論理回路ファミリを提供する
ことである。

本発明の別の目的は、一般にバイポーラECL技術で、基
準電圧発生器の必要のないまた少なくともずっと小さい
超高速論理回路ファミリを提供することである。

D.課題を解決するための手段これらの目的は、本発明によって達成される。

本発明の基本原理によれば、一般にバイポーラECL技術
による、以下のものを含むタイプの新しい回路ファミリ
が開示される。

ａ）本質的に、第１出力ノードと第２出力ノードの間に
結合された論理入力信号によって駆動される論理ブロッ
クから構成される前置増幅器。前記第１出力ノードは、
第１供給電圧に結合された第１電流源に接続され、前記
第２出力ノードは、第２供給電圧に結合された負荷デバ
イス、たとえば抵抗に接続され、前記前置増幅器は、前
記第１及び第２出力ノードで得らえる２つの実質的に同
時でかつ相補的な第１及び第２出力論理信号を供給す
る。

ｂ）第２供給電圧と第３供給電圧の間に直列に接続さ
れ、回路出力ノードがそれらの間に結合された、２つの
能動プルアップ・トランジスタとプルダウン・トランジ
スタで構成されるプッシュ・プル出力バッファ段。前記
プルダウン・トランジスタのベースとプルアップ・トラ
ンジスタのベースは、それぞれ前記第１出力信号及び前
記第２出力信号によって駆動される。

この新しい回路ファミリは、前記前置増幅器が、さら
に、前記供給電圧の１つに接続されたバイアス／結合手
段を含むことを特徴とする。このバイアス／結合手段
は、１）直流では、入力信号のレベルに応じて、前記第
１出力ノードとプルダウン・トランジスタのベース・ノ
ードの両方を適切にバイアスし、前記第１出力ノードが
高レベルにあるときは、高レベルにあるベース・ノード
の電位がプルダウン・トランジスタをオン状態に維持
し、前記第１出力ノードが低レベルにあるときは、ベー
ス・ノードの電位が低レベル、すなわちプルダウン・ト
ランジスタをわずかにオフ状態またはわずかにオン状態
（辛うじて導通）に維持するのにぎりぎりの値であり、
２）交流では、低インピーダンス経路によって、前記第
１出力ノードと前記ベース・ノードを結合して、高速信
号伝送を実現する。

前記バイアス／結合手段は、単に、前記第２供給電圧と
前記第１出力ノードの間に接続された電圧分割器から構
成される。好ましい実施例では、前記電圧分割器は、抵
抗とトランジスタを直列に接続し、それらの間に前記ベ
ース・ノードを結合して形成する。前記両ノードをバイ
アスするのに通常必要な基準電圧は、この場合は既存の
供給電圧から内部的に発生されるので、外部電圧発生器
に基づく従来の基準電圧分配設計は不要になり、いわゆ
る自己基準前置増幅器が得られる。要約すると、本発明
のバイアス／結合手段によれば、相補的出力信号を真の
プッシュ・プル出力バッファ段に供給する自己基準前置
増幅器に対する最適の直流及び交流接続が提供される。

E.実施例本発明による基本回路が、第３図に示されている。図で
は、典型的な３入力NORゲート回路30が図示されてい
る。第１図及び第２図の回路の要素と同じまたは対応す
る要素は、同じまたは対応する参照番号で示す。基本的
に、回路30は、プッシュ・プル出力バッファ段32を駆動
する、相補的な第１及び第２の出力論理信号及びＳを
供給する前置増幅器31を含む。前置増幅器31は、本質的
には、並列接続されたNPN入力トランジスタT1、T2、T3
により、所望の論理機能、たとえば３入力NORを実行す
る論理ブロックLBから構成される。論理NORの結果、す
なわち位相外れ出力信号は、入力トランジスタT1、T
2、T3の共通コレクタの電位であり、出力ノードＮで全
振幅で得られる。論理ORの結果、すなわち同相出力信号
は、入力トランジスタT1、T2、T3の共通エミッタの電
位であり、出力ノードＭで縮小振幅で得られる。前記の
共通エミッタ及びコレクタは、それぞれ、第２図ときわ
めて類似した実施態様で、電流源Ｉと負荷抵抗R1を介し
て、第１及び第２の供給電圧VEE1及びVCに接続されてい
る。プッシュ・プル出力バッファ段32は、２つの能動デ
バイス、すなわちエミッタ・フォロワ構成に接続された
トランジスタTUPと、インバータとして接続されたトラ
ンジスタTDNから構成される。両方のトランジスタは、
第２供給電圧VCと第３供給電圧VEE2の間に直列に接続さ
れ、回路出力ノードOUT3がそれらの間に結合されてい
る。第３図の実施例では、供給電圧VC＝1.9V、VEE1＝−
0.5Vであり、供給電圧VEE2は接地電位である。トランジ
スタTUPは、高速の立上りに必要なプルアップ電流を供
給し、トランジスタTDNは、高速の立下りに必要なプル
ダウン電流を供給する。トランジスタTUPのベースは、
この場合も論理出力信号によって直接駆動されるが、
本発明によれば、トランジスタTDNのベースは、前置増
幅器31に含まれるバイアス／結合ブロックBBを介し、信
号Ｓによって駆動される。第３図の好ましい実施例で
は、前記バイアス／結合ブロックBBは、能動デバイスT
C、たとえば直列に接続されたダイオード接続トランジ
スタと抵抗RCを含み、それらの共通ノードが、プルダウ
ン・トランジスタTDNのベース・ノードＢに接続され、
トランジスタTCのエミッタは、ノードＭに接続され、前
記抵抗RCの他端は、既存の供給電圧、たとえばノードＰ
の前記第２供給電圧VCに接続されている。大まかに言う
と、ブロックBBは、２つの主要な機能をもつ。第１に、
直流では、ブロックBBは、ノードＭ及びＢの電位を、入
力信号、言い換えれば回路入力に印加される論理データ
のレベルに応じて、適切な値に維持する。具体的には、
ノードＭは、前置増幅器31の適切な電圧しきい値及び雑
音耐性を定義するようにバイアスされる。第２に、交流
では、ブロックBBは、ノードＭからノードＢへの高速信
号伝送を保証する。ダイオード接続トランジスタTCのベ
ース−エミッタ・キャパシタンスCBEは、トランジスタT
DNの導通をスピードアップするのに有用である。別法と
して、装置TCの代りに、逆に接続されたトランジスタ、
たとえばコレクタとエミッタがそれぞれノードＭとＢに
接続され、ベース−エミッタ接合が短絡されタトランジ
スタを使用してもよい。他の装置としては、小さな電圧
降下が好ましいときはショットキー・バリヤ・ダイオー
ド、及び標準のPNダイオードが含まれる。いま説明した
基本回路は、大幅に改良することができる。場合によっ
ては、結合コンデンサＣをノードＭとＢの間に接続し
て、信号の交流成分の伝送を増加し、キャパシタンス
CBEが過渡時に十分でない場合にはトランジスタTDNのタ
ーン・オン及びターン・オフ時間を速くすることができ
る。20−50pFと低いコンデンサＣの公称値が効率がよい
ことがシミュレーションで証明された。コンデンサＣ′
が適正動作のために回路20内で不可欠であったのと違っ
て、回路30内のコンデンサＣは、任意選択であり、トラ
ンジスタTDNのベースに印加される信号をブーストする
ためだけのものであることに留意されたい。抵抗RDN
は、トランジスタTUPをわずかに導通状態に維持するこ
とによって、高レベルの回路出力信号をよりよく定義す
るために、ノードOUT3と大地の間に接続することが好ま
しい。最後に、高速の応用例では飽和防止回路説明を使
用することが推奨される。第３図に示したように、飽和
防止ブロックABは、当業者には周知のように、単にトラ
ンジスタTDNのベースとコレクタの間に接続された、シ
ョットキー・バリヤ・ダイオードSBDから構成できる。
ダイドードSBDは、トラジスタTDNが飽和しないように、
低レベルの回路出力ノードOUT3を定義するクランプ装置
として作用する。

次に、第３図の回路30の構造と動作を詳細に考察する。
装置Ｒ、TC、RCは、第１供給電圧VEE1と第２供給電圧VC
の間の直流電圧分割器を形成する。この電圧分割器は、
適切な直流レベルを確立するために直流バイアス電流を
ノードＭとＢに供給するものである。直流では、少なく
とも１つの入力信号（たとえばＥ）が高レベルのとき、
対応する入力トランジスタ（たとえばT1）がオンにな
り、電流I0がこのトランジスタを通過するが、他の枝
路、すなわち電圧分割器には流れない。その結果、ノー
ドＭが高レベルになり、デバイスTCはオフになって、ノ
ードＭとＢを分離する。ノードＢは、高レベル、たとえ
ば約900mVに上がって、トランジスタTDNをオン状態に強
く維持する。このときコンデンサC1は、トランジスタTD
Nを介してGNDまで完全に放電し、回路出力信号VOUT3は
低レベルになる。すべての入力信号が低レベルのとき、
すべての入力トランジスタはオフになり、電流I0が電圧
分割器に流れ込む。ノードＢの電圧は、抵抗RCでの大き
な電圧降下によって、供給電圧VCからシフト・ダウンさ
れる。ノードＢの電位は、より低く、たとえば700mVで
あり、トランジスタTDNをわずかにオフの状態に維持す
る。これらの値の決定は、VC、VEE1、VEE2の値に依存す
る。抵抗RCの値は、入力信号が低レベルのときに電流I0
を制御することによって、この電圧降下を、トランジス
タTDNを駆動するのに必要な適正なレベルに、したがっ
てノードＭの電位に調整するように選択する。前記電圧
分割器はまた、論理ブロックLBの入力トランジスタT1、
T2、T3を、入力信号が低レベルのときはオフ状態に、入
力信号が高レベルの場合はオン状態に置くように同調さ
れる。ノードＭの低電圧レベルは、VEE1に対して常に正
である。というのは、この電圧レベルは、入力信号が低
レベルのときは前記電圧分割器によって定義され、少な
くとも１つの入力信号が高レベルのときはより高い値に
上がるからである。したがって、回路30は、回路20とは
全く異なり、真のプッシュ・プルである。なぜなら、ト
ランジスタTDNは、直流では、回路出力ノードOUT3が低
レベルのときにバイアスされ、またコンデンサC1の完全
な放電が可能であり、高い出力駆動能力をもつからであ
る。

回路30の交流動作は、次の通りである。入力トランジス
タT1のベースに印加された入力信号E1が立ち上がると、
ノードＭに小さな電圧遷移が発生し、それがトランジス
タTDNのベースに伝えられる。ダイオード接続トランジ
スタTCのベース−エミッタ・キャパシタンスCBEが、望
ましいブーストをもたらす。このキャパシタンスCBE
は、高い過渡電流をトランジスタT1を介して吸い込み、
トランジスタT1はノードＮ上での立上りをスピードアッ
プする。その結果、トランジスタTUPはオフになり、ト
ランジスタTDNは出力ノードOUT3のコンデンサC1を放電
させる。入力信号E1の立下りの際、ダイオード接続トラ
ンジスタTCがオンになるとただちに、その立下りが、ノ
ードＭからトラジスタTDMのベースに伝えられ、トラン
ジスタTDNは完全にオフになる（交差電流は全く認めら
れない）。トランジスタTDNがオフの間、ノードＭの電
位が低下して、ノードＮでの超加速電位変化を生じこの
電位変化は、ただちにトランジスタTUPを介して回路出
力ノードOUT3に伝えられる。

要約すると、デバイスＲ、RC、TCで構成されるブロック
BBは、以下のような様々な目的に役立つ。

・直流では、すべての入力信号が低レベルにあるとき、
すべての入力トランジスタがオフになり、電流が電圧分
割器内を流れ、ダイオード接続トランジスタTCがオンに
なる。電圧分割器は、トランジスタTDNがわずかにオフ
になるようにバイアスをかけ、１つのVBEによるノード
Ｍの電圧レベルがノードＢに電圧に対してシフト・ダウ
ンされて、ノードＭの電位をVEE1に対して適切な正のレ
ベルに維持する。ダイオード接続トランジシスタTCのベ
ース−エミッタ接合が存在するために、入力トランジス
タ（ECLで見られるように）に加えて、トランジスタTDN
のVBE変動も補償されることに留意されたい。一方、少
なくとも１つの入力信号が高レベルにあるときは、対応
する入力トランジスタがオンになり、ダイオード接続ト
ランジスタTCはオフになる。デバイスRC及びSBDは、ト
ラジスタTDNをオン状態に維持し、ノードＢをノードＭ
から分離する。したがって、トラジスタTDNのベース・
ノードＢの電位は、回路入力に加えられた論理データに
よって決定される。

・交流では、ブロックBBは、出力信号Ｓによって低イン
ピーダンス経路を介してトランジスタTDNのベースを駆
動する。さらに、回路30の動作速度は、ダイオード接続
トランジスタTCのベース−エミッタ接合のベース−エミ
ッタ・キャパシタンスCBEに蓄えられた電荷を利用して
速度を上げる。

最終的には、ブロックBBは、前置像幅器31に、定義され
たスイッチングしきい値を与える。このしきい値は、比
RC/Rを調整することにより、適切な雑音耐性及び信号振
幅が保証されるように、所望の値に正確に調整できる。
さらに、ブロックBBはまた、既存の電源から内部発生基
準電圧を供給するので、外部基準電圧は必要でなくな
る。

第４図及び第５図は、本発明の好ましい２つの実施例の
一部を示す。これらの実施例は、単一電源を特徴とし、
他の複数電源の実施例に比べて優れたいくつかの利点を
もつ。第４図及び第５図の実施例では、第１供給電圧VE
E1と第３供給電圧VEE2は、接地電位GNDにある。したが
って、回路40及び50は、単一電源（VC、GND）でのみ動
作する。話を簡単にするため、入力トランジスタT1のみ
を示した。

第４図の回路では、第３図の回路30に比べてバイアス／
結合ブロックBBに二三の変更がなされている。能動デバ
イスTCは、第３図と同様に標準トランジスタであるが、
この場合は、そのベースが、抵抗RCとRTからなる抵抗ブ
リッジに接続されている。RTの役割は、VCが2Vより大き
いときに、単一電源が使用できるようにすることであ
る。ダイオード接続トランジスタTDは、ノードOUT4とト
ランジスタTDNのコレクタの間に接続することが好まし
い。デバイスTDは、ブロックABの複雑さを増さずに、回
路出力信号VOUT4のスイングを減少させる。

回路40の動作は、以下の通りである。直流では、入力ト
ランジスタT1は、高レベル入力信号がそのベースに印加
されるときオンになる。このとき、トランジスタTCはオ
フである。トランジTDNは、RC及びRTを介してベース電
流を受け取り、SBDを介して取り出された過剰なベース
電流は、トランジスタTDNのコレクタに加えられ、その
コレクタの飽和を防止する。トランジスタT1がオンなの
で、ノードＮは低レベルであり、トランジスタTUP（図
示せず）はオフになる。回路出力信号VOUT4は、低レベ
ルである。入力信号が低レベルのとき、入力トラジスタ
T1はオフ、トランジスタTCはオン、トランジスタTDNは
わずかにオフである。ノードＮは高レベルであり、導通
しているトランジスタTUPを介して回路出力ノードOUT4
を高レベルに維持する。バイアス電流は、デバイスＲ、
RC、RT、TCからなる電圧分割器を流れ、ノードＭで比較
的高い電位（約400mV）を定義する。この電位は、入力
トランジスタT1の導通を阻止するためのしきい値電圧と
して使用される。このしきい値電圧の調節によって、タ
ーン・オンとターン・オフの遅延等化、及び回路40の雑
音耐性の調節が可能になる。このしきい値電圧によっ
て、前置増幅器は、Ｖ（Ｒ）＋VBE（TC）の基準電圧
で、従来技術の差動段のように振舞うが、この等価な基
準電圧は内部で発生されるという大きな相違がある。こ
のため、トランジスタTCは、疑似基準トランジスタと呼
ばれることがある。わずかにオフ状態にあるトランジス
タTDNのVBEは、次式から求めることができる。

IB（TC）が無視できると仮定すると、IE（TC）≒IT（T
C） VBE（TDN）＝R.IE（TC）＋VBE（TC）−RT.IC（TC）最後に次に、電圧スイングVSを計算する。入力信号が直流で高
レベルにあるとき、入力トランジスタT1はオン、トラン
ジスタTCはオフであり、トランジスタTDNは抵抗RC及びR
Tを介してベース電流を受け取る。このベース電流の過
剰分は、クランプ・ダイオードSBDに導かれ、続いてト
ランジスタTDNのコレクタに入って、その飽和を防止す
る。入力トランジスタT1がオンなので、ノードＮは低レ
ベルであり、トランジスタTUP（第４図には図示せず）
はオフになる。回路出力信号VOUT4の低レベルは、トラ
ンジスタTDNのクランプ電圧＋1VBE（TD）、すなわちVBE
（TD）−VF＋VBE（TDN）によって定義される。

他方、回路出力信号VOUT4の高レベルは、VC−VBE（TU
P）で与えられる。したがって、電圧スイングVSは、次
式で与えられる。

VS＝VC−（VBE（TUP）＋VBE（TDN））＋VF−VBE（TD）（２）式（１）及び（２）から、重要な結論を引き出すことが
できる。

式（１）から、Ｒ＝RTの場合、回路40は、ちょうど補償
を得ることができることがわかる。ただし、必要なら、
回路40は、過大なまたは過小な補償を得ることもでき
る。Ｒ＝RTの場合、VBE（TDN）＝VBE（TC）となり、ト
ランジスタTDNには完全な補償が与えられる。なぜな
ら、VBE（TDN）はもうVCに依存しないからである。これ
によって、大きな温度、プロセス、電源の変動範囲にお
いて、トランジスタTDNは、わずかにオフに保たれる。
その結果、電力散逸トレランスが改善される。

式（２）から、次式で得られる。

ｄ（VS）/dT＝−2dVBE/dT というのは、（VFとVBEが、温度Ｔに対して同じ指数曲
線をもつと仮定すると）dVF/dT≒dVBE（TD）/dTであ
り、供給電圧VCは一定であると仮定できるからである。

温度Ｔが上昇すると、VBEは減少し、したがって電圧ス
イッチングVSが拡大することがわかっている。その結
果、速度の点で回路40は自己調節される。というのは、
小さな振幅スイングは低速状態に対応し、大きな振幅ス
イングは高速状態に対応するからである。スイングが可
変であるため、かなり一定した遅延及び電力散逸が得ら
れる。

第３図及び第４図の回路は、IBMテクニカル・ディスク
ロージャ・ブルテン、Vol.24、No.11A、1982年４月号に
所載の２つの論文、D.C.ダンカー（Dunker）他の“Low
voltage current controlled gate"、pp.5609−5612、
及びA.H.ダンスキー（Dansky）他の“Active pull-down
circuit by current controlled gate"、pp.5613−561
8に記載された１組の回路といくつかの類似点をもつよ
うに見えるかも知れないが、解決すべき問題及び当該回
路の動作は全く異なる。上記両論文で開示された回路
を、以後CCG回路（CCGは電流で制御されたゲートの意
味）と呼ぶ。

交流では、入力信号の立上りの際、CCG回路と本発明の
回路30、40は類似の形で動作するが、第３図及び第４図
の回路の方か応答がより速い。すべての回路は、入力信
号の立下りの際は同様の挙動を示すが、CCG回路では、
トランジスタT3がオフなので、本発明の回路30及び40で
認められるコンデンサＣによるスピードアップの効果は
ない。

直流では、入力信号が低レベルにある場合、比較してい
る回路の状況が全く異なる。CCG回路では、トランジス
タT1とT2の共通エミッタ・ノードの電位は約40mVであっ
て、全く無視できる。この値は、上述のように、本発明
の回路30及び40のノードＭでの400mVとは比較にならな
い。本発明の回路は、雑音耐性と速度の点で優れてい
る。CCG回路では、VBE（T5）はＶ（R3）＋VBC（T3）に
よって定義されるので、トランジスタT5はよく制御され
ていないオフ状態にあり、一方、回路40では、抵抗RTの
おかげで、式（１）で示されるようになる。どのような
温度または電源の変動があっても、同じ最適状態が維持
される。CCG回路では、補償が得られず、スイングはよ
り大きくなり、したがって、回路の動作速度はより遅く
なる。

CCG回路は、単一電源タイプであり、したがって、第３
図の回路30とは大きく異なることに留意されたい。回路
30は、上述の所望の高電圧しきい値を保証するために２
つの電源を必要とする。

本明細書の第５図の回路は、第４図の回路から直接誘導
されるものであるが、異なる飽和防止構造を特徴とす
る。したがって、回路50は、2.2ボルトより大きい供給
電圧VCにより適切であり、技術的にSBDが利用できない
ときにもより適切である。この場合、電圧分割器は、２
つでなくて３つの直列接続された抵抗RC、RT1、RT2を含
む。事実、抵抗RT1とRT2は、抵抗RTを２つの部分に分解
したものである。疑似基準トランジスタTCのベースは、
抵抗RCとRT1の共通ノードに接続されている。クランプ
・ダイオードSBDの代りに、クランプ・トランジスタTCL
を使用する。トランジスタTCLのベースは、抵抗RT1とRT
2の共通ノード（または抵抗RCの分岐点）に接続され、
そのコレクタはノードＢに接続されている。トランジス
タTCLのベースが、低下RTの分岐点に接続されていると
理解することもできる。トランジスタTCLのコレクター
ベース電圧は、抵抗RT2によって調整される。デバイスT
CL及びRTは、協働して、回路出力ノードOUT5が低レベル
にあるとき、トランジスタTDNが飽和するのを防止す
る。抵抗RT1及びRT2により、ノードＭの低レベルは、GN
Dに対して正になる。第４図の回路40と類似の動作で、
デバイスRC−RT1−RT2−TC−Ｒで構成された電圧分割器
によって雑音耐性が保持される。この電圧分割器によっ
て、（回路出力信号VOUT5の低レベル及びスイッチング
しきい値の調整により）回路出力信号振幅の微細調節が
可能になる。

第５図の実施例の結果として、バイアス／結合ブロック
と飽和防止ブロックは、合体されて単一のバイアス／結
合／飽和防止ブロックBABになる。

回路50と類似の別の変形（図示せず）を実施することも
できる。回路50の抵抗RT1とRT2を交換する。トランジス
タTCLのコレクタとトランジスタTCのベースを、抵抗RT1
とRT2の共通ノードに接続し、トランジスタTCのベース
を、抵抗RCとRT2の共通ノードに接続する。

第４図及び第５図の回路だけでなく、他の多数の回路を
第３図の基本回路から誘導して、異なる電源及び技術環
境に対処し、または性能及び論理能力を変更することが
できる。それらについては、後で、第６図ないし第９図
を参照にながら二三の例について検討する。

第４図及び第５図の回路は、2.2ボルトより大きいただ
１つの供給電圧VCが使用できる応用例に適している。こ
の場合、抵抗RTまたはRT1及びRT2を導入することによ
り、ノードＭとＢの間の電圧降下を、1VBEより低い値に
下げることができるが、２つの供給電圧、たとえばVC＝
1.7V、VEE1＝−0.5Vを利用できる応用例では、異なる実
施態様で必要である。VCが1.7ボルトより低いときは、
第６図に示したように、トランジスタTCのコレクタとノ
ードＢとの間に抵抗RC2を導入することにより、電圧降
下を1VBEより大きい値に増加させることができる。これ
によって、ノードＭは、入力信号が低レベルのとき、GN
Dより低い電圧レベルになることができる。第６図の回
路60では、トランジスタTCLのコレクタがノードＢに接
続され、そのベースが抵抗RCとRT2の共通ノードに接続
される。装置TCは、第３図と同様にダイオード接続トラ
ンジスタである。バイアス／結合／飽和防止ブロックは
BAB′で表す。したがって、第６図の回路は二重電源タ
イプ（VC、VEE1、GND）のものであり、２つの電源を要
するという不都合はあるが、第４図及び第５図の回路よ
り高速である。

第７図の実施例は、チップ上で基準電圧発生器を利用で
きる限り、単一電源にも二重電源にも適用できる。別の
基準電圧VRは、共通ベース・モードで接続されたクラン
プ・トランジスタTCLのベースに接続される。そのコレ
クタは、ベース・ノードＢに接続されている。トランジ
スタTCLは、回路出力信号VOUT7を低レベルにクランプし
て、プウダウン・トランジスタTDNが深く飽和するのを
防止するために使用される。この設計を使用すれば、回
路70は、VBE変動の補償及び雑音耐性に関する第３図の
基本回路の利点維持しながら、より柔軟に同調すること
ができる。ただし、この場合、基準電圧発生器の実施に
上述の不都合を伴う。第７図のバイアス／結合／飽和防
止ブロックの実施態様は、BAB″で表す。回路動作点
は、第３図の回路30に関して前述したのと全く同じよう
に調整される。

通常のECL実施態様で提供される対応する論理能力を維
持し、かつ同時にECL技術の優れた雑音耐性及び速度を
維持し、さらには改善するために、出力バッファ段の回
路出力ノード上に任意選択の配線OR機能（OR DOTと呼
ばれる）が必要となることがしばしばある。このような
実施例を、第８図に示す。この回路は、速度及び電力対
VBE変動に対するECL回路の小さな感受性を維持してい
る。この回路は、プルダウン抵抗R81（第１図の抵抗
Ｒ′に対応する）を回路出力ノードOUT8に接続して得ら
れる。抵抗R81は、上述の抵抗RDNと同じ役割をするだけ
でなく、電流シンクとしても働くので、低い値をもたな
ければならない。抵抗R81の他端は、GNDまたはVEE2また
は任意の電流源に接続される。もうプッシュ・プル効果
はなく、トランジスタTDNは基準ダイオードのように動
作する。バイアス／結合ブロックBB′は、第３図のブロ
ックBBにきわめて類似している。第３図の場合は、トラ
ンジスタTUPを流れる直流電流のために、プッシュ・プ
ル出力バッファ段を含む回路に比較して、電力散逸がよ
り大きく、高レベルの回路出力信号VOUT8はわずかによ
り速い。したがって、信号振幅またはスィッチングしき
い値の再調整が必要になることがある。

第３図ないし第８図に示したすべての回路は、ブロック
LB中でNOR（またINVERT）機能を実行する。残念なが
ら、NAND論理機能はブロックLBでは実施できないので、
しばしばシステム設計者が希望するAOI機能は実現でき
ない。第９図は、本発明の回路内でこのAOI機能を実施
する別の回路を示す。第９図に示した実施例は、第４図
及び第５図に示した単一電源タイプの回路に関してすで
に説明したように、ある実施態様では、ダイオード接続
トランジスタTDがプルアップ・トランジスタTUP及びプ
ルダウン・トランジスタTDNと直列に接続されることを
利用する。第９図では、ノードOUT9Bの回路出力電圧レ
ベルが、OUT9Aのレベルから1VBE下にシフトされる。OUT
9Aは、第３図ないし第８図に示したすべての回路のNOR
演算に使用される汎用ノードである。この下向きの電圧
シフトによって、NOR機能を実行するブロックLBの少な
くとも１つの入力トランジスタのベースに接続された追
加のAND論理ブロックLB1が導入可能になる。このANDブ
ロックLB1は、単純に、プルアップ電流装置によって負
荷された整流要素で構成される。第９図は、例として、
前記第２電源電圧VCに接続された抵抗R91によって負似
されたダイオードD91及びD92を示す。これら１組のダイ
オードは、AND機能を実行するので、本回路のNOR機能と
組み合せると、多少の遅延及び電力散逸の増加はあるも
のの、所望のAOI機能を得ることができる。両タイプの
出力OUT9AとOUT9Bが独立に使用できるので、柔軟性は最
大になる。言い換えると、回路90の教示にしたがって実
施された第３図ないし第７図のどの回路も、該当する場
合（特に単一電源で使用する場合）、混成し相互接続す
ることができる。これらの回路は、デバイスTDが存在す
る限り、完全に互換性がある。回路90では、ブロックLB
1から供給されるような、ANDされた入力信号が、きわめ
て柔軟に、かつ遅延、電力及び占有面積上きわめて少な
い犠牲で、本発明の回路により強力な論理機能を提供す
る。回路90は、回路設計者に必要なライブラリのすべて
の基本論理機能、たとえばNOR、NAND、INVERTなどを含
む。ブロックLB1は、SBD、高速PNPトランジスタ、ダイ
オード接続NPNトランジスタなど異なるデバイスを使用
して異なる方法で実施できることに留意されたい。

第３図の自己基準電流スイッチ３入力NORゲート・プッ
シュィ・プル回路を、同じ公称装荷条件（C1＝0.24pF）
の下で、ゲート当り約1.5mWの同様な散逸電力を含めて
同じ条件で、第１図の従来のCSEF3入力NORゲート回路と
比較した。

シミュレーションの結果を以下の表に示す。

50fFのスピードアップ・コンデサＣを第３図の回路に追
加すると、上表の数値よりさらに12％の向上が得られ
る。

これらの数値は、速度の大きな向上を示すだけでなく、
回路出力信号VOUT3対VOUT1の立ち上がり遅延（Rd）と立
下り遅延（Fd）のずっと良好な対称性を示す。

このことは、第10図から明らかである。この図は第１図
の回路と第３図の回路の回路出力信号100および101の典
型的な波形を示す。これらの波形は、第３図の回路で得
られた均衡の取れた遅延を、具体的にはっきりと示して
いる。

これらのシミュレーションは、具体的に以下のことを実
証している。

・本発明の真のプッシュ・プル出力バッファは、同じ電
力散逸で、CSEF回路の従来のエミッタ・フォロワ出力バ
ッファより速度を２−2.5倍向上させることができる。
なせなら、プルダウン・トランジスタTDNは、本発明の
すべての実施例で強力に駆動されるからである。この利
点は、ホモ接合トランジスタより高い遮断振動数をもつ
ヘテロ接合トランジスタを使用する場合、インバータ構
成で接続されたプルダウン・トランジスタTDNを動作さ
せるのに高い速度が必要なので、より顕著になるはずで
ある。

・直接プッシュ・プルを駆動する信号の２つの位相（同
相及び位相外れ）が同様に処理されるので、均衡の取れ
た立上り／立下り遅延が得られる。第３図の回路では、
上端経路と下端経路は、流さが等しい。すなわち、イン
バータ（トランジスタTDN）は、回路30の上端部のエミ
ッタ・フォロワ（トランジスタTUP）を駆動し、エミッ
タ・フォロワ（トラジスタTU）Ｐは、回路30の下端部の
インバータ（トランジスタTDN）を駆動する。

この回路ファミリの概念は、標準の回路及び最新のSPL
回路の比較して、雑音耐性の点で特に魅力的である。と
いうのは、この回路ファミリが、スイッチングに対する
比較的高いしきい値レベルの原理を保持しており、基準
電圧を内部的に発生できる能力をもっているからであ
る。全体的にみて、この回路ファミリは、将来の進んだ
ハイ・エンド・コンピュータに必要な望ましい汎用性と
速度特性をもつ。

【図面の簡単な説明】

第１図は、基準電圧が外部電圧発生器から供給されるエ
ミッタ・フォロワ出力バッファ段を含む、従来技術の標
準的なCSEF3入力NORゲート回路の回路図である。第２図は、基準電圧がやはり外部電圧発生器から供給さ
れる疑似プッシュ・プル出力バッファ段を含む、従来技
術の改良型SPL3入力NORゲート回路の回路図である。第３図は、本発明の教示による、内部発生基準電圧を使
用した自己基準前置増幅器と、飽和防止回路を備えた真
のプッシュ・プル出力バッファ段とを含む、３入力NOR
回路の回路図である。第４図ないし第６図は、異なる電源環境または飽和防止
回路あるいはその両方の実施態様に対応する、第３図の
回路の様々な実施例の回路図である。第７図は、基準電圧発生器が飽和防止回路中に使用され
ている、第３図の回路の別の実施例の回路図である。第８図は、配線されたDOT能力をもつ、第３図の回路の
さらに別の実施例の回路図である。第９図は、AND−OR−INVERT（AOI）能力をもつ、第３図
の回路のさらに別の実施例の回路図である。第10図は、同じキャパシタンス負荷条件で動作させたと
きの、第１図及び第３図の回路で得られる回路出力信号
の典型的な波形を示すグラフである。 30……３入力NORゲート回路、31……前置増幅器、32…
…プッシュ・プル出力バッファ段。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−254519（ＪＰ，Ａ) 特開昭64−77319（ＪＰ，Ａ) 特公平１−36290（ＪＰ，Ｂ２) 特公平６−83060（ＪＰ，Ｂ２) 米国特許5089725（ＵＳ，Ａ) 英国特許2012137（ＧＢ，Ａ) 欧州特許出願公開424589（ＥＰ，Ａ１)

Claims

【特許請求の範囲】

【請求項１】第１出力ノードと第２出力ノードの間に結
合され、論理入力信号によって駆動される入力トランジ
スタを有する論理ブロックを含み、前記第１出力ノード
が第１供給電圧に接続された第１電流源に接続され、前
記第２出力ノードが第２強給電圧に接続された負荷に接
続されており、前記第１および第２出力ノードに相補的
第１および第２出力論理信号を実質的に同タイミングで
供給する前置増幅器と、前記第２供給電圧と第３供給電圧の間に直列に接続され
たプルアップ・トランジスタおよびプルダウン・トラン
ジスタで構成され、回路出力ノードを前記プルアップ・
トランジスタと前記プルダウン・トランジスタの接続点
に有し、前記プルダウン・トランジスタのベース・ノー
ドが前記第１出力ノードにバイアス兼結合回路を介して
接続され、前記プルアップ・トランジスタのベース・ノ
ードが前記第２出力ノードに直接接続されているプッシ
ュ・プル出力バッファと、よりなるエミッタ結合論理（ECL）回路において、前記バイアス兼結合回路は、直流信号に対しては、前記
入力信号のレベルに応じて前記第１出力ノードと前記プ
ルダウン・トランジスタの前記ベース・ノードの両者を
適切にバイアスし、交流信号に対しては、前記第１出力
ノードと前記プルダウン・トランジスタの前記ベース・
ノードを低インピーダンス路で結合するよう、前記供給
電圧の１つに接続された回路素子を含むことを特徴とす
るECL回路。
【請求項２】前記バイアス兼結合回路が抵抗と直列に接
続された能動デバイスからなる請求項１記載のECL回
路。
【請求項３】前機能動デバイスがダイオードであり、前
記抵抗が単一の抵抗であり、前記ダイオードと前記抵抗
で前記第１出力ノードと前記第２供給電圧の間に分圧回
路を形成し、前記ダイオードの陰極が前記第１出力ノー
ドの接続され、前記ダイオードの陽極と前記抵抗の一端
との共通接続ノードが前記プルダウン・トランジスタの
前記ベース・ノードに接続され、前記抵抗の他端が前記
第２供給電圧に接続されている、請求項２記載のECL回
路。
【請求項４】前記能動デバイスがダイオード接続トラン
ジスタであり、前記抵抗が単一の抵抗であり、前記ダイ
オード接続トランジスタと前記抵抗で前記第１出力ノー
ドと前記第２供給電圧の間に分圧回路を形成し、前記ダ
イオード接続トランジスタのエミッタが前記第１出力ノ
ードの接続され、前記ダイオード接続トランジスタの短
絡されたコレクタ・ベース接合と前記抵抗の一端との共
通接続ノードが前記プルダウン・トランジスタの前記ベ
ース・ノードに接続され、前記抵抗の他端が前記第２供
給電圧に接続されている、請求項２記載のECL回路。
【請求項５】前記能動デバイスが疑似基準トランジスタ
であり、前記抵抗が直列接続された第１および第２抵抗
で構成され、前記疑似基準トランジスタのベース、エミ
ッタおよびコレクタがそれぞれ前記第１および第２抵抗
の共通接続点、前記第１出力ノードおよび前記プルダウ
ン・トランジスタの前記ベース・ノードに接続されてい
る、請求項２記載のECL回路。
【請求項６】前記第１および第３供給電圧が設置電位に
ある、請求項５記載のECL回路。
【請求項７】レベル・シフタが前記回路出力ノードと前
記プルダウン・トランジスタのコレクタの間に接続され
ている、請求項６記載のECL回路。
【請求項８】スピードアップ・コンデンサが前記第１出
力ノードと前記プルダウン・トランジスタの前記ベース
・ノードとの間に接続されている、請求項１乃至６のい
ずれか記載のECL回路。
【請求項９】前記プルダウン・トランジスタのコレクタ
が前記回路出力ノードから切断されて前記ベース・ノー
ドに接続されている、請求項４記載のECL回路。