JPH11185479A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11185479A JPH11185479A JP9353504A JP35350497A JPH11185479A JP H11185479 A JPH11185479 A JP H11185479A JP 9353504 A JP9353504 A JP 9353504A JP 35350497 A JP35350497 A JP 35350497A JP H11185479 A JPH11185479 A JP H11185479A
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- Japan
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- integrated circuit
- transistors
- circuit
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】メモリＩＣの出力回路にプログラマブルインピ
ーダンスバッファ機能を搭載する場合、インピーダンス
の整合精度を上げ、かつ、低コストで実現する。 【解決手段】外部出力ノードにそれぞれのドレインが接
続され、それぞれ対応して単位チャネル幅の２0 倍から
２(n-1) 倍まで級数的に増加するチャネル幅を持つｎ個
のＭＯＳトランジスタＴr1〜Ｔr5と、ｎ個のＭＯＳトラ
ンジスタのうちの一部であるｍ個のトランジスタのゲー
トノードに対応して接続されたｍ本の出力制御信号配線
Ｃ０〜Ｃ３と、ｎ個のＭＯＳトランジスタのうちの残り
である（ｎ−ｍ）個のトランジスタのゲート電極に接続
され、（ｎ−ｍ）個のトランジスタを非導通状態に固定
するための状態固定用配線１１ａを具備する。
ーダンスバッファ機能を搭載する場合、インピーダンス
の整合精度を上げ、かつ、低コストで実現する。 【解決手段】外部出力ノードにそれぞれのドレインが接
続され、それぞれ対応して単位チャネル幅の２0 倍から
２(n-1) 倍まで級数的に増加するチャネル幅を持つｎ個
のＭＯＳトランジスタＴr1〜Ｔr5と、ｎ個のＭＯＳトラ
ンジスタのうちの一部であるｍ個のトランジスタのゲー
トノードに対応して接続されたｍ本の出力制御信号配線
Ｃ０〜Ｃ３と、ｎ個のＭＯＳトランジスタのうちの残り
である（ｎ−ｍ）個のトランジスタのゲート電極に接続
され、（ｎ−ｍ）個のトランジスタを非導通状態に固定
するための状態固定用配線１１ａを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に出力回路の出力インピーダンスを調整するた
めの回路に関するもので、例えばプログラマブルインピ
ーダンス制御機能を搭載した半導体メモリのデータ出力
回路に適用されるものである。
係り、特に出力回路の出力インピーダンスを調整するた
めの回路に関するもので、例えばプログラマブルインピ
ーダンス制御機能を搭載した半導体メモリのデータ出力
回路に適用されるものである。
【０００２】
【従来の技術】ＭＰＵ（マイクロプロセッサ）の性能の
向上に伴ない、メモリに要求されるデータ転送速度も高
速化の一途をたどり、外部キャッシュメモリなどに用い
られるメモリの動作周波数は百ＭＨｚを超えるようにな
っている。
向上に伴ない、メモリに要求されるデータ転送速度も高
速化の一途をたどり、外部キャッシュメモリなどに用い
られるメモリの動作周波数は百ＭＨｚを超えるようにな
っている。
【０００３】このような周波数領域で半導体メモリの出
力データをＭＰＵに転送するためには、ＭＰＵやメモリ
を実装するためのボード上のデータバスにおける信号反
射などを考慮にいれて、メモリ側の出力回路のインピー
ダンスとボード上のデータバスのインピーダンスの整合
をとることにより高速データ転送を可能とすることが必
要になるが、動作周波数の増加に伴なってインピーダン
スの整合の精度もより厳しくなっている。
力データをＭＰＵに転送するためには、ＭＰＵやメモリ
を実装するためのボード上のデータバスにおける信号反
射などを考慮にいれて、メモリ側の出力回路のインピー
ダンスとボード上のデータバスのインピーダンスの整合
をとることにより高速データ転送を可能とすることが必
要になるが、動作周波数の増加に伴なってインピーダン
スの整合の精度もより厳しくなっている。
【０００４】そのため、メモリの出力回路の設計時から
のインピーダンスのずれを補正するような機能が用いら
れるようになった。具体的には、出力回路のトランジス
タの実効的な駆動力がメモリの製造プロセスのばらつき
や温度などの実使用環境で変化した場合に、それを補正
すべく出力回路のトランジスタサイズを回路的に変化さ
せることにより駆動力を所望の値に調節するといった手
法である。
のインピーダンスのずれを補正するような機能が用いら
れるようになった。具体的には、出力回路のトランジス
タの実効的な駆動力がメモリの製造プロセスのばらつき
や温度などの実使用環境で変化した場合に、それを補正
すべく出力回路のトランジスタサイズを回路的に変化さ
せることにより駆動力を所望の値に調節するといった手
法である。
【０００５】このような手法の一例として、ISSCC 96 F
A 9.3 ：A 300MHz, 3.3V 1Mb SRAMFabricated in a 0.5
um CMOS ProcessのFig.5 に開示されたプログラマブル
インピーダンスバッファ回路があり、以下、この回路に
ついて簡単に説明する。
A 9.3 ：A 300MHz, 3.3V 1Mb SRAMFabricated in a 0.5
um CMOS ProcessのFig.5 に開示されたプログラマブル
インピーダンスバッファ回路があり、以下、この回路に
ついて簡単に説明する。
【０００６】図５は、上記文献に記載されている従来の
プログラマブルインピーダンスバッファ回路を示してい
る。このプログラマブルインピーダンスバッファ回路を
備えた備えたＳＲＡＭにおいては、出力端子ＤＱに接続
される出力バスのインピーダンスとしてユーザーが所望
する値を有する素子ＲＱを外部端子ＶＺＱに外付け接続
すると、出力回路４０の出力インピーダンスが前記素子
ＲＱのインピーダンスに整合するように出力駆動トラン
ジスタのサイズ（電流駆動能力）を自動的に変える機能
（プログラマブルインピーダンスバッファ機能）を有す
る。
プログラマブルインピーダンスバッファ回路を示してい
る。このプログラマブルインピーダンスバッファ回路を
備えた備えたＳＲＡＭにおいては、出力端子ＤＱに接続
される出力バスのインピーダンスとしてユーザーが所望
する値を有する素子ＲＱを外部端子ＶＺＱに外付け接続
すると、出力回路４０の出力インピーダンスが前記素子
ＲＱのインピーダンスに整合するように出力駆動トラン
ジスタのサイズ（電流駆動能力）を自動的に変える機能
（プログラマブルインピーダンスバッファ機能）を有す
る。
【０００７】即ち、上記ＳＲＡＭにおいては、出力駆動
トランジスタのサイズを変える手段として、ある単位ト
ランジスタのサイズＷｕに対して、１×Ｗｕ、２×Ｗ
ｕ、４×Ｗｕ、８×Ｗｕのサイズを持つ４個のプルアッ
プ側出力駆動トランジスタ１Ｙ、２Ｙ、４Ｙ、８Ｙおよ
び４個のプルダウン側出力駆動トランジスタ１Ｚ、２
Ｚ、４Ｚ、８Ｚを用意している。
トランジスタのサイズを変える手段として、ある単位ト
ランジスタのサイズＷｕに対して、１×Ｗｕ、２×Ｗ
ｕ、４×Ｗｕ、８×Ｗｕのサイズを持つ４個のプルアッ
プ側出力駆動トランジスタ１Ｙ、２Ｙ、４Ｙ、８Ｙおよ
び４個のプルダウン側出力駆動トランジスタ１Ｚ、２
Ｚ、４Ｚ、８Ｚを用意している。
【０００８】また、出力インピーダンス評価回路４１と
して、ある単位トランジスタのサイズに対して、等倍、
２倍、４倍、８倍のサイズを持つ４個の評価用トランジ
スタ１Ｘ、２Ｘ、４Ｘ、８Ｘを用意し、その各ゲートを
制御回路４２からの４ビットの評価制御信号Ａ０〜Ａ３
の各ビットにより制御し、４個の評価用トランジスタ１
Ｘ、２Ｘ、４Ｘ、８Ｘのオン／オフ状態を選択的に制御
することにより評価用トランジスタのサイズを可変し得
るようにしている。
して、ある単位トランジスタのサイズに対して、等倍、
２倍、４倍、８倍のサイズを持つ４個の評価用トランジ
スタ１Ｘ、２Ｘ、４Ｘ、８Ｘを用意し、その各ゲートを
制御回路４２からの４ビットの評価制御信号Ａ０〜Ａ３
の各ビットにより制御し、４個の評価用トランジスタ１
Ｘ、２Ｘ、４Ｘ、８Ｘのオン／オフ状態を選択的に制御
することにより評価用トランジスタのサイズを可変し得
るようにしている。
【０００９】そして、評価用トランジスタと素子ＲＱと
のインピーダンスの整合状態をモニターしながら制御信
号Ａ０〜Ａ３を変化させ、整合がとれた時の評価制御信
号Ａ０〜Ａ３の内容を記憶させる。
のインピーダンスの整合状態をモニターしながら制御信
号Ａ０〜Ａ３を変化させ、整合がとれた時の評価制御信
号Ａ０〜Ａ３の内容を記憶させる。
【００１０】そして、上記記憶された４ビットの評価制
御信号Ａ０〜Ａ３の内容に基づいて制御回路４２から適
切なタイミングで出力される４ビットの制御信号Ｄ０〜
Ｄ３を他の制御信号ＤＯＣＤ、ＯＥとともに論理ゲート
群４４で論理処理した信号により前記出力駆動トランジ
スタ（１Ｙ、２Ｙ、４Ｙ、８Ｙ）、（１Ｚ、２Ｚ、４
Ｚ、８Ｚ）の各ゲートを制御し、それぞれのオン／オフ
状態を選択的に制御することにより、出力駆動トランジ
スタのサイズを０×Ｗｕから１５×Ｗｕまでの範囲内で
可変することができる。
御信号Ａ０〜Ａ３の内容に基づいて制御回路４２から適
切なタイミングで出力される４ビットの制御信号Ｄ０〜
Ｄ３を他の制御信号ＤＯＣＤ、ＯＥとともに論理ゲート
群４４で論理処理した信号により前記出力駆動トランジ
スタ（１Ｙ、２Ｙ、４Ｙ、８Ｙ）、（１Ｚ、２Ｚ、４
Ｚ、８Ｚ）の各ゲートを制御し、それぞれのオン／オフ
状態を選択的に制御することにより、出力駆動トランジ
スタのサイズを０×Ｗｕから１５×Ｗｕまでの範囲内で
可変することができる。
【００１１】実際は、前記出力駆動トランジスタ１Ｙ、
２Ｙ、４Ｙ、８Ｙには常にオン状態となるオフセット分
のトランジスタＹ０が付加され、出力駆動トランジスタ
１Ｚ、２Ｚ、４Ｚ、８Ｚには常にオン状態となるオフセ
ット分のトランジスタＺ０が付加されており、図６に示
すように、単位トランジスタのサイズＷｕの刻みで、オ
フセット分のトランジスタＹ０あるいはＺ０のサイズＷ
onから全てのトランジスタの合計のサイズ（Ｗon＋１５
×Ｗｕ）までの可変範囲内で１６種類のサイズを実現で
きる。
２Ｙ、４Ｙ、８Ｙには常にオン状態となるオフセット分
のトランジスタＹ０が付加され、出力駆動トランジスタ
１Ｚ、２Ｚ、４Ｚ、８Ｚには常にオン状態となるオフセ
ット分のトランジスタＺ０が付加されており、図６に示
すように、単位トランジスタのサイズＷｕの刻みで、オ
フセット分のトランジスタＹ０あるいはＺ０のサイズＷ
onから全てのトランジスタの合計のサイズ（Ｗon＋１５
×Ｗｕ）までの可変範囲内で１６種類のサイズを実現で
きる。
【００１２】同様に、前記評価用トランジスタ１Ｘ、２
Ｘ、４Ｘ、８Ｘにも、常にオン状態となるオフセット分
のトランジスタＸ０が付加されており、単位トランジス
タのサイズの刻みで、オフセット分のトランジスタＸ０
のサイズから全てのトランジスタの合計のサイズまでの
可変範囲内で１６種類のサイズを実現できる。
Ｘ、４Ｘ、８Ｘにも、常にオン状態となるオフセット分
のトランジスタＸ０が付加されており、単位トランジス
タのサイズの刻みで、オフセット分のトランジスタＸ０
のサイズから全てのトランジスタの合計のサイズまでの
可変範囲内で１６種類のサイズを実現できる。
【００１３】なお、前記出力駆動トランジスタ（１Ｙ、
２Ｙ、４Ｙ、８Ｙ）、（１Ｚ、２Ｚ、４Ｚ、８Ｚ）の個
数および制御信号Ｃ０〜Ｃ３のビット数をそれぞれｍで
表わすと、出力駆動トランジスタのサイズの可変数は２
m で規定され、本例の場合には２4 ＝１６である。
２Ｙ、４Ｙ、８Ｙ）、（１Ｚ、２Ｚ、４Ｚ、８Ｚ）の個
数および制御信号Ｃ０〜Ｃ３のビット数をそれぞれｍで
表わすと、出力駆動トランジスタのサイズの可変数は２
m で規定され、本例の場合には２4 ＝１６である。
【００１４】上記ｍは、出力回路４０が実際にカバーす
べきインピーダンスの範囲およびその整合の精度により
決まる。つまり、出力回路４０のサイズは、単位トラン
ジスタのサイズＷｕを最小刻みとしたデジタル的な値し
かとり得ず、所望のインピーダンスに相当するサイズに
対して最大でＷｕだけずれ得るので、インピーダンスの
整合精度によって最小刻みのサイズＷｕが決まる。
べきインピーダンスの範囲およびその整合の精度により
決まる。つまり、出力回路４０のサイズは、単位トラン
ジスタのサイズＷｕを最小刻みとしたデジタル的な値し
かとり得ず、所望のインピーダンスに相当するサイズに
対して最大でＷｕだけずれ得るので、インピーダンスの
整合精度によって最小刻みのサイズＷｕが決まる。
【００１５】さらに、カバーすべきインピーダンスの上
限に相当する出力駆動トランジスタのサイズはオフセッ
ト分のトランジスタＹ０あるいはＺ０のサイズＷonとな
り、カバーすべきインピーダンスの下限に相当する出力
駆動トランジスタのサイズは、Ｗon＋（２m −１）×Ｗ
ｕとなるので、これらに基づいてＷonおよびｍの値が決
まる。
限に相当する出力駆動トランジスタのサイズはオフセッ
ト分のトランジスタＹ０あるいはＺ０のサイズＷonとな
り、カバーすべきインピーダンスの下限に相当する出力
駆動トランジスタのサイズは、Ｗon＋（２m −１）×Ｗ
ｕとなるので、これらに基づいてＷonおよびｍの値が決
まる。
【００１６】以上の説明から分かるように、インピーダ
ンスの整合精度を上げるためには、制御信号のビット数
ｍを大きくし、最小刻みのサイズＷｕを小さくすること
が必要となる。
ンスの整合精度を上げるためには、制御信号のビット数
ｍを大きくし、最小刻みのサイズＷｕを小さくすること
が必要となる。
【００１７】しかし、一方で、制御信号のビット数ｍを
大きくすることは、出力回路４０に供給しなくてはなら
ない制御信号の本数が増加することとなり、回路量を考
えるとｍは小さいことが望ましい。よって、要求される
カバーすべきインピーダンスの範囲や、整合精度、コス
トなどを考慮して制御信号のビット数ｍが決められる
（先の例ではｍ＝4 ）。
大きくすることは、出力回路４０に供給しなくてはなら
ない制御信号の本数が増加することとなり、回路量を考
えるとｍは小さいことが望ましい。よって、要求される
カバーすべきインピーダンスの範囲や、整合精度、コス
トなどを考慮して制御信号のビット数ｍが決められる
（先の例ではｍ＝4 ）。
【００１８】以上説明したように、所望のインピーダン
スを実現するために必要な出力駆動トランジスタのサイ
ズは、特定のサイズＷｕを単位としたものとなるが、実
際、インピーダンスを決めるのは出力駆動トランジスタ
を構成するＭＯＳトランジスタの電流駆動力であり、こ
れは概略Ｗ／Ｌ（ＷはＭＯＳトランジスタのチャネル
幅、ＬはＭＯＳトランジスタのチャネル長、ゲート幅）
で決まる。よって、出力駆動トランジスタのゲート幅Ｌ
が変ると、当然ながら出力駆動トランジスタのチャネル
幅Ｗも変更してインピーダンスを調整する必要がある。
スを実現するために必要な出力駆動トランジスタのサイ
ズは、特定のサイズＷｕを単位としたものとなるが、実
際、インピーダンスを決めるのは出力駆動トランジスタ
を構成するＭＯＳトランジスタの電流駆動力であり、こ
れは概略Ｗ／Ｌ（ＷはＭＯＳトランジスタのチャネル
幅、ＬはＭＯＳトランジスタのチャネル長、ゲート幅）
で決まる。よって、出力駆動トランジスタのゲート幅Ｌ
が変ると、当然ながら出力駆動トランジスタのチャネル
幅Ｗも変更してインピーダンスを調整する必要がある。
【００１９】通常、ＭＯＳトランジスタのゲート幅Ｌ
は、それが属する世代に応じた製造プロセスによって決
まっており、殆んどの回路を構成する上で特性上の問題
がない範囲内で最小の一定の値を採用するのが普通であ
る。
は、それが属する世代に応じた製造プロセスによって決
まっており、殆んどの回路を構成する上で特性上の問題
がない範囲内で最小の一定の値を採用するのが普通であ
る。
【００２０】しかし、出力駆動トランジスタは、ＩＣチ
ップ内部のゲート回路を駆動するのと異なり、ＩＣチッ
プ外部の大きな負荷を駆動し、かつ電流駆動力も必要と
なる。そのため、出力駆動トランジスタは、過渡状態と
して電流を流す時間が他のＭＯＳトランジスタ（内部回
路のＭＯＳトランジスタ）に比べて非常に長くなり、電
流を流す間に生じるホットキャリアによる信頼性劣化に
ついても電流を流す時間が長い分、厳しくなる。よっ
て、出力駆動トランジスタのゲート幅Ｌは、内部回路の
ＭＯＳトランジスタのゲート幅Ｌに比べて、太めに設計
することが一般的である。
ップ内部のゲート回路を駆動するのと異なり、ＩＣチッ
プ外部の大きな負荷を駆動し、かつ電流駆動力も必要と
なる。そのため、出力駆動トランジスタは、過渡状態と
して電流を流す時間が他のＭＯＳトランジスタ（内部回
路のＭＯＳトランジスタ）に比べて非常に長くなり、電
流を流す間に生じるホットキャリアによる信頼性劣化に
ついても電流を流す時間が長い分、厳しくなる。よっ
て、出力駆動トランジスタのゲート幅Ｌは、内部回路の
ＭＯＳトランジスタのゲート幅Ｌに比べて、太めに設計
することが一般的である。
【００２１】さらに、出力駆動トランジスタは、ＩＣの
外部ピンに印加される静電気によるサージ（ＥＳＤ）が
出力端子ＤＱを介してドレインに印加されることにな
り、このＥＳＤに対する耐圧を確保するためにもそのゲ
ート幅Ｌを太目にすることが必要となる。
外部ピンに印加される静電気によるサージ（ＥＳＤ）が
出力端子ＤＱを介してドレインに印加されることにな
り、このＥＳＤに対する耐圧を確保するためにもそのゲ
ート幅Ｌを太目にすることが必要となる。
【００２２】しかし、一方で、ＭＯＳトランジスタのゲ
ート幅Ｌを太くすることは、ＭＯＳトランジスタの性能
を落とすことになり、特に出力駆動トランジスタは、駆
動する負荷が大きい分、ＩＣチップの性能に及ぼす影響
が大きい。よって、ＥＳＤ、信頼性の問題がない範囲内
で最小のゲート幅Ｌを採用することが重要になる。
ート幅Ｌを太くすることは、ＭＯＳトランジスタの性能
を落とすことになり、特に出力駆動トランジスタは、駆
動する負荷が大きい分、ＩＣチップの性能に及ぼす影響
が大きい。よって、ＥＳＤ、信頼性の問題がない範囲内
で最小のゲート幅Ｌを採用することが重要になる。
【００２３】ところが、ＥＳＤは、実際のＩＣチップで
評価してみないと、実際のＥＳＤ耐圧の実力が不明であ
る。ＥＳＤ耐圧は、ＩＣの製造プロセス、パッケージ、
保護回路など種々の要因によって大きく左右され、回路
特性のように予め精度よくシミュレーションすることが
できないからである。
評価してみないと、実際のＥＳＤ耐圧の実力が不明であ
る。ＥＳＤ耐圧は、ＩＣの製造プロセス、パッケージ、
保護回路など種々の要因によって大きく左右され、回路
特性のように予め精度よくシミュレーションすることが
できないからである。
【００２４】よって、実際のＩＣチップで評価した結
果、設計時に想定した値から出力駆動トランジスタのゲ
ート幅Ｌを変更せざるを得ないことがしばしばある。こ
れに対して、ＭＯＳトランジスタの信頼性は、ＥＳＤに
比べれば、データベースに基づいて予想がつくといえ
る。
果、設計時に想定した値から出力駆動トランジスタのゲ
ート幅Ｌを変更せざるを得ないことがしばしばある。こ
れに対して、ＭＯＳトランジスタの信頼性は、ＥＳＤに
比べれば、データベースに基づいて予想がつくといえ
る。
【００２５】しかし、実際に使用される製造プロセス
が、設計時に想定していたプロセスから変わらないとは
限らず、また、出力駆動トランジスタは、その電流を流
す時間が出力負荷などにより大きく左右されるので、実
際のＩＣチップで評価することが必要であり、出力駆動
トランジスタのゲート幅ＬがＩＣチップの設計後に見直
されることがある。
が、設計時に想定していたプロセスから変わらないとは
限らず、また、出力駆動トランジスタは、その電流を流
す時間が出力負荷などにより大きく左右されるので、実
際のＩＣチップで評価することが必要であり、出力駆動
トランジスタのゲート幅ＬがＩＣチップの設計後に見直
されることがある。
【００２６】実際、出力駆動トランジスタのレイアウト
設計をする際は、ゲート幅Ｌやチャネル幅Ｗの変更に備
えて設計をしておくことが一般的であり、出力駆動トラ
ンジスタのゲート幅Ｌに関しては、ゲートとなる多結晶
シリコン配線の幅を変えられるようにしておけばよい。
設計をする際は、ゲート幅Ｌやチャネル幅Ｗの変更に備
えて設計をしておくことが一般的であり、出力駆動トラ
ンジスタのゲート幅Ｌに関しては、ゲートとなる多結晶
シリコン配線の幅を変えられるようにしておけばよい。
【００２７】しかし、出力駆動トランジスタのチャネル
幅Ｗを変えるとなると、拡散領域（ドレイン、ソース領
域）の幅を変えることになり、製造工程の一番最初から
のやり直しが必要になり、非常にＴＡＴ（ターンアラウ
ンドタイム）が悪い上に、既に拡散領域の加工が済んだ
製造ロットは無駄となる。
幅Ｗを変えるとなると、拡散領域（ドレイン、ソース領
域）の幅を変えることになり、製造工程の一番最初から
のやり直しが必要になり、非常にＴＡＴ（ターンアラウ
ンドタイム）が悪い上に、既に拡散領域の加工が済んだ
製造ロットは無駄となる。
【００２８】そこで、予め、互いに異なるサイズの複数
のＭＯＳトランジスタを用意しておき、それらに対して
アルミニウム配線により選択的に接続／非接続を行うオ
プション配線を用いて、ＭＯＳトランジスタのサイズの
調整を行うようにしている。
のＭＯＳトランジスタを用意しておき、それらに対して
アルミニウム配線により選択的に接続／非接続を行うオ
プション配線を用いて、ＭＯＳトランジスタのサイズの
調整を行うようにしている。
【００２９】つまり、ＭＯＳトランジスタの設計サイズ
（チャネル幅Ｗ）を２割増しにするには、設計サイズの
１／５のサイズのトランジスタを並列に追加接続するこ
とにより実現することができる。
（チャネル幅Ｗ）を２割増しにするには、設計サイズの
１／５のサイズのトランジスタを並列に追加接続するこ
とにより実現することができる。
【００３０】よって、ＭＯＳトランジスタの設計サイズ
に対してそれより小さいサイズのＭＯＳトランジスタを
数種類用意しておけば、ＭＯＳトランジスタのサイズの
変更が可能となる。それらのサイズの合計で設計サイズ
の倍になれば、ゲート幅Ｌはほぼ倍の太さにまで変更す
ることができる。
に対してそれより小さいサイズのＭＯＳトランジスタを
数種類用意しておけば、ＭＯＳトランジスタのサイズの
変更が可能となる。それらのサイズの合計で設計サイズ
の倍になれば、ゲート幅Ｌはほぼ倍の太さにまで変更す
ることができる。
【００３１】ここで、前記したようなプログラマブルイ
ンピーダンスバッファ回路について、ＭＯＳトランジス
タのサイズの変更を考える。この場合、前述したよう
に、最小刻みのサイズＷｕを単位としてその２倍、４
倍、…の如く決まったサイズの各ＭＯＳトランジスタを
用意する必要がある。
ンピーダンスバッファ回路について、ＭＯＳトランジス
タのサイズの変更を考える。この場合、前述したよう
に、最小刻みのサイズＷｕを単位としてその２倍、４
倍、…の如く決まったサイズの各ＭＯＳトランジスタを
用意する必要がある。
【００３２】よって、前記したように出力駆動トランジ
スタのチャネル幅Ｗを調節するためには、例えば図７に
示すプルダウン側出力駆動トランジスタのように、サイ
ズがＷon、Ｗｕ、２×Ｗｕ、４×Ｗｕ、…、２×(m-1)
Ｗｕの各ＭＯＳトランジスタＺ０、１Ｚ、２Ｚ、４Ｚ、
８Ｚについて、同じ割合でサイズ調節ができるように、
各ＭＯＳトランジスタそれぞれに対して微調用のＭＯＳ
トランジスタを多数個づつ用意することが必要になる。
スタのチャネル幅Ｗを調節するためには、例えば図７に
示すプルダウン側出力駆動トランジスタのように、サイ
ズがＷon、Ｗｕ、２×Ｗｕ、４×Ｗｕ、…、２×(m-1)
Ｗｕの各ＭＯＳトランジスタＺ０、１Ｚ、２Ｚ、４Ｚ、
８Ｚについて、同じ割合でサイズ調節ができるように、
各ＭＯＳトランジスタそれぞれに対して微調用のＭＯＳ
トランジスタを多数個づつ用意することが必要になる。
【００３３】この場合、５種類のサイズ（Ｗon、Ｗｕ、
２×Ｗｕ、４×Ｗｕ、８×Ｗｕ）のトランジスタＺ０、
１Ｚ、２Ｚ、４Ｚ、８Ｚそれぞれに４個の微調用のトラ
ンジスタを設けると仮定すると、５×４＝２０個の微調
用ＭＯＳトランジスタが必要となり、レイアウト上、非
常に面積を要する。
２×Ｗｕ、４×Ｗｕ、８×Ｗｕ）のトランジスタＺ０、
１Ｚ、２Ｚ、４Ｚ、８Ｚそれぞれに４個の微調用のトラ
ンジスタを設けると仮定すると、５×４＝２０個の微調
用ＭＯＳトランジスタが必要となり、レイアウト上、非
常に面積を要する。
【００３４】さらに、最小刻みのサイズＷｕは元来小さ
な値であるので、それに対する微調用ＭＯＳトランジス
タはさらに小さなサイズとなる。例えば図７に示した回
路例を０．４μｍ世代の製造プロセスで実現しようとす
ると、インピーダンス合わせ込み用のトランジスタにお
いて最小刻みのサイズＷｕが２μｍ程度となり、微調用
のトランジスタはナローチャネル効果が現れる領域のサ
イズとなってしまう。
な値であるので、それに対する微調用ＭＯＳトランジス
タはさらに小さなサイズとなる。例えば図７に示した回
路例を０．４μｍ世代の製造プロセスで実現しようとす
ると、インピーダンス合わせ込み用のトランジスタにお
いて最小刻みのサイズＷｕが２μｍ程度となり、微調用
のトランジスタはナローチャネル効果が現れる領域のサ
イズとなってしまう。
【００３５】上記したようなプログラマブルインピーダ
ンスバッファ機能を搭載した従来例の出力回路において
問題が前記したような発生する根本は、出力駆動トラン
ジスタを構成する全てのトランジスタ（オフセット分の
サイズＷonおよびｍビットの制御信号に対応する互いに
異なるｍ個のサイズＷｕ、２×Ｗｕ、４×Ｗｕ、…、２
×(m-1) Ｗｕを持つ各トランジスタ）それぞれに微調用
のトランジスタを設けることにあった。
ンスバッファ機能を搭載した従来例の出力回路において
問題が前記したような発生する根本は、出力駆動トラン
ジスタを構成する全てのトランジスタ（オフセット分の
サイズＷonおよびｍビットの制御信号に対応する互いに
異なるｍ個のサイズＷｕ、２×Ｗｕ、４×Ｗｕ、…、２
×(m-1) Ｗｕを持つ各トランジスタ）それぞれに微調用
のトランジスタを設けることにあった。
【００３６】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路は、出力回路のインピーダンスを外部イ
ンピーダンスに合わせて調節可能とするプログラマブル
インピーダンスバッファ機能を搭載する場合、設計後に
ＥＳＤ耐圧、信頼性などを実際のＩＣチップで評価した
上でゲート幅Ｌが変更されることがある出力駆動トラン
ジスタに対してサイズ調整用のトランジスタを設けよう
とすると、製造プロセスとの整合性が非常に悪いという
問題があった。
半導体集積回路は、出力回路のインピーダンスを外部イ
ンピーダンスに合わせて調節可能とするプログラマブル
インピーダンスバッファ機能を搭載する場合、設計後に
ＥＳＤ耐圧、信頼性などを実際のＩＣチップで評価した
上でゲート幅Ｌが変更されることがある出力駆動トラン
ジスタに対してサイズ調整用のトランジスタを設けよう
とすると、製造プロセスとの整合性が非常に悪いという
問題があった。
【００３７】本発明は上記の問題点を解決すべくなされ
たもので、出力回路にプログラマブルインピーダンスバ
ッファ機能を搭載する場合、インピーダンスの整合精度
を上げ、かつ、低コストで提供し得る半導体集積回路を
提供することを目的とする。
たもので、出力回路にプログラマブルインピーダンスバ
ッファ機能を搭載する場合、インピーダンスの整合精度
を上げ、かつ、低コストで提供し得る半導体集積回路を
提供することを目的とする。
【００３８】
【課題を解決するための手段】本発明の半導体集積回路
は、外部出力ノードにそれぞれの電流経路の一端が接続
され、それぞれ対応して単位チャネル幅の２0 倍から２
(n-1) 倍まで級数的に増加するチャネル幅を持つｎ個の
ＭＯＳトランジスタと、前記ｎ個のＭＯＳトランジスタ
のうちの一部であるｍ個のトランジスタのゲートノード
に対応して接続されたｍ本の出力制御信号配線と、前記
ｎ個のＭＯＳトランジスタのうちの残りである（ｎ−
ｍ）個のトランジスタのゲート電極に接続され、前記
（ｎ−ｍ）個のトランジスタを非導通状態に固定するた
めの状態固定用配線を具備することを特徴とする。
は、外部出力ノードにそれぞれの電流経路の一端が接続
され、それぞれ対応して単位チャネル幅の２0 倍から２
(n-1) 倍まで級数的に増加するチャネル幅を持つｎ個の
ＭＯＳトランジスタと、前記ｎ個のＭＯＳトランジスタ
のうちの一部であるｍ個のトランジスタのゲートノード
に対応して接続されたｍ本の出力制御信号配線と、前記
ｎ個のＭＯＳトランジスタのうちの残りである（ｎ−
ｍ）個のトランジスタのゲート電極に接続され、前記
（ｎ−ｍ）個のトランジスタを非導通状態に固定するた
めの状態固定用配線を具備することを特徴とする。
【００３９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路の第１の実施の形態に係るプログラマブルインピ
ーダンスバッファ機能を搭載したメモリＩＣの出力回路
のプルダウン側回路について、ウエハー製造工程におけ
る出力駆動制御信号用配線の形成前における等価回路の
一例を示している。
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路の第１の実施の形態に係るプログラマブルインピ
ーダンスバッファ機能を搭載したメモリＩＣの出力回路
のプルダウン側回路について、ウエハー製造工程におけ
る出力駆動制御信号用配線の形成前における等価回路の
一例を示している。
【００４０】図２および図３は、図１中の出力駆動トラ
ンジスタの選択的な構成要素がオプション配線により駆
動力の範囲（出力インピーダンスのカバー範囲）が異な
るように実現された２種類の出力回路を示している。
ンジスタの選択的な構成要素がオプション配線により駆
動力の範囲（出力インピーダンスのカバー範囲）が異な
るように実現された２種類の出力回路を示している。
【００４１】図１の出力回路１０においては、出力駆動
トランジスタの構成要素としてのオフセットとして使用
するサイズＷonを持つトランジスタＴroと、例えば４ビ
ットの出力制御信号Ｃ０〜Ｃ３のビット数ｍより多数の
ｎ（本例ではｎ＝5 ）個の互いに異なるサイズを有する
トランジスタＴr1〜Ｔr5が設けられている。
トランジスタの構成要素としてのオフセットとして使用
するサイズＷonを持つトランジスタＴroと、例えば４ビ
ットの出力制御信号Ｃ０〜Ｃ３のビット数ｍより多数の
ｎ（本例ではｎ＝5 ）個の互いに異なるサイズを有する
トランジスタＴr1〜Ｔr5が設けられている。
【００４２】この場合、トランジスタＴr1〜Ｔr5は、単
位チャネル幅（サイズ）Ｗｕを有するトランジスタＴr1
のＷｕを基準にしてそれぞれ対応して２0 倍から２
(n-1) まで級数的に増加するものであり、それぞれのサ
イズはＷｕ、２×Ｗｕ、４×Ｗｕ、８×Ｗｕ、１６×Ｗ
ｕである。
位チャネル幅（サイズ）Ｗｕを有するトランジスタＴr1
のＷｕを基準にしてそれぞれ対応して２0 倍から２
(n-1) まで級数的に増加するものであり、それぞれのサ
イズはＷｕ、２×Ｗｕ、４×Ｗｕ、８×Ｗｕ、１６×Ｗ
ｕである。
【００４３】そして、サイズＷonを持つトランジスタＴ
roに対してのみｐ（本例ではｐ＝5）個の微調用トラン
ジスタＴro1 〜Ｔro5 が設けられて並列に接続されてい
る。なお、上記各トランジスタＴro、Ｔro1 〜Ｔro5 、
Ｔr1〜Ｔr5は、それぞれＮチャネル型のＭＯＳトランジ
スタであり、それぞれの電流経路の一端（本例ではドレ
イン）が例えば出力パッドＤＱを介して外部出力ノード
に接続されており、それぞれのソースが本例では接地電
位Ｖssのノードに接続されている。
roに対してのみｐ（本例ではｐ＝5）個の微調用トラン
ジスタＴro1 〜Ｔro5 が設けられて並列に接続されてい
る。なお、上記各トランジスタＴro、Ｔro1 〜Ｔro5 、
Ｔr1〜Ｔr5は、それぞれＮチャネル型のＭＯＳトランジ
スタであり、それぞれの電流経路の一端（本例ではドレ
イン）が例えば出力パッドＤＱを介して外部出力ノード
に接続されており、それぞれのソースが本例では接地電
位Ｖssのノードに接続されている。
【００４４】上記制御信号Ｃ０〜Ｃ３のビット数ｍは、
出力回路１０が実際にカバーすべきインピーダンスの範
囲およびその整合の精度により決まるものであり、本例
では前述した従来例と同様にｍ＝４と設定している。ま
た、サイズＷonを持つトランジスタＴroについては、そ
のチャネル幅Ｗを例えば２倍まで増やせるように前記微
調用のトランジスタＴro1 〜Ｔro5 を付加している。
出力回路１０が実際にカバーすべきインピーダンスの範
囲およびその整合の精度により決まるものであり、本例
では前述した従来例と同様にｍ＝４と設定している。ま
た、サイズＷonを持つトランジスタＴroについては、そ
のチャネル幅Ｗを例えば２倍まで増やせるように前記微
調用のトランジスタＴro1 〜Ｔro5 を付加している。
【００４５】そして、前記互いに異なる５個のサイズＷ
ｕ、２×Ｗｕ、４×Ｗｕ、８×Ｗｕ、１６×Ｗｕを持つ
５個のトランジスタＴr1〜Ｔr5の各ゲートと４ビットの
制御信号Ｃ０〜Ｃ３との接続関係は、ＥＳＤ耐圧、信頼
性などを実際のＩＣチップで評価した上で決定され、こ
の決定に基づいて、例えば最上層配線用のマスクパター
ンに基づいて形成されるアルミニウム配線などのオプシ
ョン配線により図２あるいは図３に示すように接続され
ている。
ｕ、２×Ｗｕ、４×Ｗｕ、８×Ｗｕ、１６×Ｗｕを持つ
５個のトランジスタＴr1〜Ｔr5の各ゲートと４ビットの
制御信号Ｃ０〜Ｃ３との接続関係は、ＥＳＤ耐圧、信頼
性などを実際のＩＣチップで評価した上で決定され、こ
の決定に基づいて、例えば最上層配線用のマスクパター
ンに基づいて形成されるアルミニウム配線などのオプシ
ョン配線により図２あるいは図３に示すように接続され
ている。
【００４６】即ち、製造後のＩＣチップのサンプルでＥ
ＳＤ耐圧、信頼性などを評価した結果、出力駆動トラン
ジスタのゲート幅Ｌがそのままでよい場合には、図２に
示すように、Ｗｕ、２×Ｗｕ、４×Ｗｕ、８×Ｗｕを持
つ４個のトランジスタのゲートＴr1〜Ｔr4に４ビットの
制御信号Ｃ０〜Ｃ３の各ビットを接続し、最大サイズ１
６×Ｗｕを持つトランジスタＴr5を非導通状態に固定す
るようにそのゲートを接地電位Ｖssに固定するようにオ
プション配線１１ａを形成して製品化する。
ＳＤ耐圧、信頼性などを評価した結果、出力駆動トラン
ジスタのゲート幅Ｌがそのままでよい場合には、図２に
示すように、Ｗｕ、２×Ｗｕ、４×Ｗｕ、８×Ｗｕを持
つ４個のトランジスタのゲートＴr1〜Ｔr4に４ビットの
制御信号Ｃ０〜Ｃ３の各ビットを接続し、最大サイズ１
６×Ｗｕを持つトランジスタＴr5を非導通状態に固定す
るようにそのゲートを接地電位Ｖssに固定するようにオ
プション配線１１ａを形成して製品化する。
【００４７】この際、微調用トランジスタＴro1 〜Ｔro
5 については、それぞれのゲートノードを選択的に非導
通状態設定用の固定レベル（接地電位Ｖss）あるいは導
通状態設定用の固定レベル（電源電位Ｖcc）に接続する
ように、前記オプション配線１１ａの形成と同時にオプ
ション配線１１ａを形成することにより選択的に設定す
ることができる。
5 については、それぞれのゲートノードを選択的に非導
通状態設定用の固定レベル（接地電位Ｖss）あるいは導
通状態設定用の固定レベル（電源電位Ｖcc）に接続する
ように、前記オプション配線１１ａの形成と同時にオプ
ション配線１１ａを形成することにより選択的に設定す
ることができる。
【００４８】従って、例えば図２中に示すように、微調
用トランジスタＴro1 〜Ｔro5 を全て使用状態（オン状
態）に設定するように各ゲートノードをＶccノードに接
続すれば、そのチャネル幅を２倍まで増やすことができ
る。
用トランジスタＴro1 〜Ｔro5 を全て使用状態（オン状
態）に設定するように各ゲートノードをＶccノードに接
続すれば、そのチャネル幅を２倍まで増やすことができ
る。
【００４９】このように製品化されたＩＣにおける制御
信号Ｃ０〜Ｃ３による出力駆動トランジスタのサイズの
可変範囲（出力インピーダンスのカバー範囲）を図４中
にＡで示す。
信号Ｃ０〜Ｃ３による出力駆動トランジスタのサイズの
可変範囲（出力インピーダンスのカバー範囲）を図４中
にＡで示す。
【００５０】これに対して、製造後のＩＣチップのサン
プルでＥＳＤ耐圧、信頼性などを評価した結果、出力駆
動トランジスタのゲート幅Ｌを太くしなくてはならない
場合には、図３に示すように、最小刻みのサイズＷｕを
持つトランジスタＴr1を非導通状態に固定するため、そ
のゲート電位を接地レベルＶssに固定する。また、それ
ぞれ２×Ｗｕ、４×Ｗｕ、８×Ｗｕ、１６×Ｗｕのサイ
ズを持つ４個のトランジスタＴr2〜Ｔr5のゲートに４ビ
ットの制御信号Ｃ０〜Ｃ３の各ビットを接続する（つま
り、図２と比べて４ビットの制御信号Ｃ０〜Ｃ３を１ビ
ットづつシフトした接続状態）ようにオプション配線１
１ｂを形成して製品化する。
プルでＥＳＤ耐圧、信頼性などを評価した結果、出力駆
動トランジスタのゲート幅Ｌを太くしなくてはならない
場合には、図３に示すように、最小刻みのサイズＷｕを
持つトランジスタＴr1を非導通状態に固定するため、そ
のゲート電位を接地レベルＶssに固定する。また、それ
ぞれ２×Ｗｕ、４×Ｗｕ、８×Ｗｕ、１６×Ｗｕのサイ
ズを持つ４個のトランジスタＴr2〜Ｔr5のゲートに４ビ
ットの制御信号Ｃ０〜Ｃ３の各ビットを接続する（つま
り、図２と比べて４ビットの制御信号Ｃ０〜Ｃ３を１ビ
ットづつシフトした接続状態）ようにオプション配線１
１ｂを形成して製品化する。
【００５１】この際、微調用トランジスタＴro1 〜Ｔro
5 については、それぞれのゲートノードを選択的に非導
通状態設定用の固定レベル（接地電位Ｖss）あるいは導
通状態設定用の固定レベル（電源電位Ｖcc）に接続する
ように、前記オプション配線１１ｂの形成と同時にオプ
ション配線１１ｂを形成することにより選択的に設定す
ることができる。
5 については、それぞれのゲートノードを選択的に非導
通状態設定用の固定レベル（接地電位Ｖss）あるいは導
通状態設定用の固定レベル（電源電位Ｖcc）に接続する
ように、前記オプション配線１１ｂの形成と同時にオプ
ション配線１１ｂを形成することにより選択的に設定す
ることができる。
【００５２】従って、例えば図３中に示すように、微調
用トランジスタＴro1 〜Ｔro5 を全て使用状態（オン状
態）に設定するように各ゲートノードをＶccノードに接
続すれば、そのチャネル幅を２倍まで増やすことができ
る。
用トランジスタＴro1 〜Ｔro5 を全て使用状態（オン状
態）に設定するように各ゲートノードをＶccノードに接
続すれば、そのチャネル幅を２倍まで増やすことができ
る。
【００５３】このように製品化されたＩＣにおける制御
信号Ｃ０〜Ｃ３による出力駆動トランジスタのサイズの
可変範囲（出力インピーダンスのカバー範囲）を図４中
にＢで示す。
信号Ｃ０〜Ｃ３による出力駆動トランジスタのサイズの
可変範囲（出力インピーダンスのカバー範囲）を図４中
にＢで示す。
【００５４】図３の接続によれば、サイズＷonを持つト
ランジスタＴroおよび微調用トランジスタＴro1 〜Ｔro
5 およびトランジスタＴr1を除いた４個のトランジスタ
Ｔr2〜Ｔr5のチャネル幅Ｗの制御範囲が、図２の接続に
よる４個のトランジスタＴr1〜Ｔr4のチャネル幅Ｗの制
御範囲と比べて２倍に変化するので、出力駆動トランジ
スタのゲート幅Ｌを変えることにより、チャネル幅Ｗ当
りの駆動力が半減しても、その分を補うことができる。
ランジスタＴroおよび微調用トランジスタＴro1 〜Ｔro
5 およびトランジスタＴr1を除いた４個のトランジスタ
Ｔr2〜Ｔr5のチャネル幅Ｗの制御範囲が、図２の接続に
よる４個のトランジスタＴr1〜Ｔr4のチャネル幅Ｗの制
御範囲と比べて２倍に変化するので、出力駆動トランジ
スタのゲート幅Ｌを変えることにより、チャネル幅Ｗ当
りの駆動力が半減しても、その分を補うことができる。
【００５５】なお、出力駆動トランジスタのゲート幅Ｌ
を変えることにより、チャネル幅Ｗ当りの駆動力が減っ
たとしても半減まではしない場合、前述した図３の接続
のように図２の接続と比べてトランジスタのサイズを２
倍に変更してしまうと、インピーダンスをカバーする範
囲が所望の範囲からずれてしまう場合がある。
を変えることにより、チャネル幅Ｗ当りの駆動力が減っ
たとしても半減まではしない場合、前述した図３の接続
のように図２の接続と比べてトランジスタのサイズを２
倍に変更してしまうと、インピーダンスをカバーする範
囲が所望の範囲からずれてしまう場合がある。
【００５６】その場合は、微調用トランジスタＴro1 〜
Ｔro5 を使用してサイズＷonを持つトランジスタＴroの
サイズを増やすとしても２倍までは増やさないように微
調する（微調用トランジスタＴro1 〜Ｔro5 の一部を選
択的にオン状態に制御するようにオプション配線１１ｂ
を形成する）ことにより、インピーダンスを変化させ、
制御信号Ｃ０〜Ｃ３による出力駆動トランジスタのサイ
ズの可変範囲（出力インピーダンスのカバー範囲）を図
４中に示すように所望の範囲に設定することができる。
Ｔro5 を使用してサイズＷonを持つトランジスタＴroの
サイズを増やすとしても２倍までは増やさないように微
調する（微調用トランジスタＴro1 〜Ｔro5 の一部を選
択的にオン状態に制御するようにオプション配線１１ｂ
を形成する）ことにより、インピーダンスを変化させ、
制御信号Ｃ０〜Ｃ３による出力駆動トランジスタのサイ
ズの可変範囲（出力インピーダンスのカバー範囲）を図
４中に示すように所望の範囲に設定することができる。
【００５７】即ち、図１に示した出力回路１０において
は、トランジスタＴro、Ｔr1〜Ｔr5のそれぞれに微調用
トランジスタを設けることなく、級数的にサイズの異な
る出力駆動トランジスタＴr1〜Ｔr5を制御信号ビット数
ｍより多く設け、トランジスタＴroに対してのみ微調用
トランジスタＴro1 〜Ｔro5 を設けている。
は、トランジスタＴro、Ｔr1〜Ｔr5のそれぞれに微調用
トランジスタを設けることなく、級数的にサイズの異な
る出力駆動トランジスタＴr1〜Ｔr5を制御信号ビット数
ｍより多く設け、トランジスタＴroに対してのみ微調用
トランジスタＴro1 〜Ｔro5 を設けている。
【００５８】そして、級数的にサイズの異なるトランジ
スタＴr1〜Ｔr4またはＴr2〜Ｔr5の各ゲートに対するｍ
ビットの制御信号の接続を選択的に行うようにシフトす
ることにより、出力駆動トランジスタのサイズを（サイ
ズＷon＋微調用トランジスタＴro1 〜Ｔro5 の使用分の
サイズ）から（Ｗon＋微調用トランジスタＴro1 〜Ｔro
5 の使用分のサイズ＋１５×Ｗｕ）まで、または、出力
駆動トランジスタのサイズを（サイズＷon＋微調用トラ
ンジスタＴro1 〜Ｔro5 の使用分のサイズ）から（Ｗon
＋微調用トランジスタＴro1 〜Ｔro5 の使用分のサイズ
＋３０×Ｗｕ）まで調整することを可能としている。
スタＴr1〜Ｔr4またはＴr2〜Ｔr5の各ゲートに対するｍ
ビットの制御信号の接続を選択的に行うようにシフトす
ることにより、出力駆動トランジスタのサイズを（サイ
ズＷon＋微調用トランジスタＴro1 〜Ｔro5 の使用分の
サイズ）から（Ｗon＋微調用トランジスタＴro1 〜Ｔro
5 の使用分のサイズ＋１５×Ｗｕ）まで、または、出力
駆動トランジスタのサイズを（サイズＷon＋微調用トラ
ンジスタＴro1 〜Ｔro5 の使用分のサイズ）から（Ｗon
＋微調用トランジスタＴro1 〜Ｔro5 の使用分のサイズ
＋３０×Ｗｕ）まで調整することを可能としている。
【００５９】この場合、カバーすべきインピーダンスの
上限に相当する出力駆動トランジスタのサイズは（サイ
ズＷon＋微調用トランジスタＴro1 〜Ｔro5 の使用分の
サイズ）となり、カバーすべきインピーダンスの下限に
相当する出力駆動トランジスタのサイズは、（Ｗon＋微
調用トランジスタＴro1 〜Ｔro5 の使用分のサイズ＋３
０×Ｗｕ）となる。
上限に相当する出力駆動トランジスタのサイズは（サイ
ズＷon＋微調用トランジスタＴro1 〜Ｔro5 の使用分の
サイズ）となり、カバーすべきインピーダンスの下限に
相当する出力駆動トランジスタのサイズは、（Ｗon＋微
調用トランジスタＴro1 〜Ｔro5 の使用分のサイズ＋３
０×Ｗｕ）となる。
【００６０】上述したように、本実施例のメモリＩＣの
出力回路では、４ビットの制御信号により出力駆動トラ
ンジスタのサイズを変えることにより出力駆動トランジ
スタのインピーダンスを所望の値に調整するプログラマ
ブルインピーダンスバッファ機能を持たせる場合、出力
駆動トランジスタの構成要素として、オフセット用のト
ランジスタＴroおよびその微調用トランジスタＴro1 〜
Ｔro5 と、級数的に増加する互いに異なるサイズを持つ
５個のトランジスタＴr1〜Ｔr5が存在しており、上記５
個のトランジスタＴr1〜Ｔr5に対する４ビットの制御信
号Ｃ０〜Ｃ３の接続をオプション配線１１ａあるいは１
１ｂにより変更可能となっているので、出力駆動トラン
ジスタのチャネル幅Ｗを大きな制御範囲内で微調整する
ことが可能になっている。
出力回路では、４ビットの制御信号により出力駆動トラ
ンジスタのサイズを変えることにより出力駆動トランジ
スタのインピーダンスを所望の値に調整するプログラマ
ブルインピーダンスバッファ機能を持たせる場合、出力
駆動トランジスタの構成要素として、オフセット用のト
ランジスタＴroおよびその微調用トランジスタＴro1 〜
Ｔro5 と、級数的に増加する互いに異なるサイズを持つ
５個のトランジスタＴr1〜Ｔr5が存在しており、上記５
個のトランジスタＴr1〜Ｔr5に対する４ビットの制御信
号Ｃ０〜Ｃ３の接続をオプション配線１１ａあるいは１
１ｂにより変更可能となっているので、出力駆動トラン
ジスタのチャネル幅Ｗを大きな制御範囲内で微調整する
ことが可能になっている。
【００６１】即ち、本実施例のメモリＩＣの出力回路に
よれば、出力回路のインピーダンスを外部インピーダン
スに合わせて調節可能とするプログラマブルインピーダ
ンスバッファ機能を搭載した場合に、出力駆動トランジ
スタの設計後にそのゲート幅Ｌが変更となっても、チャ
ネル幅Ｗの変更が容易となり、インピーダンス調整用制
御信号のビット数ｎの数倍のサイズ調整用のトランジス
タを用意したり、ナローチャネル効果が問題となるよう
なサイズのチャネル幅Ｗのトランジスタを用いることも
不要となるので、コストをかけずにインピーダンスの整
合精度を保ったままで出力駆動トランジスタのサイズの
変更が可能となる。
よれば、出力回路のインピーダンスを外部インピーダン
スに合わせて調節可能とするプログラマブルインピーダ
ンスバッファ機能を搭載した場合に、出力駆動トランジ
スタの設計後にそのゲート幅Ｌが変更となっても、チャ
ネル幅Ｗの変更が容易となり、インピーダンス調整用制
御信号のビット数ｎの数倍のサイズ調整用のトランジス
タを用意したり、ナローチャネル効果が問題となるよう
なサイズのチャネル幅Ｗのトランジスタを用いることも
不要となるので、コストをかけずにインピーダンスの整
合精度を保ったままで出力駆動トランジスタのサイズの
変更が可能となる。
【００６２】なお、前記４ビットの制御信号Ｃ０〜Ｃ３
をオプション配線（４本の出力制御信号線）１１ａに供
給する制御回路２０は、選択的に使用されるｍ個のＭＯ
ＳトランジスタＴr1〜Ｔr4またはＴr2〜Ｔr5の導通を可
能とするか否かを制御するための出力許可制御信号ＯＥ
と、前記外部出力ノードの出力インピーダンスを所望の
値に制御するために前記ｍ個のＭＯＳトランジスタを選
択的に導通制御するための出力インピーダンス制御信号
Ａ０〜Ａ３（つまり、ｍ個のＭＯＳトランジスタＴr1〜
Ｔr4またはＴr2〜Ｔr5のうちで選択的に導通制御したト
ランジスタおよびオフセット用のトランジスタＴroの微
調用トランジスタＴro1 〜Ｔro5 のうちで導通状態に固
定されたトランジスタによって外部出力ノードの出力イ
ンピーダンスを所望の値に実現する）と、ＩＣの内部回
路からの出力データＤＡＴＡとを論理処理（例えば図５
中に示したような論理ゲート群４３により論理積をとる
処理）して前記制御信号Ｃ０〜Ｃ３の各論理レベルを制
御する。
をオプション配線（４本の出力制御信号線）１１ａに供
給する制御回路２０は、選択的に使用されるｍ個のＭＯ
ＳトランジスタＴr1〜Ｔr4またはＴr2〜Ｔr5の導通を可
能とするか否かを制御するための出力許可制御信号ＯＥ
と、前記外部出力ノードの出力インピーダンスを所望の
値に制御するために前記ｍ個のＭＯＳトランジスタを選
択的に導通制御するための出力インピーダンス制御信号
Ａ０〜Ａ３（つまり、ｍ個のＭＯＳトランジスタＴr1〜
Ｔr4またはＴr2〜Ｔr5のうちで選択的に導通制御したト
ランジスタおよびオフセット用のトランジスタＴroの微
調用トランジスタＴro1 〜Ｔro5 のうちで導通状態に固
定されたトランジスタによって外部出力ノードの出力イ
ンピーダンスを所望の値に実現する）と、ＩＣの内部回
路からの出力データＤＡＴＡとを論理処理（例えば図５
中に示したような論理ゲート群４３により論理積をとる
処理）して前記制御信号Ｃ０〜Ｃ３の各論理レベルを制
御する。
【００６３】前記制御回路２０に入力する出力インピー
ダンス制御信号Ａ０〜Ａ３は、図５を参照して前述した
ように、出力端子ＤＱに接続される出力バスのインピー
ダンスとしてユーザーが所望する値を有する素子ＲＱを
外部端子ＶＺＱに外付け接続すると、出力回路のインピ
ーダンスが前記素子ＲＱのインピーダンスに整合するよ
うに出力駆動トランジスタのサイズを自動的に変えるた
めに生成される制御信号である。
ダンス制御信号Ａ０〜Ａ３は、図５を参照して前述した
ように、出力端子ＤＱに接続される出力バスのインピー
ダンスとしてユーザーが所望する値を有する素子ＲＱを
外部端子ＶＺＱに外付け接続すると、出力回路のインピ
ーダンスが前記素子ＲＱのインピーダンスに整合するよ
うに出力駆動トランジスタのサイズを自動的に変えるた
めに生成される制御信号である。
【００６４】この場合、出力駆動トランジスタの出力イ
ンピーダンスを評価する手段として、図５を参照して前
述したように、出力駆動トランジスタを構成する各トラ
ンジスタと同様のサイズを持つ複数個の評価用トランジ
スタを用意し、そのうちで前記オプション配線１１ａあ
るいは１１ｂにより接続される出力駆動トランジスタの
４個のトランジスタＴr1〜Ｔr4あるいはＴr2〜Ｔr5と同
様のサイズを持つ４個の評価用トランジスタを選択して
その各ゲートを４ビットの評価制御信号の各ビットによ
り制御し、４個の評価用トランジスタのオン／オフ状態
を選択的に制御することにより評価用トランジスタのサ
イズを可変し得るように構成している。
ンピーダンスを評価する手段として、図５を参照して前
述したように、出力駆動トランジスタを構成する各トラ
ンジスタと同様のサイズを持つ複数個の評価用トランジ
スタを用意し、そのうちで前記オプション配線１１ａあ
るいは１１ｂにより接続される出力駆動トランジスタの
４個のトランジスタＴr1〜Ｔr4あるいはＴr2〜Ｔr5と同
様のサイズを持つ４個の評価用トランジスタを選択して
その各ゲートを４ビットの評価制御信号の各ビットによ
り制御し、４個の評価用トランジスタのオン／オフ状態
を選択的に制御することにより評価用トランジスタのサ
イズを可変し得るように構成している。
【００６５】そして、評価用トランジスタと素子ＲＱと
のインピーダンスの整合状態をモニターしながら評価制
御信号を変化させ、整合がとれた時の評価制御信号の内
容をレジスタ回路に記憶させておき、この記憶内容に基
づいて制御回路２０から適切なタイミングで４ビットの
制御信号Ｃ０〜Ｃ３を出力させればよい。
のインピーダンスの整合状態をモニターしながら評価制
御信号を変化させ、整合がとれた時の評価制御信号の内
容をレジスタ回路に記憶させておき、この記憶内容に基
づいて制御回路２０から適切なタイミングで４ビットの
制御信号Ｃ０〜Ｃ３を出力させればよい。
【００６６】あるいは、メモリＩＣのデータ出力端子Ｄ
Ｑに実際に負荷（ＭＰＵなど）を接続した状態でインピ
ーダンスの整合状態を動作上支障が生じないタイミング
でモニターした結果に基づいて決定される制御信号の内
容をレジスタ回路に記憶させておき、この記憶内容に基
づいて制御回路２０から適切なタイミングで４ビットの
制御信号Ｃ０〜Ｃ３を出力させるようにしてもよい。
Ｑに実際に負荷（ＭＰＵなど）を接続した状態でインピ
ーダンスの整合状態を動作上支障が生じないタイミング
でモニターした結果に基づいて決定される制御信号の内
容をレジスタ回路に記憶させておき、この記憶内容に基
づいて制御回路２０から適切なタイミングで４ビットの
制御信号Ｃ０〜Ｃ３を出力させるようにしてもよい。
【００６７】なお、前記実施例は、オフセット用のトラ
ンジスタＴroおよびその微調用トランジスタＴro1 〜Ｔ
ro5 を有する場合を説明したが、上記微調用トランジス
タＴro1 〜Ｔro5 を持たない場合や、さらにオフセット
用のトランジスタＴroを持たない場合でも、前記実施例
における出力駆動トランジスタＴr1〜Ｔr4あるいはＴr2
〜Ｔr5に対して前記実施例と同様に実施可能である。
ンジスタＴroおよびその微調用トランジスタＴro1 〜Ｔ
ro5 を有する場合を説明したが、上記微調用トランジス
タＴro1 〜Ｔro5 を持たない場合や、さらにオフセット
用のトランジスタＴroを持たない場合でも、前記実施例
における出力駆動トランジスタＴr1〜Ｔr4あるいはＴr2
〜Ｔr5に対して前記実施例と同様に実施可能である。
【００６８】また、前記実施例は、メモリＩＣの出力回
路におけるプルダウン側の出力駆動トランジスタのサイ
ズを可変制御する例を示したが、プルアップ側の出力駆
動トランジスタのサイズを可変制御する場合も前記実施
例に準じて実施できる。また、本発明は、メモリＩＣに
限らず、ＩＣの出力回路におけるプルアップ側回路およ
びプルダウン側回路の各出力駆動トランジスタのサイズ
を可変制御する場合にも適用可能であり、この場合にも
前記実施例と同様の効果が得られる。
路におけるプルダウン側の出力駆動トランジスタのサイ
ズを可変制御する例を示したが、プルアップ側の出力駆
動トランジスタのサイズを可変制御する場合も前記実施
例に準じて実施できる。また、本発明は、メモリＩＣに
限らず、ＩＣの出力回路におけるプルアップ側回路およ
びプルダウン側回路の各出力駆動トランジスタのサイズ
を可変制御する場合にも適用可能であり、この場合にも
前記実施例と同様の効果が得られる。
【００６９】また、前記実施例では、出力駆動トランジ
スタの選択的な構成要素のうちの４個のトランジスタと
４ビットの制御信号Ｃ０〜Ｃ３との接続関係を変更する
ために、図２および図３に示すように４ビットの制御信
号Ｃ０〜Ｃ３を１ビットづつシフトした状態を例にとっ
て示したが、上記接続関係の変更は上記例に限られるも
のではない。
スタの選択的な構成要素のうちの４個のトランジスタと
４ビットの制御信号Ｃ０〜Ｃ３との接続関係を変更する
ために、図２および図３に示すように４ビットの制御信
号Ｃ０〜Ｃ３を１ビットづつシフトした状態を例にとっ
て示したが、上記接続関係の変更は上記例に限られるも
のではない。
【００７０】即ち、本発明の半導体集積回路は、外部出
力ノードにそれぞれの電流経路の一端が接続され、それ
ぞれ対応して単位チャネル幅の２0 倍から２(n-1) 倍ま
で級数的に増加するチャネル幅を持つｎ個のＭＯＳトラ
ンジスタと、前記ｎ個のＭＯＳトランジスタのうちの一
部であるｍ個のトランジスタのゲートノードに対応して
接続されたｍ本の出力制御信号配線と、前記ｎ個のＭＯ
Ｓトランジスタのうちの残りである（ｎ−ｍ）個のトラ
ンジスタのゲート電極に接続され、前記（ｎ−ｍ）個の
トランジスタを非導通状態に固定するための状態固定用
配線を具備することを特徴とするものである。
力ノードにそれぞれの電流経路の一端が接続され、それ
ぞれ対応して単位チャネル幅の２0 倍から２(n-1) 倍ま
で級数的に増加するチャネル幅を持つｎ個のＭＯＳトラ
ンジスタと、前記ｎ個のＭＯＳトランジスタのうちの一
部であるｍ個のトランジスタのゲートノードに対応して
接続されたｍ本の出力制御信号配線と、前記ｎ個のＭＯ
Ｓトランジスタのうちの残りである（ｎ−ｍ）個のトラ
ンジスタのゲート電極に接続され、前記（ｎ−ｍ）個の
トランジスタを非導通状態に固定するための状態固定用
配線を具備することを特徴とするものである。
【００７１】さらに、前記外部出力ノードに電流経路の
一端が接続されたｐ個のＭＯＳトランジスタと、前記ｐ
個のＭＯＳトランジスタを選択的に非導通状態あるいは
導通状態に固定するように、それぞれのゲートノードを
選択的に非導通状態設定用の固定レベルあるいは導通状
態設定用の固定レベルに接続した状態固定用配線を具備
することが望ましい。
一端が接続されたｐ個のＭＯＳトランジスタと、前記ｐ
個のＭＯＳトランジスタを選択的に非導通状態あるいは
導通状態に固定するように、それぞれのゲートノードを
選択的に非導通状態設定用の固定レベルあるいは導通状
態設定用の固定レベルに接続した状態固定用配線を具備
することが望ましい。
【００７２】
【発明の効果】上述したように本発明の半導体集積回路
によれば、プログラマブルインピーダンスバッファ機能
を搭載するためにＥＳＤ耐圧、信頼性などを実際のＩＣ
チップで評価した上でゲート幅Ｌが変更されることがあ
る出力駆動トランジスタに対してサイズ調整用のトラン
ジスタを設ける場合に、製造プロセスとの整合性が向上
し、インピーダンスの整合精度を上げ、かつ、低コスト
で提供することができる。
によれば、プログラマブルインピーダンスバッファ機能
を搭載するためにＥＳＤ耐圧、信頼性などを実際のＩＣ
チップで評価した上でゲート幅Ｌが変更されることがあ
る出力駆動トランジスタに対してサイズ調整用のトラン
ジスタを設ける場合に、製造プロセスとの整合性が向上
し、インピーダンスの整合精度を上げ、かつ、低コスト
で提供することができる。
【図１】 本発明の半導体集積回路の第１の実施の形態
に係るプログラマブルインピーダンスバッファメモリ機
能を有するＩＣの出力回路のプルダウン側について、ウ
エハー製造工程における出力駆動制御信号用配線の形成
前の状態の一例を示す回路図。
に係るプログラマブルインピーダンスバッファメモリ機
能を有するＩＣの出力回路のプルダウン側について、ウ
エハー製造工程における出力駆動制御信号用配線の形成
前の状態の一例を示す回路図。
【図２】 図１中の出力駆動トランジスタの選択的な構
成要素がオプション配線により駆動力の範囲（出力イン
ピーダンスのカバー範囲）が異なるように実現された２
種類の出力回路のうちの一方を示す回路図。
成要素がオプション配線により駆動力の範囲（出力イン
ピーダンスのカバー範囲）が異なるように実現された２
種類の出力回路のうちの一方を示す回路図。
【図３】 図１中の出力駆動トランジスタの選択的な構
成要素がオプション配線により駆動力の範囲（出力イン
ピーダンスのカバー範囲）が異なるように実現された２
種類の出力回路のうちの他方を示す回路図。
成要素がオプション配線により駆動力の範囲（出力イン
ピーダンスのカバー範囲）が異なるように実現された２
種類の出力回路のうちの他方を示す回路図。
【図４】 図２および図３の２種類の回路接続により実
現される出力駆動トランジスタのサイズの可変範囲（出
力インピーダンスのカバー範囲）を説明するために示す
図。
現される出力駆動トランジスタのサイズの可変範囲（出
力インピーダンスのカバー範囲）を説明するために示す
図。
【図５】 従来のプログラマブルインピーダンスバッフ
ァ回路を示す回路図。
ァ回路を示す回路図。
【図６】 図５の回路により実現される出力駆動トラン
ジスタのサイズの可変範囲（出力インピーダンスのカバ
ー範囲）を説明するために示す図。
ジスタのサイズの可変範囲（出力インピーダンスのカバ
ー範囲）を説明するために示す図。
【図７】 図５中の出力駆動トランジスタのチャネル幅
Ｗを調節するために出力駆動トランジスタのサイズが異
なる各トランジスタそれぞれに対して微調用のトランジ
スタを多数個づつ設けた例を示す回路図。
Ｗを調節するために出力駆動トランジスタのサイズが異
なる各トランジスタそれぞれに対して微調用のトランジ
スタを多数個づつ設けた例を示す回路図。
１０…出力回路、 １１ａ、１１ｂ…オプション配線、 Ｃ０〜Ｃ３…４ビットの制御信号、 Ｔr1〜Ｔr5…出力駆動トランジスタ、 Ｔro…サイズＷonを持つオフセット用の出力駆動トラン
ジスタ、 Ｔro1 〜Ｔro5 …Ｔroに付加された微調用トランジス
タ。
ジスタ、 Ｔro1 〜Ｔro5 …Ｔroに付加された微調用トランジス
タ。
Claims (8)
- 【請求項１】 外部出力ノードにそれぞれの電流経路の
一端が接続され、それぞれ対応して単位チャネル幅の２
0 倍から２(n-1) 倍まで級数的に増加するチャネル幅を
持つｎ個のＭＯＳトランジスタと、 前記ｎ個のＭＯＳトランジスタのうちの一部であるｍ個
のトランジスタのゲートノードに対応して接続されたｍ
本の出力制御信号配線と、 前記ｎ個のＭＯＳトランジスタのうちの残りである（ｎ
−ｍ）個のトランジスタのゲート電極に接続され、前記
（ｎ−ｍ）個のトランジスタを非導通状態に固定するた
めの状態固定用配線を具備することを特徴とする半導体
集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記ｍ本の出力制御信号配線に供給される出力制御信号
は、 前記ｍ個のＭＯＳトランジスタの導通を可能とするか否
かを制御するための出力許可制御信号と、 前記外部出力ノードの出力インピーダンスを所望の値に
制御するために前記ｍ個のＭＯＳトランジスタを選択的
に導通制御するための出力インピーダンス制御信号と、 集積回路の内部回路からの出力データが論理処理された
信号であることを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、さらに、 前記外部出力ノードに電流経路の一端が接続されたｐ個
のＭＯＳトランジスタと、 前記ｐ個のＭＯＳトランジスタを選択的に非導通状態あ
るいは導通状態に固定するように、それぞれのゲートノ
ードを選択的に非導通状態設定用の固定レベルあるいは
導通状態設定用の固定レベルに接続した状態固定用配線
を具備することを特徴とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 前記ｍ本の出力制御信号配線に供給される出力制御信号
は、 前記ｍ個のＭＯＳトランジスタが出力可能状態になるこ
とを許可制御するための出力許可制御信号と、 前記外部出力ノードの出力インピーダンスを所望の値に
制御するために前記ｍ個のＭＯＳトランジスタを選択的
に導通制御するための出力インピーダンス制御信号と、 集積回路の内部回路からの出力データが論理処理された
信号であることを特徴とする半導体集積回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体集積回路において、 前記各ＭＯＳトランジスタは、集積回路の出力回路のプ
ルアップ側回路で使用されていることを特徴とする半導
体集積回路。 - 【請求項６】 請求項１乃至４のいずれか１項に記載の
半導体集積回路において、 前記各ＭＯＳトランジスタは、集積回路の出力回路のプ
ルダウン側回路で使用されていることを特徴とする半導
体集積回路。 - 【請求項７】 請求項１乃至４のいずれか１項に記載の
半導体集積回路において、 前記各ＭＯＳトランジスタは、集積回路の出力回路のプ
ルアップ側回路およびプルダウン側回路でそれぞれ使用
されていることを特徴とする半導体集積回路。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体集積回路において、 前記出力制御信号配線および状態固定用配線は、ＥＳＤ
耐圧、信頼性などを実際のＩＣチップで評価した上で決
定され、この決定に基づいて形成されるオプション配線
であることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353504A JPH11185479A (ja) | 1997-12-22 | 1997-12-22 | 半導体集積回路 |
| US09/215,234 US6021071A (en) | 1997-12-22 | 1998-12-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353504A JPH11185479A (ja) | 1997-12-22 | 1997-12-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11185479A true JPH11185479A (ja) | 1999-07-09 |
Family
ID=18431298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353504A Pending JPH11185479A (ja) | 1997-12-22 | 1997-12-22 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6021071A (ja) |
| JP (1) | JPH11185479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228972A (ja) * | 2005-02-17 | 2006-08-31 | Fujitsu Ltd | 半導体装置 |
| US7391230B2 (en) | 2005-03-03 | 2008-06-24 | Elpida Memory, Inc. | Adjustment of termination resistance in an on-die termination circuit |
| JP2009005158A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 半導体装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541996B1 (en) * | 1999-12-21 | 2003-04-01 | Ati International Srl | Dynamic impedance compensation circuit and method |
| US6583972B2 (en) | 2000-06-15 | 2003-06-24 | Sarnoff Corporation | Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits |
| JP2002084145A (ja) * | 2000-09-08 | 2002-03-22 | Nec Corp | Ｍｏｓ線形トランスコンダクタンスアンプ |
| JP3670563B2 (ja) | 2000-09-18 | 2005-07-13 | 株式会社東芝 | 半導体装置 |
| JP3970623B2 (ja) * | 2001-02-28 | 2007-09-05 | シャープ株式会社 | 可変利得増幅器 |
| US6680629B2 (en) * | 2001-12-18 | 2004-01-20 | Lsi Logic Corporation | 5 V tolerant hot carrier injection (HCI) protection circuit |
| JP3949647B2 (ja) * | 2003-12-04 | 2007-07-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4605692B2 (ja) * | 2004-03-19 | 2011-01-05 | 株式会社リコー | 半導体レーザ変調駆動装置及び画像形成装置 |
| JP4349232B2 (ja) * | 2004-07-30 | 2009-10-21 | ソニー株式会社 | 半導体モジュール及びｍｏｓ型固体撮像装置 |
| DE102005022763B4 (de) * | 2005-05-18 | 2018-02-01 | Infineon Technologies Ag | Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises |
| US7589945B2 (en) * | 2006-08-31 | 2009-09-15 | Freescale Semiconductor, Inc. | Distributed electrostatic discharge protection circuit with varying clamp size |
| WO2008147932A2 (en) * | 2007-05-24 | 2008-12-04 | Bitwave Semiconductor, Incorporated | Reconfigurable tunable rf power amplifier |
| TW200910373A (en) * | 2007-06-08 | 2009-03-01 | Mosaid Technologies Inc | Dynamic impedance control for input/output buffers |
| US7777998B2 (en) | 2007-09-10 | 2010-08-17 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| GB0721752D0 (en) * | 2007-11-06 | 2007-12-19 | Univ Southampton | Configurable electronic device and method |
| KR20110128858A (ko) * | 2009-02-12 | 2011-11-30 | 모사이드 테크놀로지스 인코퍼레이티드 | 온-다이 터미네이션을 위한 터미네이션 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646514B2 (ja) * | 1989-10-19 | 1994-06-15 | 株式会社東芝 | 半導体装置 |
-
1997
- 1997-12-22 JP JP9353504A patent/JPH11185479A/ja active Pending
-
1998
- 1998-12-18 US US09/215,234 patent/US6021071A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228972A (ja) * | 2005-02-17 | 2006-08-31 | Fujitsu Ltd | 半導体装置 |
| US7391230B2 (en) | 2005-03-03 | 2008-06-24 | Elpida Memory, Inc. | Adjustment of termination resistance in an on-die termination circuit |
| US7924047B2 (en) | 2005-03-03 | 2011-04-12 | Elpida Memory, Inc. | Semiconductor apparatus |
| JP2009005158A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6021071A (en) | 2000-02-01 |
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