JPH0493064A - 半導体装置 - Google Patents
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- JPH0493064A JPH0493064A JP2210812A JP21081290A JPH0493064A JP H0493064 A JPH0493064 A JP H0493064A JP 2210812 A JP2210812 A JP 2210812A JP 21081290 A JP21081290 A JP 21081290A JP H0493064 A JPH0493064 A JP H0493064A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 25
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000011574 phosphorus Substances 0.000 claims abstract description 23
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 abstract description 28
- 230000005611 electricity Effects 0.000 abstract description 16
- 230000003068 static effect Effects 0.000 abstract description 16
- 238000005468 ion implantation Methods 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 26
- 238000000034 method Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板」二に形成された、少なくともＭ
ＯＳ ｙｐＨ＋−ランジスタを含んで構成される内部
回路と、同じく、少なくともＭＯＳ型トランジスタを含
んで構成される外部がらの過大な静電気などのサージ入
力に対して内部回路を保護するための半導体装置の構造
に関する。
ＯＳ ｙｐＨ＋−ランジスタを含んで構成される内部
回路と、同じく、少なくともＭＯＳ型トランジスタを含
んで構成される外部がらの過大な静電気などのサージ入
力に対して内部回路を保護するための半導体装置の構造
に関する。
本発明は、Ｎ ＢｇのＭＯＳＩ−ランジスタとＰ型のＭ
ＯＳ＋−ランジスタが同一基板上に形成された、ＣＭＯ
Ｓ半導体装置において、半導体基板中に基板と同一導電
型の高濃度領域を形成し、基板に形成された基板と反対
導電型のウェル領域中に、ウェルと同一導電型の高流度
領域を、基板中に形成した高？１度領域と少なくとも一
部分が対向するように形成し、Ｎ型ＭＯＳ＋・ランジス
タをリンとヒ素で形成し、基板またはウェルと同一導電
型のＮ型高浦度拡散層をリンのみで形成することにより
、ＭＯＳＩ−ランジスタの微細化と、静電気などの外部
からのサージ人力に幻する保護効果の増大の両立を削る
様にしたものである。
ＯＳ＋−ランジスタが同一基板上に形成された、ＣＭＯ
Ｓ半導体装置において、半導体基板中に基板と同一導電
型の高濃度領域を形成し、基板に形成された基板と反対
導電型のウェル領域中に、ウェルと同一導電型の高流度
領域を、基板中に形成した高？１度領域と少なくとも一
部分が対向するように形成し、Ｎ型ＭＯＳ＋・ランジス
タをリンとヒ素で形成し、基板またはウェルと同一導電
型のＮ型高浦度拡散層をリンのみで形成することにより
、ＭＯＳＩ−ランジスタの微細化と、静電気などの外部
からのサージ人力に幻する保護効果の増大の両立を削る
様にしたものである。
従来の静電気などの外部からのサージ入力に対する保護
としては、ポンディングパッド部と内部回路との間に、
拡散抵抗やＰＯＬＹ−３ｉ抵抗などの各種の抵抗や、ダ
イオード、トランジスタなどを組み合わせて保護回路を
構成し、保護していた。
としては、ポンディングパッド部と内部回路との間に、
拡散抵抗やＰＯＬＹ−３ｉ抵抗などの各種の抵抗や、ダ
イオード、トランジスタなどを組み合わせて保護回路を
構成し、保護していた。
近年、トランジスタの微細化が進んで来ており、トラン
ジスタの構造としても、ホットキャリア対策として、例
えばドレイン拡散層がヒ素の高濃度拡散層とリンによる
低流度拡散層により構成されたＬＤＤ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、ヒ素とリン
の拡散係数の違し１を利用して低流度領域を設ける２重
拡散構造が、２μｍ以下の１−ランシスタチャンネル長
から積極的に採用されて来ている。このようにトランジ
スタの微細化が進み、低流度領域をもったトレイン構造
になってくると、 （例えばＣ，Ｄ ｕ ｖ ｖ ｕ
ｒ ｙ。
ジスタの構造としても、ホットキャリア対策として、例
えばドレイン拡散層がヒ素の高濃度拡散層とリンによる
低流度拡散層により構成されたＬＤＤ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、ヒ素とリン
の拡散係数の違し１を利用して低流度領域を設ける２重
拡散構造が、２μｍ以下の１−ランシスタチャンネル長
から積極的に採用されて来ている。このようにトランジ
スタの微細化が進み、低流度領域をもったトレイン構造
になってくると、 （例えばＣ，Ｄ ｕ ｖ ｖ ｕ
ｒ ｙ。
Ｒ，Ａ、ＭｃＰｈｅｅ、Ｄ、Ａ、Ｂａｇｌｅｅａ ｎ
ｄ Ｒ，Ｎ、 Ｒｏ ｕ ｎ ｔ ｒ ｅ ｅ、
” Ｅ Ｓ ＤＰＲＯＴＥＣＴＩＯＮ ＲＥＬＩＡ
ＢＩＬＩＴＹＩＮ １μＭ ０ＭＯＳＴＥＣＨＮＯ
ＬＯＧＩＥＳ” ｉｎ Ｐｒｏｃ、 ＩＲＰＳ、
ｐｐ１９９−２０５ （１９８６））チャンネル
長の減少とあいまって、１−ランジスタ自体のサージ入
力に対する破壊強度は著しく弱くなるため、従来の技術
ではサージ人力に対する保護効果が十分でなくなってく
る。特にトランジスタのドレインが直接、ポンディング
パッドに繋がれるような出力端子についてはトランジス
タ自体のシージ耐量が、出力端子のサージ耐量となるた
め、ｌ・ランジスタの微細化によるトランジスタのサー
ジ耐量の低下の影響を大きく受けてしまうという課題を
有する。また、ＬＤＤ構造のトランジスタにおいては、
静電気を加えた後に、 ドレイン端子にリーク電流が発
生する。そこで本発明はこのような課題を解決するもの
で、その目的とするところは、トランジスタを微細化し
ても十分な保護効果をもち、なおかつ、静電気が加わっ
た後にリーク電流の発生がない、半導体装置を提供する
ところにある。
ｄ Ｒ，Ｎ、 Ｒｏ ｕ ｎ ｔ ｒ ｅ ｅ、
” Ｅ Ｓ ＤＰＲＯＴＥＣＴＩＯＮ ＲＥＬＩＡ
ＢＩＬＩＴＹＩＮ １μＭ ０ＭＯＳＴＥＣＨＮＯ
ＬＯＧＩＥＳ” ｉｎ Ｐｒｏｃ、 ＩＲＰＳ、
ｐｐ１９９−２０５ （１９８６））チャンネル
長の減少とあいまって、１−ランジスタ自体のサージ入
力に対する破壊強度は著しく弱くなるため、従来の技術
ではサージ人力に対する保護効果が十分でなくなってく
る。特にトランジスタのドレインが直接、ポンディング
パッドに繋がれるような出力端子についてはトランジス
タ自体のシージ耐量が、出力端子のサージ耐量となるた
め、ｌ・ランジスタの微細化によるトランジスタのサー
ジ耐量の低下の影響を大きく受けてしまうという課題を
有する。また、ＬＤＤ構造のトランジスタにおいては、
静電気を加えた後に、 ドレイン端子にリーク電流が発
生する。そこで本発明はこのような課題を解決するもの
で、その目的とするところは、トランジスタを微細化し
ても十分な保護効果をもち、なおかつ、静電気が加わっ
た後にリーク電流の発生がない、半導体装置を提供する
ところにある。
本発明の半導体装置は、ＣＭＯＳ半導体装置において、
半導体基板中に基板と同一導電型の高濃度領域を形成し
、基板に形成された基板と反対導電型のウェル領域中に
、ウェルと同一導電型の高濃度領域を、端板中に形成し
た高濃度領域と少なくとも一部分が対向するように形成
し、Ｎ型ＭＯＳ ＋−ランジスタをリンとヒ素で形成し
、基板またはウェルと同一導電型のＮ型高滴度拡散層を
リンのみで形成したことを特徴とする。
半導体基板中に基板と同一導電型の高濃度領域を形成し
、基板に形成された基板と反対導電型のウェル領域中に
、ウェルと同一導電型の高濃度領域を、端板中に形成し
た高濃度領域と少なくとも一部分が対向するように形成
し、Ｎ型ＭＯＳ ＋−ランジスタをリンとヒ素で形成し
、基板またはウェルと同一導電型のＮ型高滴度拡散層を
リンのみで形成したことを特徴とする。
第１図は、本発明の！１ζ導体装置の一実施例に於ける
主要断面図である。以下、第１図に従い、本発明の半導
体装置を説明する。
主要断面図である。以下、第１図に従い、本発明の半導
体装置を説明する。
ここでは、ＬＤＤｍ造をもつＮチャンネルトランジスタ
を用いた場合について説明する。 （１０１）はＰ型の
Ｓｉ基板であり、例えば、比抵抗として１０Ω・Ｃｍの
基板を使う。 （１０２）がＳｉ基板上１−に形成した
Ｎ型のウェル領域であり、例えばリンを５Ｅ１２ｃｍ−
２イオン注入し、その後１２００’ Ｃで６時間熱処理
を行うことにより、深さ６μｍのＮウェルを形成する。
を用いた場合について説明する。 （１０１）はＰ型の
Ｓｉ基板であり、例えば、比抵抗として１０Ω・Ｃｍの
基板を使う。 （１０２）がＳｉ基板上１−に形成した
Ｎ型のウェル領域であり、例えばリンを５Ｅ１２ｃｍ−
２イオン注入し、その後１２００’ Ｃで６時間熱処理
を行うことにより、深さ６μｍのＮウェルを形成する。
そして（１０１）のＳｉ基板」二に（１０４）のＮ型Ｍ
ＯＳトランジスタを形成し、 （１０２）のウェル領域
に（１０３）のＰ型ＭＯＳＩ・ランジスタを形成する。
ＯＳトランジスタを形成し、 （１０２）のウェル領域
に（１０３）のＰ型ＭＯＳＩ・ランジスタを形成する。
（１０５）はｐ１Ｍｏｓトランジスタのソース、 ド
レインとなるＰ型窩濃度拡散層であり、 （１０６）は
Ｎ型Ｍ ＯＳ ＋−ランジスタのソース、ドレインとな
るＮＺ型高濃度拡散層であり、短チャンネル化を実現す
るためにヒ素とリンのＬＤＤ構造としている。 （１１
２）がＬＤＤ構造を形成するためのＮ型低濡度領域であ
る。 （１０７）は、素子分離用の絶縁膜であり、例え
ばＬＯＣＯ３法により６０００人形成する。 （１０８
）はゲート電極となる例えばポリＳＩであり、例えば５
０００人形成する。 （１０９）は配線電極となる、例
えばＡＬであり例えば１μｍ形成し、 （１０８）のポ
リＳｊと（１０９）の配線電極は（１１０）の層間絶縁
膜、例えばＳｉＯ２膜、５０００人により分離されてい
る。 （１１１）はＬＤＤ構造を形成するための側壁（
以下サイドウオール）である。さて、ここでＭ ＯＳ
＋−ランジスタのソース、ドレインの形成方法について
説明すると、まず（１０８）のゲート電極を形成後、
（１１２）のＮ型低浦度領域を例えばイオン注入法によ
りリンをＩＥ”ｃｍ−２注入することにより形成する。
レインとなるＰ型窩濃度拡散層であり、 （１０６）は
Ｎ型Ｍ ＯＳ ＋−ランジスタのソース、ドレインとな
るＮＺ型高濃度拡散層であり、短チャンネル化を実現す
るためにヒ素とリンのＬＤＤ構造としている。 （１１
２）がＬＤＤ構造を形成するためのＮ型低濡度領域であ
る。 （１０７）は、素子分離用の絶縁膜であり、例え
ばＬＯＣＯ３法により６０００人形成する。 （１０８
）はゲート電極となる例えばポリＳＩであり、例えば５
０００人形成する。 （１０９）は配線電極となる、例
えばＡＬであり例えば１μｍ形成し、 （１０８）のポ
リＳｊと（１０９）の配線電極は（１１０）の層間絶縁
膜、例えばＳｉＯ２膜、５０００人により分離されてい
る。 （１１１）はＬＤＤ構造を形成するための側壁（
以下サイドウオール）である。さて、ここでＭ ＯＳ
＋−ランジスタのソース、ドレインの形成方法について
説明すると、まず（１０８）のゲート電極を形成後、
（１１２）のＮ型低浦度領域を例えばイオン注入法によ
りリンをＩＥ”ｃｍ−２注入することにより形成する。
次に全面に例えばＳｉＯ２膜を６０００人形成し、この
５ｉｏ２膜を全面でエツチングすることにより、 （１
１１）のサイドウオールを形成する。その後、 （１０
５）のＰ型高滴度領域を、イオン注入法により５Ｅ１５
Ｃｍ−２ボロンをイオン注入することにより形成する。
５ｉｏ２膜を全面でエツチングすることにより、 （１
１１）のサイドウオールを形成する。その後、 （１０
５）のＰ型高滴度領域を、イオン注入法により５Ｅ１５
Ｃｍ−２ボロンをイオン注入することにより形成する。
その後（１０６）のＮ型ＭＯＳトランジスタのソース、
ドレ・ｒンとなるＮｇ高濃度領域を同じく、イオン注入
法により、Ａｓを５ ｍ ”ｃ ｍ注入することにより
形成する。
ドレ・ｒンとなるＮｇ高濃度領域を同じく、イオン注入
法により、Ａｓを５ ｍ ”ｃ ｍ注入することにより
形成する。
さて（１１３）と（１１４）が本発明の趣旨によるＰ
！！ＩＩ高浦度拡散層とＮ ３ｇ高浦度拡散層であり、
（１１３）のＰ型高湾度拡散層については（１０５）の
Ｐ型ＭＯ８＋・ランシスタのソース、ドレインと同時に
形成しても良い。 （１，１４）のＮ型高濃度拡散層に
ついては、本発明の趣旨により、リンで構成する。形成
力法としては、同じくイオン注入法により、リンを５Ｅ
１５ｃｍ−２イオン注入することにＪ：す、形成する。
！！ＩＩ高浦度拡散層とＮ ３ｇ高浦度拡散層であり、
（１１３）のＰ型高湾度拡散層については（１０５）の
Ｐ型ＭＯ８＋・ランシスタのソース、ドレインと同時に
形成しても良い。 （１，１４）のＮ型高濃度拡散層に
ついては、本発明の趣旨により、リンで構成する。形成
力法としては、同じくイオン注入法により、リンを５Ｅ
１５ｃｍ−２イオン注入することにＪ：す、形成する。
（１１４）のＮ型高濃度拡散層と（１１３）のＰ型高滴
度拡散層（または（１０１）のＳｉ基板）によりダイオ
ード（１１５）を形成する。
度拡散層（または（１０１）のＳｉ基板）によりダイオ
ード（１１５）を形成する。
さて、例としてＭＯＳ型半導体装置の出力端子の回路の
一例を第１図で説明した素子で記述すると、第２図のよ
うになる。出力端子（２０１）には（１０３）のＰ型Ｍ
ＯＳトランジスタとく１０４）のＮ型ＭＯＳトランジス
タのドレインが接続され、 （１０３）のＰ型Ｍ ＯＳ
＋−ランジスタのソースにはＶｃｃ（通常５Ｖ）が接
続し、Ｎ型ＭＯＳトランジスタのソースにはＶｓｓ（通
常アース電位）が接続される。第１図で説明した本発明
の趣旨によるダイオード（１１５）はＶｃｃとＶＳＳに
直接接続される。
一例を第１図で説明した素子で記述すると、第２図のよ
うになる。出力端子（２０１）には（１０３）のＰ型Ｍ
ＯＳトランジスタとく１０４）のＮ型ＭＯＳトランジス
タのドレインが接続され、 （１０３）のＰ型Ｍ ＯＳ
＋−ランジスタのソースにはＶｃｃ（通常５Ｖ）が接
続し、Ｎ型ＭＯＳトランジスタのソースにはＶｓｓ（通
常アース電位）が接続される。第１図で説明した本発明
の趣旨によるダイオード（１１５）はＶｃｃとＶＳＳに
直接接続される。
このような半導体装置において、いまＶｃｃに静電気が
加わると、 （２０４）の静電気の放電経路のように、
通常（１１５）のダイオードをとおって放電される。こ
の（１１５）のダイオードのＮ型拡散層としてＮ型ＭＯ
８１−ランジスタのドレイン構造と同じ、ヒ素とリンの
２重拡散層を用いると２００ｐＦ、ＯＯｈｍの条件での
静電気耐圧は３５０ＶＬかなかった。これに対し、本発
明のように（１１４）のＮ型高濃度拡散層をリンで形成
してやると、静電気耐圧は８００■と大幅に向」二した
。この（１，１５）のダイオードの構成方法として、第
１図では、 （１１４）と（１１３）のＮ及びＰ型高浦
度領域を対向させているが、対向させない場合（例えば
（１１３）を設けない）、Ｖｃｃ端子に加わった静電気
はダイオード（１１５）を経由せず、Ｍｏ５ｔ〜ランシ
スタのゲート電極を破壊させることがあった。従って（
１１４）と（１１３）の高温度拡散層を対向させること
も重要な本発明の要素である。また、同様な効果は、出
力端子や入力端子に直接静電気が加わった時にも現われ
た。例として出力端子に静電気が加わった場合について
第３図により説明するが、出力端子に静電気が加わった
場合には、 （３０１）のＮ型ＭＯＳＩ−ランジスタを
放電する経路と（３０２）のようにＰ型ＭＯＳ＋−ラン
シスタを経由し、 （１１５）のダイオードを放電する
経路があるが、この場合でも（１１４）のＮ型拡散層を
ヒ素とリンの２重拡散層から、リンのみの高温度拡散層
にかえることにより、２００ｐＦ、ＯＯｈｍの静電気引
加条件において静電気耐圧が３００ｖから４５０ｖに向
」ニした。、Ｎ型のトランジスタ（１０４）については
ＬＤＤ構造のトランジスタについて説明したが、Ａｓと
リンを用いた２重拡散構造のトランジスタについても、
同様に静電気耐圧が低下するため、本発明が適用できる
。
加わると、 （２０４）の静電気の放電経路のように、
通常（１１５）のダイオードをとおって放電される。こ
の（１１５）のダイオードのＮ型拡散層としてＮ型ＭＯ
８１−ランジスタのドレイン構造と同じ、ヒ素とリンの
２重拡散層を用いると２００ｐＦ、ＯＯｈｍの条件での
静電気耐圧は３５０ＶＬかなかった。これに対し、本発
明のように（１１４）のＮ型高濃度拡散層をリンで形成
してやると、静電気耐圧は８００■と大幅に向」二した
。この（１，１５）のダイオードの構成方法として、第
１図では、 （１１４）と（１１３）のＮ及びＰ型高浦
度領域を対向させているが、対向させない場合（例えば
（１１３）を設けない）、Ｖｃｃ端子に加わった静電気
はダイオード（１１５）を経由せず、Ｍｏ５ｔ〜ランシ
スタのゲート電極を破壊させることがあった。従って（
１１４）と（１１３）の高温度拡散層を対向させること
も重要な本発明の要素である。また、同様な効果は、出
力端子や入力端子に直接静電気が加わった時にも現われ
た。例として出力端子に静電気が加わった場合について
第３図により説明するが、出力端子に静電気が加わった
場合には、 （３０１）のＮ型ＭＯＳＩ−ランジスタを
放電する経路と（３０２）のようにＰ型ＭＯＳ＋−ラン
シスタを経由し、 （１１５）のダイオードを放電する
経路があるが、この場合でも（１１４）のＮ型拡散層を
ヒ素とリンの２重拡散層から、リンのみの高温度拡散層
にかえることにより、２００ｐＦ、ＯＯｈｍの静電気引
加条件において静電気耐圧が３００ｖから４５０ｖに向
」ニした。、Ｎ型のトランジスタ（１０４）については
ＬＤＤ構造のトランジスタについて説明したが、Ａｓと
リンを用いた２重拡散構造のトランジスタについても、
同様に静電気耐圧が低下するため、本発明が適用できる
。
また、静電気が直接加わるようなＮ型トランジスタにＬ
ＤＤ構造ではなく、Ａｓ単層やリン単層の構造にした半
導体装置においても本発明が適用できることはいうまで
もない。
ＤＤ構造ではなく、Ａｓ単層やリン単層の構造にした半
導体装置においても本発明が適用できることはいうまで
もない。
第１図においては、Ｐ型Ｓｉ基板を用いた場合につき説
明したが、Ｎ型Ｓｉ基板を用いｐウェル構造の０ＭＯＳ
や、０ＭＯＳにバイポーラトランジスタを集積させた構
造においても同様に本発明の効果があることはいうまで
もない。
明したが、Ｎ型Ｓｉ基板を用いｐウェル構造の０ＭＯＳ
や、０ＭＯＳにバイポーラトランジスタを集積させた構
造においても同様に本発明の効果があることはいうまで
もない。
本発明のように、ＣＭ□Ｓ半導体装置において、半導体
基板中に基板と同一導電型の高濃度領域を形成し、基板
に形成された基板と反対導電型のウェル領域中に、ウェ
ルと同一導電型の高濃度領域を、基板中に形成した高濃
度領域と少なくとも一部分が対向するように形成し、Ｎ
型ＭＯ８）ランジスタをリンとヒ素で形成し、基板また
はウェルと同一導電型のＮ型高濃度拡散層をリンのみで
形成したことにより、Ｍｏ５ｔ−ランジスタの微細化と
、静電気耐圧の向上を両立出来るという効果を有する。
基板中に基板と同一導電型の高濃度領域を形成し、基板
に形成された基板と反対導電型のウェル領域中に、ウェ
ルと同一導電型の高濃度領域を、基板中に形成した高濃
度領域と少なくとも一部分が対向するように形成し、Ｎ
型ＭＯ８）ランジスタをリンとヒ素で形成し、基板また
はウェルと同一導電型のＮ型高濃度拡散層をリンのみで
形成したことにより、Ｍｏ５ｔ−ランジスタの微細化と
、静電気耐圧の向上を両立出来るという効果を有する。
第１図は本発明の主要断面図であり、第２図、第３図は
本発明に於ける回路図である。 （１０１）・・・３ｉ基板 （１０２）・・・Ｎウェル領域 （１０３）・・・Ｐ４５すＭｏ８ｔ−ランジスタ（１０
４）・・・Ｎ橘ｉ！、ＭＯＳトランジスタ（１０５）・
・・Ｐ型高浦度領域 （１０６）・・・Ｎ ｊ％１４ Ａ温度領域（１０７）
・・・素了分＾（Ｃ絶縁膜 （１０Ｂ）・・・ゲー）・電極 （１０９）・・・配線電極 （１１０）・・・層間絶縁膜 （１１１）・・・サイドウオール （１１２）・・・Ｎ型低滴度領域 （１１３）・・・Ｐを拡散層 （１１４）・・・Ｎ型拡散層 （１１５）・・・ダイオード （２０１）・・・出力端子 （２０２）−Ｖ ｃ ｃ （２０３）−Ｖｓ ５ （２０４）（３０１）（３０２）・・・放電経路数
上 出願人 セイコーエプソン株式会社
本発明に於ける回路図である。 （１０１）・・・３ｉ基板 （１０２）・・・Ｎウェル領域 （１０３）・・・Ｐ４５すＭｏ８ｔ−ランジスタ（１０
４）・・・Ｎ橘ｉ！、ＭＯＳトランジスタ（１０５）・
・・Ｐ型高浦度領域 （１０６）・・・Ｎ ｊ％１４ Ａ温度領域（１０７）
・・・素了分＾（Ｃ絶縁膜 （１０Ｂ）・・・ゲー）・電極 （１０９）・・・配線電極 （１１０）・・・層間絶縁膜 （１１１）・・・サイドウオール （１１２）・・・Ｎ型低滴度領域 （１１３）・・・Ｐを拡散層 （１１４）・・・Ｎ型拡散層 （１１５）・・・ダイオード （２０１）・・・出力端子 （２０２）−Ｖ ｃ ｃ （２０３）−Ｖｓ ５ （２０４）（３０１）（３０２）・・・放電経路数
上 出願人 セイコーエプソン株式会社
Claims (1)
- （１）第１導電型の半導体基板に第２導電型の半導体領
域が形成され、前記第１導電型の半導体基板上に第２導
電型のＭＯＳ型トランジスタが形成され、かつ、前記第
２導電型の半導体領域上に第１導電型のＭＯＳ型トラン
ジスタが少なくとも形成された半導体装置において、 前記第１導電型の半導体基板上に第１導電型の高濃度領
域が形成され、第２導電型の半導体領域に第２導電型の
高濃度領域が、前記第１導電型の高濃度領域と少なくと
も一部分が対向するように形成され、かつ、前記第１導
電型と、第２導電型の高濃度領域のうち、Ｎ型の高濃度
領域がリンで構成され、前記第１導電型と、第２導電型
のＭＯＳトランジスタのうち、Ｎ型のＭＯＳトランジス
タのうちリンとヒ素で構成されているトランジスタを少
なくとも含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21081290A JP3221677B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21081290A JP3221677B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493064A true JPH0493064A (ja) | 1992-03-25 |
| JP3221677B2 JP3221677B2 (ja) | 2001-10-22 |
Family
ID=16595536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21081290A Expired - Fee Related JP3221677B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221677B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021247A1 (en) * | 1994-12-29 | 1996-07-11 | Philip Shiota | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
-
1990
- 1990-08-09 JP JP21081290A patent/JP3221677B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021247A1 (en) * | 1994-12-29 | 1996-07-11 | Philip Shiota | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3221677B2 (ja) | 2001-10-22 |
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