KR20020025778A - Ｓｏｉ구조를 갖는 반도체장치 및 그 제조방법 - Google Patents

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KR20020025778A
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Abstract

반도체장치는 전도성지지기판 위에 제1절연막을 개재하여 적층되거나 접합된 전도성반도체기판, 적어도 하나의 소망의 소자가 형성된 소자형성영역을 반도체기판의 영역으로부터 분리시키는 분리트렌치, 제1접촉홀, 및 반도체기판이 존재하는 않는 기판접촉영역을 구비한다. 이 반도체장치는 분리트렌치를 채우고 기판접촉영역의 표면을 덮는 제2절연막, 반도체기판 위쪽에 형성된 외부접속전극, 및 제1절연막과 기판접촉영역의 제2절연막을 통과하여 외부접속전극 및 지지기판을 연결하는 지지기판접속부를 더 구비한다.

Description

ＳＯＩ구조를 갖는 반도체장치 및 그 제조방법{Semiconductor device with SOI structure and method of manufacturing the same}
본 발명은 SOI구조를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
본 발명의 반도체장치의 칩의 기판구조는 특정한 것으로 한정되지 않는다. 그러나, 본 발명은 가장 대중적인 구조인 이른바 SOI(Silicon On Insulator)에 적용된다. SOI구조는 산소이온들의 이온주입을 이용하는 SIMOX(Separation by Implanted Oxygen)법과, 실리콘기판들을 접합하는 방법과 같은 기법들을 사용하여 형성된다. 예를 들어, 도 1a에 보여진 칩과 같이, 이 구조는 통상 실리콘기판으로 만들어진 지지기판(301) 위에 절연막(303) 및 단결정반도체층(302)이 그 순서대로 형성되는 형태로 형성된다.
SOI구조를 갖는 기판을 이용하는 반도체장치(이후, "SOI반도체장치"라 함)는 높은 절연파괴전압을 요하는 응용에 바람직하다. SOI반도체장치에서, 전형적인 반도체장치와 마찬가지로, 일반적으로 칩이 패키지의 아일랜드 위에 전도성접착제에 의해 실장되고, 칩 위의 외부접속전극은, 전선접합(wire bonding)법을 사용하여 소정의 외부단자들에 개별적으로 접속된다. 많은 경우들에 있어서 아일랜드는 접지단자가 되는 외부단자들 중의 어느 하나에 접속된다. 이 경우, 지지기판은 아일랜드를 통해 접지에 접속될 수 있다.
SOI반도체장치에서는, 플립칩을 이용하는 칩-온-보드(chip-on-board)법(이후, "COB법"이라 함) 또는 테이프캐리어패키지(이후, "TCP"라 함)법과 같은 실장법 또는 조립법이 고밀도실장법에 채용된다. 이 경우, 도 1a 및 도 1b에 보인 것처럼, 칩(110)의 단결정반도체층(302) 위에 제공된 외부접속전극(미도시)과 실장하려는 배선기판(70)의 전도배선(71) 또는 TCP의 내부리드(80)는 범프(201)를 통해 서로 접속된다. 그러므로, 지지기판(301)에 전위를 인가하기가 어렵다는 문제가 있다.
지지기판이 부동(floating)전위로 있다면, 지지기판의 전위변동은 소자의 동작, 특히, 문턱전위에 악영향을 준다. 그 결과, 소자의 동작마진이 줄어든다. 또한, 일본특허공보 제2654268호, 일본공개특허공보 평8-153781호 또는 일본공개특허공보 평8-236754호에 개시된 바와 같이, 소자의 절연파괴전압의 변화는 지지기판의 전위에 의존한다. 그러므로, 지지기판의 전위가 반도체소자의 동작 중에 바뀐다면, 소자의 절연파괴전압은 감소하여 오동작이 발생할 가능성이 있게 된다.
지지기판이 부동상태로 되는 것을 피하기 위한 방법으로서, 예를 들면, 일본공개특허공보 평6-244239호(이후, "종래예 1"이라 함)는 전위가 소자측 표면에서 지지기판으로 인가될 수 있는 SOI반도체장치의 예를 개시한다. 도 2는 종래예 1에개시된 반도체장치를 보여주는 단면도이다. 도 2를 참조하면, 종래예 1에 개시된 반도체장치의 반도체층(703)은 개재층인 절연막(702)에 의해 반도체기판(701)으로부터 절연된다. 그러나, 도체들(710)이 오목부(709)의 측벽들에 반도체기판(701) 쪽으로 연장되게 마련되어 반도체기판(701) 및 주변영역(703b) 사이에 단락이 생기게 한다. 따라서, 주변영역(703b)의 전위와 동일한 전위가 반도체기판(701)에 인가된다. 소자형성영역과 마찬가지로, 이 전위는 배선기판(미도시)에서부터 범프(707)를 통해 주변영역(703b)으로 인가된다. 즉, 전위는 소자가 형성된 반도체층(703)의 표면 쪽에서부터 반도체기판(701)으로 인가된다.
또한, 일본공개특허공보 평2-54554호(이후, "종래예 2"라 함)는 반도체장치가 SOI기판을 사용하여 제조되고 삽입된 절연막에 의해 소자들로 분리되는 구조를 개시한다. 종래예 2에서, 전도기판은 SOI구조를 구성하는 절연막의 하부층으로서 사용된다. 도 3은 종래예 2에 보여진 반도체장치의 주요부분을 보여주는 단면도이다. 도 3을 참조하면, 종래예 2에서 개시된 반도체장치는 절연막(802) 및 전도성 반도체층(803)이 그 순서대로 전도기판(801) 위에 접합된 구조를 가진다. 소자부분(element body; 804)이 반도체층(803)에 형성된다. 소자부분(804)을 둘러싸고 그 바닥이 절연막(802)과 접하는 소자분리트렌치(805)가 제공된다. 소자분리트렌치(805)는 절연체 또는 폴리실리콘으로 만들어진 충전재료(814)로 채워진다. 충전재료(814)는 소자분리트렌치(805)의 표면으로부터 절연막(802)에 도달하는 p형폴리실리콘층으로 만들어진 전도성 충전재료(851)를 그 속에 수용하고 있다. 개구(821)가 절연막(802) 속에 형성되어 전도성 충전재료(851) 및 전도기판(801)을연결한다. 종래예 2의 반도체장치에서, 전도기판(801)과 충전재료(814)의 표면에 제공된 전극(807)은 전도성 충전재료(851)에 의해 연결된다. 따라서, 전도기판(801)은 전도재료로서 사용될 수 있다. 그러므로, 표면배선라인들이 가득 찬 상태로 있게 되는 것을 줄일 수 있다.
종래예 1의 반도체장치에서, 소자분리영역용 트렌치의 형성과 기판접촉용 오목트렌치의 형성은 다른 공정들로 독립적으로 수행된다. 그러므로, 반도체층들(703)을 SOI기판의 다른 위치들에서 두 번 식각하여 제거하는 것이 필요하다. 그 결과, 제조공정이 길어진다는 문제가 있다. 또한, 그 구조는 전위를 지지기판에 인가하기 위한 범프전극(707)과 지지기판(701)을 연결하는 경로가 반도체층의 주변영역(703b)을 통과해야 하는 방식으로 설계된다. 따라서, 그 경로에서의 저항의 강하가 제한된다는 다른 문제가 있다.
또, 종래예 2의 반도체장치 제조방법에서는, 소자분리용 트렌치인 제1트렌치와 제1트렌치보다 큰 폭을 갖는 제2트렌치가 동시에 형성된다. 또한, 제2트렌치의 바닥에 있는 절연막(802)은 식각되어 개구(821)가 지지기판(801)에 해당하는 전도기판에 도달하도록 형성된다. 이 경우, 폴리실리콘막, 질화막 및 산화막이 접합된 다층막이 다른 영역들을 식각하지 않기 위해 요구된다. 또한, 전도성충전재료(851)는 붕소와 같은 불순물들을 절연폴리실리콘층 속에 주입함으로써 전극(807) 및 전도기판(801)을 연결하도록 형성된다. 따라서, 저항의 강하가 제한된다.
일본공개특허공보 평11-135794호는 다음의 반도체장치를 개시한다. 이 문헌에서, 반도체장치는 제1전도형 및 제2전도형으로 된 한 쌍의 오프셋형MOS트랜지스터들이 제공되는 CMOS구조를 가진다. 이 트랜지스터들은 서로로부터 절연 분리되고 SOI기판 위에 형성된다. SOI구조에서, 제1전도형의 제1 및 제2기판들은 삽입된 산화막을 통해 서로 일체로 결합된다. 제2전도형의 트랜지스터는 LMOS(Lateral MOS)구조를 가지도록 형성되고, 제1전도형의 트랜지스터는 LDMOS(Lateral Double-diffused MOS)구조를 가지도록 형성된다.
또한, 일본공개특허공보 제2000-31266호는 다음의 반도체장치를 개시한다. 이 문헌에서, 반도체장치는 테이퍼지고 반도체기판의 바닥보다 큰 폭의 개구를 가진다. 절연재료가 개구 내에 삽입되고, 트렌치분리막이 소자들간의 절연 및 분리를 위해 제공된다. 개구의 내측 및 반도체기판의 표면 사이의 테이퍼진 각도는 88도 이하이다. 절연재료는 저압CVD법을 사용하여 성장된 NSG이다.
따라서, 본 발명의 목적은 지지기판과 칩의 표면에 형성된 외부접속전극이 작은 저항의 경로로 서로 연결되는 SOI구조와 같은 SOI구조를 갖는 반도체장치 및 그 제조방법을 제공함에 있다.
도 1a는 종래의 SOI반도체장치의 COB탑재상태를 개략적으로 보여주는 도면,
도 1b는 종래의 SOI반도체장치의 TCP조립상태를 개략적으로 보여주는 도면,
도 2는 전위가 소자의 표면으로부터 지지기판으로 인가될 수 있는 SOI반도체장치의 종래예를 보여주는 단면도,
도 3은 반도체장치의 종래예 2의 주요부분을 보여주는 단면도,
도 4는 본 발명의 제1실시예에 따른 반도체장치의 칩의 구조적인 예를 설명하기 위한 단면도,
도 5는 본 발명의 반도체장치의 칩을 개략적으로 보여주는 평면도,
도 6은 도 5의 A-A'선을 따른 제1실시예의 반도체장치의 칩의 다른 구조적인 예를 개략적으로 보여주는 단면도,
도 7a 및 도 7b는 도 5의 A-A'선을 따른 제1실시예의 반도체장치의 칩의 변형예들을 개략적으로 보여주는 단면도들,
도 8은 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 보여주는 개략적인 흐름도,
도 9는 도 8의 접촉단계의 상세 흐름도,
도 10a 내지 도 10e, 도 11a 내지 도 11e 및 도 12a 내지 도 12d는 본 발명의 제1실시예에 따른 제조방법의 반도체장치를 도 5의 A-B선을 따른 주요부분으로 개략적으로 보여주는 단면도들,
도 13은 웨이퍼를 개략적으로 보여주는 평면도,
도 14는 다층배선구조를 위한 제1실시예의 반도체장치를 제조하는 방법의 변형예를 보여주는 개략적인 흐름도,
도 15는 도 14의 다층배선구조형성단계의 상세 흐름도,
도 16a 내지 도 16d는 본 발명의 제2실시예에 따른 반도체장치를 제조하는 방법을 도 5의 A-B부분을 따라 보여주는 단면도들,
도 17은 본 발명의 제2실시예에 따른 반도체장치를 제조하는 방법의 단층배선구조의 제조공정을 보여주는 개략적인 흐름도,
도 18a 및 도 18b는 본 발명의 제2실시예에 따른 반도체장치의 주요부분을 접촉단계에서 도 5의 A-B선을 따라 개략적으로 보여주는 단면도들,
도 19는 본 발명의 제3실시예에 따른 반도체장치를 제조하는 방법의 접촉단계의 상세 흐름도,
도 20은 제3실시예에 따른 반도체장치의 주요부분을 도 5의 A-B부분을 따라 개략적으로 보여주는 단면도,
도 21은 본 발명의 제4실시예에 따른 반도체장치를 제조하는 방법을 보여주는 흐름도,
도 22a 내지 도 22d, 도 23a 내지 도 23c 및 도 24a 내지 도 24d는 본 발명의 제4실시예에 따른 제조방법의 반도체장치를 보여주는 단면도들.
*도면의 주요부분에 대한 부호의 설명
1,2 : P형실리콘기판3 : 실리콘산화막
9 : 분리트렌치10 : 기판접촉영역
11 : 절연막13 : 기판접촉홀
15s, 15g, 15d, 15c : 텅스텐플러그16 : Al배선
50 : 소자형성영역200, 200G : 외부접속전극
본 발명의 한 양태에서, 반도체장치는, 전도성 지지기판 위에 제1절연막을 개재하여 적층되거나 접합된 전도성 반도체기판, 적어도 하나의 소망의 소자가 형성된 소자형성영역을 반도체기판의 한 영역으로부터 분리하는 분리트렌치, 분리트렌치, 및 반도체기판이 존재하지 않는 기판접촉영역을 구비한다. 이 반도체장치는, 분리트렌치를 채우고 기판접촉영역의 표면을 덮는 제2절연막, 반도체기판 위쪽에형성된 외부접속전극, 및 제1절연막과 기판접촉영역의 제2절연막을 통과하여 외부접속전극 및 지지기판을 연결하는 지지기판접속부를 포함한다.
여기서, 외부접속전극은 반도체기판 위에 제3절연막을 개재하여 형성될 수 있다. 이 경우, 제3절연층은 제2절연층과 동일해도 좋다.
또, 지지기판접속부는, 외부접속전극에 연결되고 제2절연막을 덮는 전도막, 및 기판접촉영역에서 지지기판까지 제1절연막 및 제2절연막을 통과하는 접촉부를 구비한다. 이 경우, 전도막은 바람직하게는 주재료로서 알루미늄을 갖는 금속막을 함유한다.
또, 접촉부는 단일 접촉으로 형성되어도 좋다. 이 경우, 단일 접촉은 접촉을 위한 접촉홀의 측벽에 형성된 내열금속막, 및 내열성금속막이 형성된 접촉홀을 채우는 전도막을 구비한다.
또, 단일 접촉은, 접촉을 위한 접촉홀의 측벽을 덮는 부가전도막, 접촉홀의 측벽상의 부가전도막 위에 형성된 내열금속막, 및 내열금속막이 형성된 접촉홀을 채우는 전도막을 구비해도 좋다.
접촉부는 어레이 형태로 배치된 복수개의 접촉플러그들을 구비할 수 있다. 이 경우, 복수개의 접촉플러그들이 텅스텐으로 형성되어도 좋다.
본 발명의 다른 양태에서, 반도체장치를 제조하는 방법은, (a) 전도성 반도체기판이 전도성 지지기판 위에 제1절연막을 개재하여 형성된 칩의 전도성 반도체기판의 소자형성영역에 적어도 하나의 소망의 소자를 형성하는 단계; (b) 제1절연막까지 반도체기판을 통과하는 트렌치들을 형성하는 단계; (c) 반도체기판 위에제2절연막을 형성하여 트렌치들을 채우고 기판접촉영역의 측벽을 덮는 단계; (d) 소자를 위한 소자접촉홀들을 제2절연막을 통과하게 형성하는 단계; (e) 기판접촉영역에 지지기판까지 제1 및 제2절연막들을 통과하는 접촉홀부를 형성하는 단계; (f) 소자접촉홀을 제1전도성재료로 채우는 단계; (g) 접촉홀부를 제2전도성재료로 채우는 단계; (h) 접촉홀부에 연결되는 전도막을 형성하는 단계; 및 (i) 전도막에 연결되는 외부접속전극을 형성하는 단계에 의해 이루어진다.
여기서, 단계 (d) 및 단계 (e)는 동시에 수행되어도 좋다.
또, 단계 (d)는 제1노광단계를 구비하고 상기 단계 (e)는 제2노광단계를 구비할 때, 제1노광단계 및 제2노광단계는 개별적으로 수행되어도 좋다. 이 경우, 단계 (d) 및 단계 (e)는, 제1노광단계 및 제2노광단계를 제외하고는, 한번에 수행되어도 좋다.
또, 단계 (f) 및 단계 (g)는 한번에 수행되어도 좋다.
또, 단계 (e)는, 기판접촉영역에 단일 접촉홀을 형성하는 단계를 구비하여도 좋다. 이 경우, 단계 (g) 및 단계 (h)는 동시에 수행되어도 좋다.
또, 단계 (e)는 기판접촉영역에 어레이형태로 배치되는 복수개의 접촉홀들을 형성하는 단계를 구비하여도 좋다.
이하 첨부된 도면들을 참조하여 본 발명의 반도체장치를 상세히 설명한다.
도 4는 본 발명의 제1실시예에 따른 반도체장치의 칩(110)을 보여주는 단면도이다. 도 5는 칩(110)을 개략적으로 보여주는 평면도이고, 도 6은 도 5의 A-A'선을 따른 단면도이다. 도 4를 참조하면, 제1실시예의 칩(110)에서, 실리콘산화(SiO2)막(3)과 P형실리콘(Si)기판(2)이 그 순서대로 P형실리콘(Si)기판(1)의 하나의 주요표면에 적층되거나 접합된다. 실리콘산화막(3)은 제1절연막으로서 약 1㎛의 두께를 가진다. 실리콘기판(2)은 지지기판으로서 10Ω㎝의 저항률과 5㎛의 두께를 가진다. 실리콘기판(1)은 10Ω㎝의 저항률과 650㎛의 두께를 가진다.
칩(110)은 실리콘기판(2)에 있는 분리트렌치들 또는 그루브들(9)에 의해 절연 분리된 복수개의 소자형성영역들(50)과, 기판접촉영역들(10)을 구비한다. 기판접촉영역들(10)의 각각은 10 ×10㎛의 형상을 가지고 제2실리콘기판(2)을 제거함으로써 칩(110) 위의 적당한 빈 영역에 형성된다. 칩(110)은 복수개의 외부접속전극들(200 및 200G)을 더 구비한다.
TEOS(tetra-ethoxy-silane(Si(OC2H5)4)기체를 이용하여 형성된 절연막(11)과 실리콘산화막(3)을 통과하여 실리콘기판(1)으로 통하는 제1접촉홀인 기판접촉홀(13)이 기판접촉영역(10)에 마련된다. 기판접촉홀(13)은 내열금속인 텅스텐(W; 15c)과 같은 금속으로 채워지고, 알루미늄(Al)배선(16G)으로 형성된 지지기판접속배선인 금속막배선을 통해 소정의 외부접속전극(200G)에 접속된다.
이 실시예에서, 기판접촉홀(13)은 칩(110)에 사용된 복수개의 미소치수 접촉홀들이 배열된 다중접촉구조를 가진다. 통상, 미소치수 접촉홀은 소자형성영역(50)에 사용된다. 외부접속전극들(200 및 200G)에서, Al배선들(16 및 16G)을 덮는 보호산화막(17) 및 보호질화막(19)이 제거되고 개구되어 Al이 노출된다. 그 후, 예를들면, 금(Au)범프(201)가 Al배선 위에 티타늄(Ti)막과 같은 접착금속막(203)을 개재하여 형성된다.
또, 반도체장치의 기능을 달성하는 소망의 소자들이 각 소자형성영역(50)의 표면측, 즉 실리콘산화막(3)과의 접합에 대한 반대측에 형성된다. 예로서, 도 4는 전계효과트랜지스터(MOSFET)의 소스확산층(43), 드레인확산층(44), 게이트전극(41), 게이트산화막(41a) 및 측벽산화막(42)을 보여준다. 소자형성영역(50)에 형성된 소자는 본 발명에서 어떠한 필수 구성요소는 아니고, 제한되는 것도 아님에 유의해야 한다. 그러므로, 다음의 도면들에서, 구성요소들의 참조기호들은 복잡한 설명을 피하고 설명을 쉽게 하기 위해 적당히 생략된다.
제1실시예의 반도체장치에서, 칩(110)은 전술한 구조를 가진다. 도 1a 및 도 1b에 보인 것처럼, COB실장법의 경우 범프(201)가 실장배선기판(70) 위에 형성된 배선(71)에 직접 연결되고, TCP조립의 경우 범프(201)는 내부리드(80)에 직접 연결된다. 그러나, 지지기판(301)으로서 소용되는 실리콘기판(1)이 아일랜드와 같은 전위공급도체에 직접 연결되지 않는 경우라도, 소정의 전위가 외부로부터 단결정반도체층인 실리콘기판(2) 표면 위에 제공된 범프(201)와 외부접속전극(200G)을 통해 인가될 수 있다.
게다가, 칩(110)의 표면에 있는 범프(201)로부터 실리콘기판(1)까지의 경로는, 접촉홀(13)의 충전재료를 포함하여, 완전히 금속막으로 만들어진다. 또, 고밀도의 소정의 불순물이 실리콘기판(1)의 접촉부(14) 속으로 주입되어 접촉저항을 낮춘다. 이때, 예를 들면, P형 기판의 경우 붕소(B)의 밀도는 약 1014내지 1015atms ㎝-2이다. 따라서, 지지기판인 실리콘기판(1)에 전위를 인가하는 경로의 전체 저항은 충분히 작아 지지기판의 전위를 안정화시킨다.
제1실시예가 실리콘기판(1)에 연결된 접촉홀(13)이 다중접촉구조를 가지는 예를 이용하여 설명되었지만, 도 6에 보인 것처럼, 접촉홀(13)은 충분한 치수를 갖는 단일 접촉홀(131)로서 형성될 수도 있다. 이 경우, 텅스텐(W; 15)은 미소한 접촉홀을 채우고 텅스텐막(15k)만이 접촉홀(131)의 측벽에 남아있다. 그러나, 배선금속막인 Al막이 접촉홀(131) 내에 충분히 퇴적된다. 텅스텐막(15k)이 남아있으므로, 접촉홀(131)의 단(step)부분에서 어떠한 접속끊어짐 문제가 없이 접속이 이루어질 수 있다.
도 7a 및 도 7b에 보인 것처럼, 질화티타늄(TiN)으로 된 장벽금속막(56)이 Al배선(16)의 하부층으로서 소정의 두께를 가지도록 놓여질 수 있다. 게다가, TiN, 폴리실리콘 등으로 된 보호막(66)이 상부층으로서 추가로 형성될 수 있다.
본 발명에 따른 반도체장치를 제조하는 방법이 특히 전술한 칩제조방법을 대상으로 하여 이하에서 설명될 것이다.
도 8은 단층배선구조인 경우의 제1실시예의 칩제조방법을 보여주는 흐름도이며, 도 9는 도 8의 접촉단계의 상세 흐름도이다. 도 10a 내지 도 10e, 도 11a 내지 도 11e 및 도 12a 내지 도 12d는 도 5의 A-B선을 따른 반도체장치의 주요부분을 개략적으로 보여주는 단면도들이다. 칩들(110)이 제조될 때, 도 13에 개략적으로 보인 바와 같이, 칩들을 웨이퍼(100) 위에 매트릭스형태로 형성하는 기법은 잘 알려져 있다. 그러므로, 각 단계를 위한 단면도가 필요할 때마다 도 4 내지 도 9 및 도 13을 참조하여 설명될 것이다.
도 8 및 도 9를 참조하면, 제1실시예의 제조방법은 적어도, 소자형성단계(S1), 마스크층형성단계(S2), 트렌치영역개방단계(S3), 트렌치형성단계(S4), 트렌치충전단계(S5), 평탄화단계(S6), 접촉단계(S7), 플러그형성단계(S8), 배선막퇴적단계(S9), 배선형성단계(S10), 보호막형성단계(S11) 및 외부접속전극개구단계(S12)를 구비한다. 또, 접촉단계(S7)는 제1개구단계(S40) 및 제2개구단계(S50)로 이루어진다. 제1개구단계(S40)는 포토레지스트(이후, "PR"이라 함)도포단계(S21), 제1노광단계(S22), 제1현상단계(S23), 제1접촉홀개구단계(S24) 및 PR제거단계(S25)로 이루어진다. 제2개구단계(S50)는 PR도포단계(S26), 제2노광단계(S27), 제2현상단계(S28), 제2접촉홀개구단계(S29) 및 PR제거단계(S30)로 이루어진다. 개개의 단계들은 아래에서 상세히 설명될 것이다.
우선, 도 10a에 보인 것처럼, 소자형성단계(S1)에서는, 실리콘산화막(3) 및 P형실리콘기판(2)이 그 순서대로 P형실리콘기판(1)의 하나의 주표면에 적층된다. 실리콘산화막(3)은 제1절연막으로서 약 1㎛의 두께를 가지고 P형실리콘기판(2)은 10Ω㎝의 저항률 및 5㎛의 두께를 가진다. P형실리콘기판(1)은 10Ω㎝의 저항률 및 650㎛의 두께를 가진다. 필드산화막(4)과 소망의 소자들이 6인치 직경을 갖는 웨이퍼(100)의 실리콘기판(2)과 실리콘산화막(3)의 접합면 반대쪽의 표면에 공지의 방법을 사용하여 형성된다. 여기서, MOSFET(40)만이 소자의 예로서 도시되어 있다.
도 10b에 보인 것처럼, 마스크층형성단계(S2)에서는, 제2절연막인 실리콘산화막(5)이 화학기상증착(이후, "CVD"라 함)을 사용하여 웨이퍼(100)의 전체 표면에 약 0.5㎛의 두께를 가지도록 증착된다.
다음에, 도 10c에 보인 것처럼, 트렌치영역형성단계(S3)에서는, 포토레지스트(601)가 웨이퍼(100)의 전체 표면에 도포된 후, 노광 및 현상이 소정의 레티클(미도시)을 이용하여 수행된다. 그 결과, 분리트렌치형성개구(7)를 위한 패턴이 폭 h(바람직하게는, 1㎛≤h≤2㎛)를 가지도록 형성된다. 또, 기판접촉영역형성개구(7)용 패턴이 형성된다. 따라서, 소자형성영역이 분리된다. 게다가, 개구들(7 및 8)의 실리콘산화막(5) 및 필드산화막(4)이 공지의 식각기법을 이용하여 제거된다. 따라서, 실리콘기판(2)이 노출된다.
도 10d에 보인 것처럼, 포토레지스트(601) 제거 후의 트렌치형성단계(S4)에, 실리콘산화막(5)은 식각마스크로서 사용되고, 실리콘기판(2)의 노출된 부분은 이방성식각기법에 의해 제거된다. 이로써, 실리콘산화막(3)은 노출되어 분리트렌치(9) 및 기판접촉영역(10)이 형성된다. 이때, 약간의 경사가 기판접촉영역(10) 및 분리트렌치(9)의 측벽들에 주어져 표면측의 개구 상단은 그 직경이 실리콘산화막(3)이 노출되는 바닥보다 더 크다.
다음에, 도 10e에 보인 것처럼, 트렌치충전단계(S5)에서는, TEOS산화막(11)이 웨이퍼(100)의 전체 표면에 TEOS기체를 이용하는 저압CVD(LPCVD)에 의해 증착되어 분리트렌치(9)를 채우는 절연재료로서 형성된다.
다음에, 도 11a에 보인 것처럼, 평탄화단계(S6)에, TEOS산화막(11)은 에치백되어 전체 표면에서 제거된다. 따라서, 소자형성영역(50)에 나타난 단(step; 31)이 제거된다.
다음에, 도 11b에 보인 것처럼, 접촉단계(S7)가 수행된다. 우선, 제1개구단계(S40)의 포토레지스트도포단계(S21)에서는, 포토레지스트(602)가 웨이퍼(100)의 전체 표면에 도포된다. 제1노광단계(S22)에, 소정의 제1접촉홀인 접촉홀(13)을 위한 패턴을 갖는 레티클(미도시)을 사용하여 노광이 수행된다. 제1현상단계(S23)에, 접촉홀(13)용 패턴은 현상되어 기판접촉영역(10)의 소정의 영역에 실리콘기판(1)에 연결되는 접촉홀(13)의 패턴을 형성한다. 그 후, 제1접촉홀개구단계(S24)에, TEOS산화막(11), 실리콘산화막(3)은 식각 제거되어 실리콘기판(1)에 도달하는 접촉홀(13)이 개구된다. 그 후, 포토레지스트(602)는 제거된다.
도 11c에 보인 것처럼, 제2개구단계(S50)의 포토레지스트도포단계(S26)에서는, 포토레지스트(603)가 웨이퍼(100)의 전체 표면에 도포된다. 제2노광단계(S27)에, 소정의 제2접촉홀인 접촉홀(12)을 위한 패턴을 갖는 레티클(미도시)을 사용하여 노광이 수행된다. 제2현상단계(S28)에, 접촉홀(12)용 패턴은 현상되어 소자형성영역(50)에 형성된 각 소자에 접속되는 접촉홀(12; 12s, 12g, 12d)을 위한 패턴을 형성한다. 그 후, 제2접촉홀개구단계(S29)에, TEOS산화막(11)과 실리콘산화막(5)은 식각 제거되어 접촉홀(12)이 개구된다. 그 후, 포토레지스트(603)는 제거된다.
칩(110)에 사용된 최소치수의 접촉홀들이 접촉홀들의 세트로서 형성됨에 유의해야 한다. 통상, 홀의 최소크기는 나중의 플러그형성단계(S8)에 소정의 금속으로 채워질 수 있다. 예를 들면, 텅스텐(W)의 경우, 접촉홀에 대해 0.5㎛ ×0.5㎛내지 1.0㎛ ×1.0㎛의 크기가 바람직하다. 이 경우, 접촉홀(12)은 소자에 따라 하나의 접촉홀만을 사용하는 단일접촉구조 또는 복수개의 접촉홀들이 배치된 다중접촉구조로 형성된다. 제1개구단계(S40) 및 제2개구단계(S50) 중의 어느 것이라도 먼저 수행될 수 있음에 유의해야 한다.
필요하다면 소정 량의 불순물이 각 접촉영역(14)에 주입될 수 있다. 예를 들어, 붕소가 P형확산영역에 주입된다면, 주입량(N)은 약 1014atms ㎝-2≤N ≤1015atms ㎝-2인 것이 바람직하다.
다음에, 도 11d에 보인 것처럼, 플러그형성단계(S8)에서는, 텅스텐층이 웨이퍼(100)의 전체 표면에 CVD법에 의해 증착되어, 접촉홀들(12 및 13)은 텅스텐으로 채워진다. 그 후, 텅스텐층은 전체 표면으로부터 에치백되어 TEOS산화막(11) 위의 평탄화된 부분의 텅스텐이 제거된다. 따라서, 접촉홀들(12 및 13)에서, 텅스텐플러그들(15s, 15d, 15g 및 15c)이 충전금속으로서 남게된다. 또, 접촉홀들(12 및 13)의 부분들은 평탄화된다. 그 때 텅스텐막(15h)도 기판접촉영역(10)의 측벽에 남아있게 됨에 유의해야 한다.
다음에, 도 11e에 보인 것처럼, 배선막퇴적단계(S9)에서는, Al층이 웨이퍼(100)의 전체 표면에 배선전도재료로서 소정의 두께로 퇴적된다.
다음에, 도 12a에 보인 것처럼, 배선형성단계(S10)에서는, 포토레지스트(604)가 웨이퍼(100)의 전체 표면에 도포되고, 소정의 배선패턴을 갖는 레티클(미도시)이 노광 및 현상에 사용된다. 배선부분 이외의 영역에 있는 Al층은 공지의 건식식각기법을 사용하여 제거된다. 따라서, Al배선(16G)이 실리콘기판(1)과 소정의 외부접속전극(200G)을 연결하는 지지기판접속배선으로서 형성된다. 또, 소망의 내부접속배선들 및 외부접속전극들(200 및 200G)로서 소용되는 Al배선들(16)이 형성된다.
다음에, 도 12b에 보인 것처럼, 보호막형성단계(S11)에서는, Al배선들(16 및 16G)을 보호하기 위한 실리콘산화막이 웨이퍼(110)의 전체 표면에 t1의 두께로 퇴적된다. 이 경우, 바람직하게는, 0.3㎛ ≤t1 ≤1㎛이다. 또, 보호산화막(17)이 형성된다. 이어서, 도 12c에 보인 것처럼, SOG(Spin On Glass; 18)가 그 위에 도포된다. 도포된 SOG가 가열되어 경화된 후, SOG막(18)은 평탄화된 부분의 보호산화막(17)이 노출될 때까지 전체 표면이 에치백된다. 따라서, 표면의 요철상태가 완화된다. 게다가, 도 12d에 보인 것처럼, 실리콘질화막(Si3N4막)이 t2의 두께로 퇴적된다. 이 경우, 바람직하게는, 0.1㎛ ≤t2 ≤0.5㎛이다. 따라서, 보호질화막(19)이 형성된다. 보호질화막(19)으로서 실리콘산화질화(silicon oxide nitride)막(SiON막)을 사용하는 것도 가능하다. 그 후, 외부접속전극들(200 및 200G)을 위한 홈들이 공지의 포토리소그라피 및 식각기법들을 이용하여 개구된다. 게다가, 범프들(201)이 필요하면 형성되고, 웨이퍼처리는 끝난다.
칩(110)이 다층배선구조를 갖는 경우, 소자형성단계(S1)부터 소자형성단계(S120)까지의 공정은 도 14의 개략적 흐름도에 보인 바와 같이 제1실시예의 공정과 동일하다. 다시 보여지진 않았지만, 배선형성단계 후에는, 다층배선형성단계(S61)가 다층배선을 제조하는 공지의 방법을 사용하여 수행된다. 그 후, 보호막형성단계(S11)와 외부접속전극개구단계(S12)가 수행된다. 소정의 두께를 갖는 보호절연막이 제1실시예와 마찬가지로 상단의 층배선을 보호하도록 형성된다. 그 후, 외부접속전극들(200 및 200G)을 위한 그루브들이 개구된다. 또, 범프들(201)이 필요하면 형성되고, 웨이퍼처리는 끝난다.
도 15에 보인 바와 같이 다층배선형성단계(S61)는 층간절연막형성단계(S71), 층간비아홀형성단계(S72), 비아홀을 금속으로 채우는 플러그형성단계(S73), 상층배선막퇴적단계(S74) 및 상층배선막형성단계(S75)를 필요한 횟수만큼, 예컨대, K개 층들의 경우 (k-1)회 반복함으로써 수행된다.
단층배선구조 또는 다층배선구조에 무관하게 웨이퍼처리가 끝난 후, 웨이퍼(100)는 칩들(110)로 잘려진다. 그 후, 칩은 소망의 패키지로 조립되어 반도체장치가 완성된다.
전술한 바와 같이, 제1실시예의 반도체장치 제조방법에 따르면, 분리트렌치(9)가 소자형성영역들(50)을 분리하기 위해 형성되는 경우, 기판접촉영역들(10)은 동시에 형성된다. 기판접촉영역(10)은 칩(110) 내의 적당한 빈 영역에 설치된다. 또, 분리트렌치(9)가 TEOS산화막(11)으로 완전히 채워져야 하는 경우, TEOS산화막(11)은 평탄화된 부분 및 기판접촉영역(10)에서 동일한 두께를 가지도록 퇴적된다. 따라서, 기판접촉영역(10)은 이 접촉영역(10)이 충분히 채워지지 않도록 하는 충분한 크기를 가진다. 그래서, 제1개구단계를 추가하는 것만으로, 접촉홀(13)은 작은 저항으로 지지기판으로서 소용되는 실리콘기판(1)에 접속하기위한 제1접촉홀로서 형성될 수 있다. 그러므로, 칩(110)의 표면에서 지지기판으로 전위가 인가되는 칩(100)을 갖는 반도체장치가 제조될 수 있다.
전술한 제1실시예에서 제1접촉홀은 예로서 다중접촉구조를 갖는 접촉홀(13)을 이용하여 설명되었지만, 단일접촉구조를 가질 수도 있다. 제1접촉홀이 단일접촉구조를 가지는 경우에도, 제1개구단계에 이용된 레티클의 패턴만 변경하는 것으로 충분하다. 또, 개별 단계들에서 처리되는 내용들은 제1실시예의 제조방법의 내용들과 완전히 동일하다. 따라서, 상세한 설명은 생략되었다. 도 16a 내지 도 16d는 제1접촉홀이 단일접촉구조를 갖는 경우에 접촉단계(S7)의 제1개구단계(S40) 후 배선막퇴적단계(S9)까지의 개별 단계들을 위한 단면도들이고, 도 11b 내지 도 11e에 대응한다. 이 경우, 제1개구단계(S40)에서 만들어진 접촉홀(131)이 충분히 큰 치수 이를테면 약 2㎛ ×2㎛ 내지 5㎛×5㎛를 가진다. 따라서, 접촉홀(12)이 플러그형성단계(S8)에 텅스텐으로 완전히 채워지는 경우에도, 접촉홀(13)은 채워지지 않는다. 평탄화된 부분 위에 퇴적된 텅스텐의 막두께와 동일한 막두께를 갖는 텅스텐은 바닥부분에만 퇴적된다. 그러므로, 에치백공정이 평탄화된 부분의 텅스텐층을 제거하도록 수행된다면, 접촉홀(131)의 바닥부분에 있는 텅스텐층도 제거되어 텅스텐(15k)만이 측벽에 남게된다(도 16c). 그러나, 측벽에 남게되는 텅스텐(15k)은 접촉홀(131) 내의 배선(16G)의 단분리(step disconnection)를 방지하는데 효과적인 기능을 한다. 따라서, 접속이 확실하게 된다.
다음으로, 본 발명의 제2실시예에 따른 반도체장치를 제조하는 방법이 전술한 칩제조방법을 대상으로 하여 아래에서 설명될 것이다.
제2실시예의 반도체장치제조방법은 도 8에 보여진 제1실시예의 방법과 유사하다. 그러나, 접촉단계(S7)의 상세한 부분은 다르다. 도 17은 제2실시예의 제조방법에 포함된 접촉단계(S7)의 상세한 흐름도를 보여준다. 도 17을 참조하면, 접촉단계(S80)는 포토레지스트도포단계(S81), 제1노광단계(S82), 제2노광단계(S83), 일괄현상단계(S84), 일괄개구단계(S85), 및 포토레지스트제거단계(S86)를 가진다.
도 18a 및 도 18b는 제2실시예의 접촉단계(S80)를 도시하는 도면들로, 도 5의 A-B선을 따른 반도체장치의 주요부분을 개략적으로 보여주는 단면도들이다. 제2실시예의 그 밖의 단계들은 전술한 바와 같이 제1실시예의 단계들과 동일하다. 따라서, 접촉단계(S80) 이외의 단계들에 대한 설명은 생략된다.
도 17과 도 18a 및 18b를 참조하면, 제2실시예의 접촉단계(S80)에서는, 포토레지스트도포단계(S81)에, 포토레지스트(602)가 평탄화단계(S6) 후에 웨이퍼(100)의 전체 표면에 도포된다. 제1노광단계(S82)에, 소정의 제1접촉홀인 접촉홀(13)의 패턴을 갖는 레티클(미도시)이 노광을 위해 사용된다. 이어서, 제2노광단계(S83)에, 제2접촉홀인 접촉홀(12)의 패턴을 갖는 레티클(미도시)이 노광을 위해 사용된다. 그 후, 일괄현상단계(S84)에, 이러한 패턴들이 현상되어 접촉홀들(12 및 13)의 패턴들이 일괄적으로 형성된다. 일괄개구단계(S85)에, TEOS산화막(11)과 실리콘산화막들(5 및 3)이 식각 제거되어 도 18a에 보인 것처럼 접촉홀들(12 및 13)이 개구된다. 또, 제2실시예에서는, 도 18b에 보인 것처럼, 제1실시예의 경우와 유사하게, 제1접촉홀을 당연히 단일접촉구조를 갖는 접촉홀(131)의 패턴으로서 사용할 수 있다. 또, 제1 및 제2노광단계들(S82 및 S83) 중의 어느 것이라도 먼저 수행될 수 있다.
제2실시예의 반도체장치 제조방법에 따르면, 분리트렌치(9)가 소자형성영역들(50)을 분리하기 위해 형성될 때, 기판접촉영역(10)은 칩(110) 내의 적당한 빈 영역에 동시에 형성된다. 또, 분리트렌치(9)가 TEOS산화막(11)으로 완전히 채워질 때, TEOS산화막(11)은 평탄화된 부분상의 TEOS산화막(11)의 두께와 동일한 두께를 가진다. 그래서, 기판접촉영역(10)은 채워지지 않도록 하는 충분한 크기를 가지도록 형성된다. 따라서, 제1 및 제2노광단계들(S82)은 지지기판인 실리콘기판(1)에 대한 연결을 위해 제1접촉홀인 접촉홀(13) 또는 접촉홀(131)의 패턴을 노출시키기 위해서만 추가된다. 이런 식으로, 소망의 소자들이 형성된 칩의 표면으로부터 작은 저항으로 지지기판에 전위가 인가될 수 있는 칩(110)을 갖는 반도체장치가 제조될 수 있다.
다음으로, 본 발명의 제3실시예에 따른 반도체장치를 제조하는 방법이 전술한 칩제조방법을 대상으로 하여 아래에서 설명될 것이다.
제3실시예의 반도체장치 제조방법의 개략적인 흐름도 또한 도 8에 보인 제1실시예의 그것과 유사하다. 그러나, 접촉단계(S7)의 상세한 부분은 역시 다르다. 도 19는 제3실시예의 제조방법에 포함된 접촉단계(S7)의 상세 흐름도이다. 도 19를 참조하면, 접촉단계(S7; S90)는 포토레지스트접촉단계(S91), 일괄노광단계(S92), 일괄현상단계(S93), 일괄개방단계(S94) 및 포토레지스트제거단계(S95)를 가진다.
도 20은 제3실시예의 접촉단계(S90)를 보여주는 도면으로, 도 2의 A-B선을 따라 반도체장치의 주요부분을 개략적으로 보여주는 단면도이다. 제3실시예의 그밖의 단계들은 전술한 바와 같이 제1실시예의 단계들과 동일하다. 그러므로, 접촉단계(S90) 이외의 단계들의 설명은 생략된다. 도 19 및 도 20을 참조하면, 제3실시예의 접촉단계(S90)에 있어서, 포토레지스트도포단계(S91)에, 포토레지스트(602)가 평탄화단계(S6) 후에 웨이퍼(100)의 전체 표면에 도포된다. 일괄노광단계(S92)에, 접촉홀(131) 및 접촉홀(12)에 관한 패턴들 둘 다를 가지는 레티클(미도시)은 노광에 사용된다. 그 후, 일괄현상단계(S93)에, 이러한 패턴들은 현상되어 접촉홀(131) 및 접촉홀(12)의 패턴들이 일괄 형성된다. 일괄개방단계(S94)에서는, TEOS산화막(11)과 실리콘산화막들(5 및 3)이 식각 제거되어 접촉홀들(12 및 131)이 개방된다. 이 경우, 제1접촉홀인 접촉홀(131)의 패턴형성표면과 제2접촉홀인 접촉홀(12)의 패턴형성표면 간에는 큰 단차가 있다. 따라서, 하나의 패턴의 해상도가 최적의 상태에 있지 않다면 다른 패턴의 해상도도 열화된다는 문제가 있다. 그러므로, 제1접촉홀에 적합한 크기를 갖는 적어도 하나의 접촉홀(131)이 구비된다. 도 20은 예로서의 접촉홀(131)의 단일접촉구조를 보여준다. 이 경우, 높은 해상도를 요하는 접촉홀(12)의 패턴의 해상도가 패턴노광 시에 최적의 상태로 있을 때에 노광이 수행되는 경우에도, 접촉홀(131)의 패턴은 충분히 해상가능하다.
제3실시예의 반도체장치 제조방법에 따르면, 분리트렌치(9)는 소자형성영역(50)을 분리하기 위해 형성된다. 이때, 기판접촉영역(10)은 칩(110) 내의 적당한 빈 영역에 동시에 형성된다. 또, 분리트렌치(9)가 TEOS산화막(11)으로 완전히 채워지는 경우, 접촉홀에서의 TEOS산화막(11)의 막두께는 평탄화된 부분 위의 TEOS산화막(11)의 막두께와 동일하다. 그래서, 기판접촉영역(10)은 채워지지 않도록 하는 크기를 가지도록 형성된다. 따라서, 지지기판인 실리콘기판(1)에 대한 연결을 위해 제1접촉홀로서 적당한 크기(통상, 2㎛ ×2㎛ 내지 5㎛ ×5㎛)를 가지는 적어도 하나의 접촉홀이 구비된다. 이 경우, 제1접촉홀은 소자형성영역(50)에 형성된 소자에 대한 연결을 위해 제2접촉홀과 동시에 노광, 현상 및 개방될 수 있다. 그러므로, 어떠한 추가적인 단계 없이, 소망의 소자들이 형성되는 칩의 표면으로부터 작은 저항으로 전위가 지지기판에 인가될 수 있는 칩(110)을 가지는 반도체장치가 제조될 수 있다.
본 발명의 반도체장치 및 그 제조방법은 전술한 실시예들의 설명으로 한정되지 않는다. 그러므로, 본 발명의 정신 및 범위로부터 벗어남 없이 다양한 변형들이 만들어질 수 있다. 예를 들면, 실리콘기판이 지지기판으로서 사용되는 경우, 저항률이 1 내지 50Ω㎝이고 두께가 600 내지 700㎛이면 그것의 전도형은 P형 또는 N형 중의 어느 것이라도 될 수 있다. 또한, 실리콘기판이 아닌 경우에도, 전기전도성이 있고 제조공정에 관해 문제가 없다면 적당한 재료가 선택되어 사용될 수 있다. 반도체기판(2)으로는, 10 내지 20Ω㎝의 저항률 및 2 내지 10㎛의 두께를 갖는 단결정층을 담고 있는 실리콘이 바람직하다. 그러나, 그것으로 제한되지는 않는다. 제1절연층(3)으로는, 실리콘기판이 지지기판으로서 사용된다면, 0.5 내지 2㎛의 두께를 갖는 실리콘산화막이 바람직하다. 또한, 기판접촉영역(10)은 약 5㎛ ×5㎛ 내지 100㎛ ×100㎛의 범위에 있는 칩(100)의 빈 영역의 크기에 의존하여 적절히 결정되어도 좋다. 또, 플러그형성단계에서는, 텅스텐이 충전금속의 예로서 바람직하다. 그러나, 기판온도가 약 500℃로 설정되는 고온스퍼터링법이 사용된다면, Al도 충전금속으로서 사용될 수 있다. 게다가, 배선용 금속은 전술한 Al으로 한정되지 않는다. 실리콘함유알루미늄(AlSi), 구리함유알루미늄(AlCu), 구리 및 실리콘함유알루미늄(AlSiCu) 등이 사용될 수 있다.
전술한 실시예들에서는, 소자형성단계가 먼저 수행되어 소망의 소자를 형성한 후 트렌치영역개방단계 및 트렌치형성단계가 수행되어 분리트렌치(9) 및 기판접촉영역(10)을 형성하는 예가 설명되었다. 그러나, 분리트렌치(9) 및 기판접촉영역(10)이 먼저 형성되어 분리트렌치(9)를 채운 후에 소자형성영역(50) 내에 소망의 소자를 형성하는 것도 가능하다.
도 21은 분리트렌치(9) 및 기판접촉영역(10)이 먼저 형성되는 경우의 절차의 예를 보여주는 흐름도이다. 도 22a 내지 도 22d, 도 23a 내지 도 23c 및 도 24a 내지 도 24d는 도 21의 흐름도에 따른 칩제조방법을 보여주는 도면들로서, 주요 단계들(그러나, 플러그형성단계 까지)에서의 도 2의 A-B선을 따른 반도체장치의 주요부분들을 개략적으로 보여주는 단면도들이다.
도 22a에 보인 것처럼, 실리콘산화막(3) 및 P형실리콘기판(2)이 그 순서대로 P형실리콘기판(10)의 하나의 주표면에 적층되거나 접합된다. 제1절연막으로 소용되는 실리콘산화막(3)은 약 1㎛의 막두께를 가지며, P형실리콘기판(2)은 10Ω㎝의 저항률 및 5㎛의 두께를 가진다. P형실리콘기판(1)은 10Ω㎝의 저항률 및 650㎛의 두께를 가진다. 그 후, 분리트렌치가 먼저 형성된다. 다음에, 마스크층형성단계(S101)에, 실리콘산화막(5)이 6인치 직경을 갖는 웨이퍼(100)의 전체 표면에 CVD법을 이용하여 약 0.5㎛의 두께로 증착된다.
도 22b에 보인 것처럼, 트렌치영역개방단계(S102)에서는, 포토레지스트(601)가 웨이퍼(100)의 전체 표면에 도포된다. 그 후, 폭 h를 갖는 분리트렌치형성개구(7)용 패턴 및 기판접촉영역형성개구(8)용 패턴을 형성하기 위한 소정의 레티클(미도시)이, 소자형성영역을 분리하기 위하여, 노광 및 현상에 사용된다. 또, 실리콘산화막(5)의 개구들(7 및 8)을 위한 부분들은 공지의 식각기법을 사용하여 제거된다. 따라서, 실리콘기판(2)은 노출된다.
다음에, 도 22c에 보인 것처럼, 포토레지스트(601)는 제거된다. 그 후, 트렌치형성단계(S103)에, 실리콘산화막(5)은 식각마스크로서 사용되고, 실리콘기판(2)이 노출된 부분은 이방성식각기법에 의해 제거된다. 이로써, 실리콘산화막(3)은 노출되어 분리트렌치(9) 및 기판접촉영역(10)이 형성된다. 이때, 전술한 실시예들과 마찬가지로, 기판접촉영역(10)의 측벽 및 분리트렌치(9)에 약간의 경사가 주어져 개구의 표면측 상단은 각 실리콘산화막(3)이 노출되는 바닥 보다 크다.
다음에, 도 22d에 보인 것처럼, 트렌치충전단계(S104)에, TEOS산화막(11)은 TEOS기체를 이용하는 LPCVD에 의해 웨이퍼(100)의 전체 표면에 증착되고, 분리트렌치(9)는 완전히 채워진다.
다음에, 도 23a에 보인 것처럼, 마스크층제거단계(S105)에, 웨이퍼(100)의 전체 표면에 증착된 TEOS산화막(11) 및 실리콘산화막(5)은 전체 표면에서 에치백되어 소자형성영역(50)의 실리콘기판(2)이 노출된다.
다음에, 도 23b에 보인 것처럼, 소자형성단계(S106)에, 필드절연막(4)과 소망의 소자들이 공지의 방법을 사용하여 형성된다.
다음에, 도 23c에 보인 것처럼, 평탄화단계(S107)에, 실리콘산화막(52)이 웨이퍼(100)의 표면에 CVD에 의해 약 1.5㎛의 두께로 증착된다. 그 후, 실리콘산화막(52)은 전체 표면에 대해 에치백되어 소자형성영역(50)에 나타난 단차(31)가 감소된다.
다음에, 도 24a에 보인 것처럼, 접촉단계(S108)가 수행된다. 제1 및 제2접촉홀들이 형성될 때, 소자들이 먼저 형성된 경우의 절연막들은, 전술한 실시예들과 마찬가지로, (TEOS산화막(11) + 실리콘산화막(3))과 (TEOS산화막(11) + 실리콘산화막(5))이다. 그러나, 분리트렌치가 먼저 형성된 경우의 절연막들은 (실리콘산화막(52) + 실리콘산화막(3))과 실리콘산화막(52)이다. 다른 공정들은 전술한 실시예들의 공정들과 유사하다. 그래서, 상세한 설명이 생략된다. 또, 플러그형성단계(S109)에서와 그 후의 작업들은 전술한 실시예들의 작업들과 매우 유사하다. 따라서, 개개의 단계들에 관한 단면도들과 상세한 설명은 생략된다. 만약을 위해, 플러그형성단계(S109) 후의 단면도가 도 24d에 보여진다. 이것은 전술한 실시예들의 도 11e에 대응한다.
이상 설명한 바와 같이, 본 발명에 따른 반도체장치에서, 칩의 표면에 있는 외부접속전극으로부터 지지기판으로의 경로는, 접촉홀의 재료를 포함하여, 완전히 금속막으로 만들어진다. 따라서, 경로의 전체 저항은 충분히 작아 지지기판의 전위를 안정화시킬 수 있게 된다. 게다가, 제조방법에서는, 분리트렌치와 기판접촉영역이 동시에 형성된다. 분리트렌치가 절연체로 채워지는 경우, 기판접촉영역은 채워지지 않도록 설계된다. 그러므로, 개구공정만이 지지기판에 접속된 제1접촉홀을 개구하기 위해 단지 추가되기만 한다. 따라서, 반도체장치는 어떠한 실질적인 단계추가 없이 쉽사리 제조될 수 있다.

Claims (18)

  1. 전도성 지지기판 위에 제1절연막을 개재하여 적층되거나 접합된 전도성 반도체기판;
    적어도 하나의 소망의 소자가 형성된 소자형성영역을 상기 반도체기판의 영역으로부터 분리하는 분리트렌치;
    분리트렌치;
    상기 반도체기판이 존재하지 않는 기판접촉영역;
    상기 분리트렌치를 채우고 상기 기판접촉영역의 표면을 덮는 제2절연막;
    상기 반도체기판 위쪽에 형성된 외부접속전극; 및
    상기 제1절연막과 상기 기판접촉영역의 상기 제2절연막을 통과하여 상기 외부접속전극 및 상기 지지기판을 연결하는 지지기판접속부를 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 외부접속전극은 상기 반도체기판 위에 제3절연막을 개재하여 형성되는 반도체장치.
  3. 제2항에 있어서, 상기 제3절연막은 상기 제2절연막과 동일한 반도체장치.
  4. 제1항에 있어서, 상기 지지기판접속부는,
    상기 외부접속전극에 연결되고 상기 제2절연막을 덮는 전도막; 및
    상기 기판접촉영역에, 상기 지지기판까지 상기 제1절연막 및 상기 제2절연막을 통과하는 접촉부를 포함하는 반도체장치.
  5. 제4항에 있어서, 상기 전도막은 주재료로서 알루미늄을 갖는 금속막을 함유하는 반도체장치.
  6. 제4항 또는 제5항에 있어서, 상기 접촉부는 단일 접촉으로 형성된 반도체장치.
  7. 제6항에 있어서, 상기 단일 접촉은,
    상기 접촉을 위한 접촉홀의 측벽에 형성된 내열금속막; 및
    상기 내열성금속막이 형성된 상기 접촉홀을 채우는 전도막을 포함하는 반도체장치.
  8. 제6항에 있어서, 상기 단일 접촉은,
    상기 접촉을 위한 접촉홀의 측벽을 덮는 부가전도막;
    상기 접촉홀의 상기 측벽상의 상기 부가전도막 위에 형성된 내열금속막; 및
    상기 내열금속막이 형성된 상기 접촉홀을 채우는 전도막을 포함하는 반도체장치.
  9. 제4항 또는 제5항에 있어서, 상기 접촉부는 어레이 형태로 배치된 복수개의 접촉플러그들을 포함하는 반도체장치.
  10. 제9항에 있어서, 상기 복수개의 접촉플러그들은 텅스텐으로 형성된 반도체장치.
  11. 반도체장치를 제조하는 방법에 있어서,
    (a) 전도성 반도체기판이 전도성 지지기판 위에 제1절연막을 개재하여 형성된 칩의 상기 전도성 반도체기판의 소자형성영역에 적어도 하나의 소망의 소자를 형성하는 단계;
    (b) 상기 제1절연막까지 상기 반도체기판을 통과하는 트렌치들을 형성하는 단계;
    (c) 상기 반도체기판 위에 제2절연막을 형성하여 상기 트렌치들을 채우고 기판접촉영역의 측벽을 덮는 단계;
    (d) 상기 소자를 위한 소자접촉홀들을 상기 제2절연막을 통과하게 형성하는 단계;
    (e) 상기 기판접촉영역에, 상기 지지기판까지 상기 제1 및 제2절연막들을 통과하는 접촉홀부를 형성하는 단계;
    (f) 상기 소자접촉홀을 제1전도성재료로 채우는 단계;
    (g) 상기 접촉홀부를 제2전도성재료로 채우는 단계;
    (h) 상기 접촉홀부에 연결되는 전도막을 형성하는 단계; 및
    (i) 상기 전도막에 연결되는 외부접속전극을 형성하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 단계 (d) 및 상기 단계 (e)는 동시에 수행되는 방법.
  13. 제11항에 있어서, 상기 단계 (d)는 제1노광단계를 구비하고 상기 단계 (e)는 제2노광단계를 구비하며,
    상기 제1노광단계 및 상기 제2노광단계는 개별적으로 수행되는 방법.
  14. 제13항에 있어서, 상기 단계 (d) 및 상기 단계 (e)는, 상기 제1노광단계 및 상기 제2노광단계를 제외하고는, 한번에 수행되는 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 단계 (f) 및 상기 단계 (g)는 한번에 수행되는 방법.
  16. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 단계 (e)는, 상기 기판접촉영역에 단일 접촉홀을 형성하는 단계를 포함하는 방법.
  17. 제16항에 있어서, 상기 단계 (g) 및 상기 단계 (h)는 동시에 수행되는 방법.
  18. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 단계 (e)는 상기 기판접촉영역에 어레이형태로 배치되는 복수개의 접촉홀들을 형성하는 단계를 포함하는 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448344B1 (ko) * 2002-10-22 2004-09-13 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 제조 방법
US7190051B2 (en) * 2003-01-17 2007-03-13 Second Sight Medical Products, Inc. Chip level hermetic and biocompatible electronics package using SOI wafers
DE10319497B4 (de) * 2003-04-30 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem ohmschen Substratkontakt
JP4746262B2 (ja) * 2003-09-17 2011-08-10 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2005116623A (ja) * 2003-10-03 2005-04-28 Nec Electronics Corp 半導体装置およびその製造方法
US7276398B2 (en) * 2003-10-23 2007-10-02 Hewlett-Packard Development Company, L.P. System and method for hermetically sealing a package
TW200629466A (en) * 2004-10-14 2006-08-16 Koninkl Philips Electronics Nv Semiconductor device having a frontside contact and vertical trench isolation and method of fabricating same
US7592645B2 (en) 2004-12-08 2009-09-22 Canon Kabushiki Kaisha Photoelectric conversion device and method for producing photoelectric conversion device
JP5220988B2 (ja) * 2005-05-23 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
CN1992173B (zh) * 2005-11-30 2010-04-21 硅起源股份有限公司 用于注入键合衬底以便导电的方法和结构
WO2007080545A1 (en) * 2006-01-12 2007-07-19 Nxp B.V. Method of fabricating a semiconductor on insulator device having a frontside substrate contact
DE102006013203B3 (de) 2006-03-22 2008-01-10 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
JP2007317954A (ja) * 2006-05-26 2007-12-06 Nec Electronics Corp 半導体装置及びその製造方法
JP2008227120A (ja) * 2007-03-13 2008-09-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR20100018156A (ko) * 2008-08-06 2010-02-17 삼성전자주식회사 적층형 반도체 소자 및 그 제조 방법
JP2010287866A (ja) * 2009-06-15 2010-12-24 Renesas Electronics Corp 半導体装置
CN102456689A (zh) * 2010-10-21 2012-05-16 中国科学院微电子研究所 一种衬底结构、半导体器件及其制造方法
KR101721117B1 (ko) 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
CN102956630B (zh) * 2011-08-09 2016-06-29 索泰克公司 三维集成半导体系统和形成该三维集成半导体系统的方法
JP2016115698A (ja) * 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置とその製造方法
US20170280971A1 (en) 2015-08-13 2017-10-05 Hoya Corporation Evaluation value calculation device and electronic endoscope system
CN106687023B (zh) 2015-08-13 2018-12-18 Hoya株式会社 评价值计算装置以及电子内窥镜系统
US11107845B2 (en) * 2017-03-29 2021-08-31 Sharp Kabushiki Kaisha TFT substrate, TFT substrate production method, and display device
US20210408250A1 (en) * 2020-06-24 2021-12-30 Monolithic Power Systems, Inc. Method of distributing metal layers in a power device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254554A (ja) 1988-08-19 1990-02-23 Fujitsu Ltd 半導体装置およびその製造方法
JP2654268B2 (ja) 1991-05-13 1997-09-17 株式会社東芝 半導体装置の使用方法
JP3269536B2 (ja) 1993-02-19 2002-03-25 株式会社デンソー 半導体装置
US5479048A (en) * 1994-02-04 1995-12-26 Analog Devices, Inc. Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level
JPH08153781A (ja) 1994-09-27 1996-06-11 Fuji Electric Co Ltd 高耐圧横型半導体装置およびその使用方法
JPH08236754A (ja) 1995-02-22 1996-09-13 Fuji Electric Co Ltd ｐチャネル型高耐圧ＭＯＳＦＥＴ
JPH0982814A (ja) * 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
JP3111947B2 (ja) 1997-10-28 2000-11-27 日本電気株式会社 半導体装置、その製造方法
JP2000031266A (ja) 1998-05-01 2000-01-28 Nec Corp 半導体装置及びその製造方法
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
JP2000196102A (ja) * 1998-10-20 2000-07-14 Citizen Watch Co Ltd 半導体装置およびその製造方法
US6358782B1 (en) * 1998-10-20 2002-03-19 Citizen Watch Co., Ltd. Method of fabricating a semiconductor device having a silicon-on-insulator substrate and an independent metal electrode connected to the support substrate
KR20000045305A (ko) * 1998-12-30 2000-07-15 김영환 완전 공핍형 에스·오·아이 소자 및 그 제조방법
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US6492683B2 (en) 2002-12-10
US6541314B2 (en) 2003-04-01
TW530369B (en) 2003-05-01
EP1193760A3 (en) 2005-03-16
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