KR20050106881A - 커플링방지선을 구비한 반도체소자의 금속배선 및 그 제조방법 - Google Patents

커플링방지선을 구비한 반도체소자의 금속배선 및 그 제조방법 Download PDF

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Abstract

본 발명은 배선간 커플링을 방지할 수 있는 반도체소자의 금속배선 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 금속배선은 입력단과 출력단간 신호전달이 이루어지는 신호선, 상기 신호선의 주변에 배치되어 인접한 상기 신호선간 커플링을 방지하기 위해 바이어싱된 바이어스선, 및 상기 신호선을 둘러싸는 커플링방지선을 포함하며, 커플링방지선을 신호선을 둘러싸는 고리형 측벽 형태로 형성하고, 이 커플링방지선을 신호선과 동일한 전압을 유지시킨다.

Description

커플링방지선을 구비한 반도체소자의 금속배선 및 그 제조 방법{METAL INTERCONNECTION WITH LINE FOR COUPLING PREVENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 금속배선 제조 방법에 관한 것이다.
반도체 소자에 있어서의 배선 기술은 메모리 소자의 미세화 기술에 있어서 중요한 항목중의 하나이며, 이러한 배선 기술은 메모리의 워드선과 같은 배선으로 사용되는 게이트 전극, 소스/드레인 영역과 콘택 및 각 소자를 상호 접속하는 금속배선 등으로 분류된다.
최근에 작은 셀 사이즈를 가지며 고속동작을 구현하는 제품에서는 배선간 커플링(Coupling) 현상에 의한 신호왜곡이 제품 특성에 많은 영향을 미치고 있다.
이러한 커플링 현상을 억제하기 위하여 신호선(signal line) 주위에 DC 바이어스선을 배치하는 방법이 제안되었다.
도 1은 종래기술에 따른 금속배선 구조를 도시한 평면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1을 참조하면, 입력단과 출력단 사이를 연결하는 신호선(11) 주위에 DC 바이어스선(VSS, 12)을 배치하고 있다.
도 2를 참조하면, 신호선(11) 역할을 하는 배선은 제1금속배선(M1), 비아콘택(13) 및 제2금속배선(M2)으로 이루어지고, VSS로 바이어싱된 DC 바이어스선(12)또한 신호선과 동일하게 제1금속배선(M1), 비아콘택(13) 및 제2금속배선(M2)으로 이루어진다.
그러나, 상기한 종래기술은 신호선 주위에 여러개의 DC 바이어스선을 배치함에 따라 레이아웃설계가 어려워지고 특히, DC 바이어스선과 같은 여러개의 더미(dummy) 배선이 증가함에 따라 칩 사이즈가 증가하는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 배선간 커플링을 방지할 수 있는 반도체소자의 금속배선 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 금속배선은 입력단과 출력단간 신호전달이 이루어지는 신호선, 상기 신호선의 주변에 배치되어 인접한 상기 신호선간 커플링을 방지하기 위해 바이어싱된 바이어스선, 및 상기 신호선을 둘러싸는 커플링방지선을 포함하는 것을 특징으로 하며, 상기 커플링방지선은 상기 입력단측 신호선의 끝단에 접하고, 상기 출력단측을 포함한 나머지 신호선과는 절연되는 것을 특징으로 하고, 상기 커플링방지선은 상기 신호선을 둘러싸는 고리형 측벽 형태인 것을 특징으로 하며, 상기 커플링방지선은 상기 신호선과 동일한 전압을 유지하고, 상기 바이어스선은 VSS로 바이어싱된 것을 특징으로 한다.
그리고, 본 발명의 금속배선의 제조 방법은 반도체 기판 상부에 제1절연막을 형성하는 단계, 상기 제1층간절연막 상부에 입력단과 출력단간 신호전달이 이루어지는 신호선을 형성함과 동시에 상기 신호선의 주변에 커플링방지를 위한 바이어스선을 형성하는 단계, 상기 신호선을 포함한 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 선택적으로 식각하여 상기 입력단측 신호선의 끝단을 노출시키는 단계, 및 상기 노출된 입력단측 신호선에 접하면서 상기 신호선을 둘러싸는 커플링방지선을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 커플링방지선은 상기 신호선을 둘러싸는 고리형 측벽 형태로 형성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 금속배선 구조를 도시한 평면도이다.
도 3을 참조하면, 입력단과 출력단 사이를 연결하는 신호선(21) 주변에 여러개의 DC 바이어스선(VSS, 22)이 배치되고 있으며, 특히 신호선(21)의 가장자리에는 커플링을 방지하기 위한 커플링방지선(23)이 신호선(21)을 둘러싸는 고리형 측벽형태로 구비되어 있다.
도 3에서, 신호선(21)은 제1금속배선(M1), 비아콘택(24) 및 제2금속배선(M2)으로 이루어지되, 라인 형태의 제2금속배선(M2)이 비아콘택(24)을 통해 제1금속배선(M1)과 연결되는 구조를 갖는다. DC 바이어스선(22)또한 신호선(21)과 동일하게 제1금속배선(M1), 비아콘택(24) 및 제2금속배선(M2)으로 이루어진다.
그리고, 신호선(21)을 둘러싸는 커플링방지선(23)은 입력단측 신호선(21)의 끝단에는 접촉하지만 출력단측 신호선(21)의 끝단에는 접촉하지 않는 고리형 구조를 갖는다. 이처럼, 커플링방지선(23)이 신호선(21)의 입력단측과 접촉하도록 하는 이유는, 신호선(21)에 인가되는 전압과 동일한 전압으로 커플링방지선(23)을 유지시켜주므로써 인접한 신호선(21)간 커플링을 방지하기 위함이다.
도 4는 도 3의 B-B'선에 따른 구조 단면도이다.
도 4를 참조하면, 신호선(21) 역할을 하는 배선은 제1금속배선(M1), 비아콘택(24) 및 제2금속배선(M2)의 적층구조로 이루어지고, VSS로 바이어싱된 DC 바이어스선(22)또한 신호선(21)과 동일한 구조로 형성된다.
그리고, 신호선(21)의 제2금속배선(M2) 주변에는 측벽(Side wall) 형태의 커플링방지선(23)이 구비되어 있다. 여기서, 커플링방지선(23)은 후속 공정 단면도에서 설명하겠지만, 신호선(21)의 출력단측에서는 제3층간절연막에 의해 제2금속배선과 절연되고, 신호선(21)의 입력단측에서는 직접 접촉한다.
도 5a 내지 도 5e는 도 3의 C-C'선에 따른 제조 공정 단면도이다.
도 5a에 도시된 바와 같이, 소정 공정이 완료된 반도체 기판(도시 생략) 상부에 제1층간절연막(Inter Metal Dielectric, 31)을 5000Å∼10000Å 두께로 형성한 후, 제1층간절연막(31) 상부에 금속막을 증착 및 패터닝하여 소정 거리를 두고 배치되는 제1금속배선(M1)을 형성한다.
다음으로, 제1금속배선(M1) 상부를 덮는 제2층간절연막(32)을 5000Å∼10000Å 두께로 형성한 후, 비아 마스크 및 식각을 통해 제2층간절연막(32)을 식각하여 제1금속배선(M1)의 표면을 노출시키는 비아홀(33)을 형성한다.
다음으로, 비아홀(33)에 도전막을 매립시켜 비아콘택(24)을 형성한다. 이때, 비아콘택(24)은 비아홀(33)을 채울때까지 도전막을 증착한 후 에치백 또는 CMP를 진행하여 형성하며, 비아콘택(24)은 텅스텐플러그가 이용된다.
다음으로, 비아콘택(24)이 매립된 제2층간절연막(32) 상에 금속막을 증착한 후 패터닝하여 비아콘택(24)을 통해 제1금속배선(M1)과 연결되는 제2금속배선(M2)을 형성한다.
이때, 제2금속배선(M2)은 라인 형태이면서 양끝단이 비아콘택(24)을 통해 제1금속배선(M1)과 각각 연결되어 입력단과 출력단을 구성한다. 즉, 입력단과 출력단간 신호의 전달이 이루어지도록 한다.
도 5b에 도시된 바와 같이, 제2금속배선(M1)이 형성된 결과물 상에 제3층간절연막(34)을 증착한다. 이때, 제3층간절연막(34)은 500Å∼2000Å 두께로 형성한다.
도 5c에 도시된 바와 같이, 제3층간절연막(34) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 입력단 비아콘택 주변을 오픈시키는 감광막패턴(35)을 형성한다.
이어서, 감광막패턴(35)을 식각배리어로 습식식각을 진행하여 입력단 비아콘택(24) 주변의 제3층간절연막(34)을 일부분 제거해준다. 상기한 습식식각후 입력단측 제2금속배선(M2)의 끝단이 드러난다('X' 참조).
따라서, 습식식각후 잔류하는 제3층간절연막(34a)은 입력단측 제2금속배선(M2)의 끝단을 제외한 나머지 제2금속배선(M2)을 덮는 형태이다.
도 5d에 도시된 바와 같이, 감광막패턴(35)을 제거한 후, 전면에 금속막(36)을 증착한다. 이때, 금속막(36)은 티타늄(Ti), 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드와 티타늄의 순서로 적층된 구조(Ti/TiN)로 형성하며, 그 두께는 500Å∼1500Å 두께가 바람직하다.
도 5e에 도시된 바와 같이, 금속막(36)을 제3층간절연막(34a)의 표면이 드러날때까지 에치백하여 금속막으로 된 커플링방지선(23)을 형성한다. 이때, 커플링방지선(23)은 신호선의 제2금속배선(M2)을 둘러싸는 일체형 측벽(Side wall) 형태로 형성되는데, 신호선의 입력단측에 형성되는 커플링방지선(23)은 끝단이 노출된 입력단측 제2금속배선(M2)의 끝단에 직접 접촉하고, 신호선의 출력단측에 형성되는 커플링방지선(23)은 제3층간절연막(34a)에 접한다.
상기한 바에 따르면, 입력단측 제2금속배선(M2)의 끝단에는 커플링방지선(23)이 직접 접촉하여 커플링방지선(23)과 신호선의 제2금속배선(M2)이 전기적으로 연결되고, 출력단측 제2금속배선(M2)과 커플링방지선(23)은 제3층간절연막(34a)에 의해 서로 절연되고 있다.
위 도 5a 내지 도 5e에서는 신호선에 국한하여 제조 방법을 설명하였으나, 위 신호선 제조공정시에 인접한 신호선간 커플링을 방지하는 역할을 하는 DC 바이어스선또한 동시에 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 신호선의 주변에 바이어싱된 DC 바이어스선을 구비함과 동시에 신호선을 둘러싸는 전도성 커플링방지선을 형성하고, 이 커플링방지선을 신호선과 동일한 전압으로 유지시키므로서 인접한 신호선간 커플링을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 배선 구조를 도시한 평면도,
도 2는 도 1의 A-A'선에 따른 단면도,
도 3은 본 발명의 실시예에 따른 반도체소자의 금속배선 구조를 도시한 평면도,
도 4는 도 3의 B-B'선에 따른 단면도,
도 5a 내지 도 5e는 도 3의 C-C'선에 따른 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 신호선
22 : DC 바이어스선
23 : 커플링방지선

Claims (8)

  1. 입력단과 출력단간 신호전달이 이루어지는 신호선;
    상기 신호선의 주변에 배치되어 인접한 상기 신호선간 커플링을 방지하기 위해 바이어싱된 바이어스선; 및
    상기 신호선을 둘러싸는 커플링방지선
    을 포함하는 반도체소자의 금속배선.
  2. 제1항에 있어서,
    상기 커플링방지선은,
    상기 입력단측 신호선의 끝단에 접하고, 상기 출력단측을 포함한 나머지 신호선과는 절연되면서 고리형 측벽 형태인 것을 특징으로 하는 반도체소자의 금속배선.
  3. 제1항에 있어서,
    상기 커플링방지선은 상기 신호선과 동일한 전압을 유지하고, 상기 바이어스선은 VSS로 바이어싱된 것을 특징으로 하는 반도체소자의 금속배선.
  4. 제1항에 있어서,
    상기 커플링방지선은
    티타늄(Ti), 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드와 티타늄의 순서로 적층된 구조(Ti/TiN)인 것을 특징으로 하는 반도체소자의 금속배선.
  5. 반도체 기판 상부에 제1절연막을 형성하는 단계;
    상기 제1층간절연막 상부에 입력단과 출력단간 신호전달이 이루어지는 신호선을 형성함과 동시에 상기 신호선의 주변에 커플링방지를 위한 바이어스선을 형성하는 단계;
    상기 신호선을 포함한 전면에 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 식각하여 상기 입력단측 신호선의 끝단을 노출시키는 단계; 및
    상기 노출된 입력단측 신호선에 접하면서 상기 신호선을 둘러싸는 커플링방지선을 형성하는 단계
    를 포함하는 반도체소자의 금속배선 제조 방법.
  6. 제5항에 있어서,
    상기 커플링방지선은,
    고리형 측벽 형태로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  7. 제5항에 있어서,
    상기 커플링방지선을 형성하는 단계는,
    상기 노출된 입력단측 신호선을 포함한 전면에 도전막을 증착하는 단계; 및
    상기 도전막을 상기 제2절연막의 표면이 드러날때까지 에치백하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
  8. 제5항 또는 제7항에 있어서,
    상기 커플링방지선은,
    티타늄(Ti), 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드와 티타늄의 순서로 적층된 구조(Ti/TiN)로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 제조 방법.
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