KR20060008433A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 고접적 반도체 소자의 제조방법에 관해 개시한 것으로서, 코아영역 및 페리영역이 정의되며 상기 전영역에 제 1금속배선이 구비된 반도체기판을 제공하는 단계와, 기판 위에 제 1절연막을 형성하고 나서 제 1절연막을 식각하여 제 1금속배선의 일부를 노출시키는 제 1콘택홀을 형성하는 단계와, 제 1콘택홀을 매립시키는 플러그를 형성하는 단계와, 플러그를 포함한 기판 전면에 금속막, 하드마스크용 질화막 및 페리영역의 제 2금속배선영역과 코아영역의 n번째 금속배선영역을 덮는 제 1감광막패턴을 차례로 형성하는 단계와, 제 1감광막패턴을 마스크로 질화막 및 금속막을 차례로 식각하여 플러그와 연결되는 제 2금속배선 및 n번째 제 2금속배선을 형성하는 단계와, 제 1감광막패턴을 제거하는 단계와, 결과물 전면에 스페이서용 질화막을 형성하는 단계와, 스페이서용 절연막 위에 페리영역을 덮는 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로 하여 코아영역의 스페이서용 절연막을 전면식각하여 제 2금속배선 및 제 1패턴의 측면에 각각의 스페이서를 형성하는 단계와, 제 2감광막패턴 및 상기 스페이서를 포함한 제 1패턴 및 금속배선을 베리어로 하고 상기 코아영역의 제 1절연막을 식각하여 코아영역의 n-1번째 제2금속배선영역에 트렌치를 형성하는 단계와, 제 2감광막패턴을 제거하는 단계와, 트렌치를 매립시키는 플러그타입 n-1번째 제 2금속배선을 형성하는 단계와, 구조 전면에 보호막을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{method for fabricating semiconductor device}
도 1은 종래기술에 따른 고집적 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2f는 본 발명에 따른 고집적 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 고집적 반도체 소자의 제조방법에 관한 것이다.
통상적으로, 셀영역의 시그널라인인 입출력라인 및 파워라인으로는 단일의 금속막을 이용하고 있다. 그러나, 최근 셀 크기가 축소됨에 따라 셀지역의 스페이스(space)가 함께 줄어들고, 이에 따라 셀지역에 배치되어야 할 금속라인의 폭(width) 및 스페이서가 감소될 수 밖에 없다. 만약, 금속라인 간의 커플링 캐패시턴스(coupling capacitance)를 감소시키기 위해서 금속라인 간의 스페이서를 늘리게 되면 셀크기가 늘어나게 된다. 또한, 스페이서를 확보하기 위해 금속라인 폭을 줄이게 되면 금속라인의 저항이 증가하게 되어 시그널 디레이(signal delay)가 유 발된다. 이러한 현상은 고속 및 고밀도를 구현하려는 제품에서는 더욱 심각하게 나타나는데, 현재의 공정으로는 한계가 있다.
도 1은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와 같이, 먼저 코아영역과 페리영역이 구비된 반도체기판(1) 상에 게이트전극(5) 및 소오스/드레인(미도시)을 포함한 트랜지스터를 제조한다. 여기서, 도 1에서 미설명된 도면부호 3은 소자분리막을 나타낸다. 이어, 상기 트랜지스터를 포함한 기판 전면에 제 1절연막(7)을 형성하고 나서 상기 제 1절연막을 식각하여 소오스 또는 드레인을 노출시키는 제 1콘택홀(8)을 형성한다. 그런다음, 상기 제1콘택홀(8) 및 제 1절연막(7) 상에 제1금속막을 형성하고 상기 제 1금속막(미도시)을 패터닝하여 제 1콘택홀(8)을 매립시키는 비트라인(9)을 형성한다. 이후, 비트라인(9)을 포함한 기판 전면에 제 2절연막(11)을 형성하고 나서 제 2절연막을 식각하여 비트라인(9)의 일부위를 노출시키는 제 2콘택홀(12)을 형성한다. 이어, 제 2콘택홀(12) 및 제 2절연막(11) 상에 제 2금속막(미도시)을 형성하고 나서 상기 제 2금속막을 식각하여 코아영역 및 페리영역에 플러그(13)를 형성한다. 그리고, 플러그(13)를 포함한 기판 전면에 제 3금속막(미도시)을 형성하고 나서 상기 제 3금속막을 식각하여 플러그(13)와 연결되는 제 1금속배선(15)을 형성한다. 그런다음, 상기 제 1금속배선(15)을 포함한 기판 전면에 제 3절연막(17)을 형성하고 나서 상기 제 3절연막을 선택 식각하여 제 1금속배선의 일부위를 노출시키는 제 3콘택홀(18)을 형성한다. 이후, 제 3콘택홀 (18) 및 제 3절연막(17)을 포함한 기판 전면에 제 3도전막(미도시)을 형성하고 제 3도전막을 식각하여 코아영역 및 페리영역에 제 2금속배선을 형성한다.
그러나, 반도체 소자가 고집적화됨에 따라, 종래의 기술에서는 코아지역에서 제 2금속배선 공간이 충분히 확보되지 못함으로써, 코아지역에서의 제 2금속배선 형성에 많은 어려움이 따른 문제점이 있다.
상기 문제점을 해결하고자, 본 발명은 코아지역의 제 2금속배선 형성 시, 먼저 n번째 제 2금속배선을 형성한 후, 상기 n번째 제 2금속배선 사이에 트렌치를 형성하고 상기 트렌치를 매립시키는 방식으로 플러그타입 n-1번째 제 2금속배선을 형성함으로써, 코아지역에서의 제 2금속배선 간의 공간을 확보할 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체 소자의 제조방법은 코아영역 및 페리영역이 정의되며 상기 전영역에 제 1금속배선이 구비된 반도체기판을 제공하는 단계와, 기판 위에 제 1절연막을 형성하고 나서 제 1절연막을 식각하여 제 1금속배선의 일부를 노출시키는 제 1콘택홀을 형성하는 단계와, 제 1콘택홀을 매립시키는 플러그를 형성하는 단계와, 플러그를 포함한 기판 전면에 금속막, 하드마스크용 질화막 및 페리영역의 제 2금속배선영역과 코아영역의 n번째 금속배선영역을 덮는 제 1감광막패턴을 차례로 형성하는 단계와, 제 1감광막패턴을 마스크로 질화막 및 금속막을 차례로 식각하여 플러그와 연결되는 제 2금속배선 및 n번째 제 2금 속배선을 형성하는 단계와, 제 1감광막패턴을 제거하는 단계와, 결과물 전면에 스페이서용 질화막을 형성하는 단계와, 스페이서용 절연막 위에 페리영역을 덮는 제 2감광막패턴을 형성하는 단계와, 제 2감광막패턴을 마스크로 하여 코아영역의 스페이서용 절연막을 전면식각하여 제 2금속배선 및 제 1패턴의 측면에 각각의 스페이서를 형성하는 단계와, 제 2감광막패턴 및 상기 스페이서를 포함한 제 1패턴 및 금속배선을 베리어로 하고 상기 코아영역의 제 1절연막을 식각하여 코아영역의 n-1번째 제2금속배선영역에 트렌치를 형성하는 단계와, 제 2감광막패턴을 제거하는 단계와, 트렌치를 매립시키는 플러그타입 n-1번째 제 2금속배선을 형성하는 단계와, 구조 전면에 보호막을 형성하는 단계를 포함한 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 고집적 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 코아영역(미도시) 및 페리영역(미도시)이 정의된 반도체기판(31)을 제공한다. 이어, 상기 기판(31) 위에 게이트전극(35) 및 소오스/드레인(37)을 포함한 트랜지스터를 제조한다. 그런다음, 상기 트랜지스터를 포함한 기판 전면에 제 1절연막(39)를 형성한 후, 상기 제 1절연막을 식각하여 소오스 또는 드레인을 노출시키는 제 1콘택홀(40)을 형성한다. 이후, 제1콘택홀(40) 및 제 1절연막(39) 위에 제 1도전막( 미도시)을 형성하고 제 1도전막을 식각하여 비트라인(41)을 형성한다.
이어, 상기 비트라인(41)을 포함한 기판 전면에 제 2절연막(43)을 형성하고 나서, 상기 비트라인(41)의 일부위를 노출시키는 제 2콘택홀(44)을 형성한다. 그런다음, 제 2콘택홀(44) 및 제 2절연막(43) 위에 제 2도전막(미도시)을 형성하고 제 2도전막을 식각하여 코아영역 및 페리영역에 각각의 플러그(45)를 형성한다. 이후, 플러그(45) 및 제 2절연막(43) 위에 제 3도전막(미도시)을 형성하고 제 3도전막을 선택 식각하여 플러그(45)와 연결되는 제1금속배선(47)을 형성한다. 이어, 제 1금속배선(47)을 포함한 기판 전면에 제 3절연막(49)을 형성하고 나서 제 3절연막을 식각하여 제 1금속배선(47)의 일부를 노출시키는 제 3콘택홀(50)을 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 제 3콘택홀(50) 및 제 3절연막(49) 위에 제 4도전막(미도시)을 형성하고 제 4도전막을 식각하여 제 3콘택홀(50)을 매립시키는 제 2플러그(51)를 형성한다. 이후, 제 2플러그(51)를 포함한 기판 전면에 금속막(미도시), 하드마스크용 질화막(미도시) 및 페리영역의 제 2금속배선영역 및 코아영역의 n번째 금속배선영역(n ≥2인 자연수)을 덮는 제 1감광막패턴(57)을 차례로 형성한다.
이어, 상기 제 1감광막패턴(57)을 마스크로 하드마스크용 질화막 및 금속막을 차례로 식각하여 플러그와 연결되는 페리영역의 제 2금속배선(53a), 코아영역의 n번째 제 2금속배선(53b) 및 제 2금속배선(53a)과 n번째 제 2금속배선(53b) 상부에 하드마스크(55)를 각각 형성한다.
그런다음, 제 1감광막패턴을 제거하고, 도 2c에 도시된 바와 같이, 상기 결 과물 전면에 스페이서용 질화막(59)을 형성한다. 이후, 스페이서용 질화막(59) 위에 감광막을 도포하고 노광 및 현상하여 페리영역을 덮는 제 2감광막패턴(61)을 형성한다.
이어, 도 2d에 도시된 바와 같이, 페리영역은 제 2감광막패턴(61)으로 가린 상태에서 코아영역의 스페이서용 질화막을 전면 식각하여, 도 2d에 도시된 바와 같이, n번째 제 2금속배선(53b) 측면에 스페이서(59a)를 형성한다. 그런 다음, 상기 제 2감광막패턴, 스페이서(59a)를 포함한 n번째 제 2금속배선(53b)을 베리어로 하고 코아영역의 제 3절연막을 식각하여 코아영역의 n-1번째 제2금속배선영역에 트렌치(63)를 형성한다. 이후, 제 2감광막패턴을 제거한다.
이어, 도 2e에 도시된 바와 같이, 트렌치(63)를 매립시키는 플러그타입 n-1번째 제 2금속배선(65)을 형성한다.
그런다음, 도 2f에 도시된 바와 같이, 상기 플러그타입 n-1번째 제 2금속배선(65) 구조 전면에 보호막(67)을 형성한다.
반도체 소자가 고집적화됨에 따라, 코아지역에서 제 2금속배선 공간이 충분히 확보하기가 어렵다. 따라서, 본 발명에서는 코아지역의 제 2금속배선 형성 시, 먼저 n번째 제 2금속배선을 형성한 후, 상기 n번째 제 2금속배선 사이의 n-1번째 제 2금속배선영역에 해당되는 부위에 트렌치를 형성하고 상기 트렌치를 매립시키는 방식으로 플러그타입 n-1번째 제 2금속배선을 형성함으로써, 코아지역에서의 제 2금속배선 공간을 확보할 수 있다.
본 발명에 따르면, 충분한 공간을 확보하기 어려운 코아지역의 제 2금속배선 형성 시, 먼저 n번째 제 2금속배선을 형성한 후, 상기 n번째 제 2금속배선 사이의 n-1번째 제 2금속배선영역에 해당되는 부위에 트렌치를 형성하고 상기 트렌치를 매립시키는 방식으로 플러그타입 n-1번째 제 2금속배선을 형성함으로써, 코아지역에서의 제 2금속배선 공간을 확보할 수 있다. 따라서, 본 발명에서는 코아지역의 제 2금속배선을 기존보다 안정적으로 형성함으로써, 라인시트(line sheet)저항을 줄일 수 있으며, 또한 제 2금속배선 폭이 얇아서 쓰러지거나 넘어지는 것을 억제하여 공정마진을 확보할 수 있다.
한편, 본 발명은 n-1번째 제 2금속배선을 플러그 타입으로 제조함으로써, 시그널 디레이(signal delay) 및 커플링 캐패시턴스(coupling capacitance)를 억제하여 고속 제품에 대한 특성저하를 막을 수 있다.

Claims (1)

  1. 코아영역 및 페리영역이 정의되며, 상기 전영역에 제 1금속배선이 구비된 반도체기판을 제공하는 단계와,
    상기 기판 위에 제 1절연막을 형성하고 나서, 상기 제 1절연막을 식각하여 상기 제 1금속배선의 일부를 노출시키는 제 1콘택홀을 형성하는 단계와,
    상기 제 1콘택홀을 매립시키는 플러그를 형성하는 단계와,
    상기 플러그를 포함한 기판 전면에 금속막, 하드마스크용 질화막 및 페리영역의 제 2금속배선영역과 코아영역의 n번째 금속배선영역(n ≥2인 자연수)을 덮는 제 1감광막패턴을 차례로 형성하는 단계와,
    상기 제 1감광막패턴을 마스크로 상기 질화막 및 금속막을 차례로 식각하여 상기 플러그와 연결되는 제 2금속배선 및 n번째 제 2금속배선을 형성하는 단계와,
    상기 제 1감광막패턴을 제거하는 단계와,
    상기 결과물 전면에 스페이서용 질화막을 형성하는 단계와,
    상기 스페이서용 절연막 위에 페리영역을 덮는 제 2감광막패턴을 형성하는 단계와,
    상기 제 2감광막패턴을 마스크로 하여 상기 코아영역의 스페이서용 절연막을 전면식각하여 상기 제 2금속배선 및 제 1패턴의 측면에 각각의 스페이서를 형성하는 단계와,
    상기 제 2감광막패턴 및 상기 스페이서를 포함한 제 1패턴 및 금속배선을 베 리어로 하고 상기 코아영역의 제 1절연막을 식각하여 코아영역의 n-1번째 제2금속배선영역에 트렌치를 형성하는 단계와,
    상기 제 2감광막패턴을 제거하는 단계와,
    상기 트렌치를 매립시키는 플러그타입 n-1번째 제 2금속배선을 형성하는 단계와,
    상기 구조 전면에 보호막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 제조방법.
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KR100949876B1 (ko) * 2007-12-27 2010-03-25 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법

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