JPS63262867A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63262867A JPS63262867A JP62097771A JP9777187A JPS63262867A JP S63262867 A JPS63262867 A JP S63262867A JP 62097771 A JP62097771 A JP 62097771A JP 9777187 A JP9777187 A JP 9777187A JP S63262867 A JPS63262867 A JP S63262867A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229920001721 polyimide Polymers 0.000 claims abstract description 15
- 239000009719 polyimide resin Substances 0.000 claims abstract description 10
- 229910000679 solder Inorganic materials 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 6
- 239000004642 Polyimide Substances 0.000 abstract description 5
- 239000011347 resin Substances 0.000 abstract description 5
- 229920005989 resin Polymers 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract description 4
- 229910001120 nichrome Inorganic materials 0.000 abstract description 3
- 229910045601 alloy Inorganic materials 0.000 abstract description 2
- 239000000956 alloy Substances 0.000 abstract description 2
- 229910052737 gold Inorganic materials 0.000 abstract description 2
- 229910052763 palladium Inorganic materials 0.000 abstract description 2
- 230000005055 memory storage Effects 0.000 abstract 2
- 239000002966 varnish Substances 0.000 abstract 2
- 229910020220 Pb—Sn Inorganic materials 0.000 abstract 1
- 230000005260 alpha ray Effects 0.000 abstract 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 abstract 1
- 230000006837 decompression Effects 0.000 abstract 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052776 Thorium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- ZSLUVFAKFWKJRC-IGMARMGPSA-N 232Th Chemical compound [232Th] ZSLUVFAKFWKJRC-IGMARMGPSA-N 0.000 description 1
- 101150030952 RRF1 gene Proteins 0.000 description 1
- 101100417964 Streptococcus mutans serotype c (strain ATCC 700610 / UA159) frr gene Proteins 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関する。
従来、記憶機能を有する半導体素子（以下メモリ素子と
いう）が複数個組込まれた半導体記憶装置においては、
メモリ素子の高密度実装を実現するために、はんだを半
球状に盛り上げたはんだバンプが形成された半導体チッ
プを、導体配線が形成された絶縁性基板上にリフローソ
ルダリングにより接続するフリップチップ技術が用いら
れていた。
いう）が複数個組込まれた半導体記憶装置においては、
メモリ素子の高密度実装を実現するために、はんだを半
球状に盛り上げたはんだバンプが形成された半導体チッ
プを、導体配線が形成された絶縁性基板上にリフローソ
ルダリングにより接続するフリップチップ技術が用いら
れていた。
上述した従来の半導体記憶装置は、半導体チップの動作
領域と絶縁性基板が対向する構造となっているので、絶
縁性基板材料中に不純物として存在するウラニウム（Ｕ
）やトリウム（Ｔｈ）から放射されるα線によって、メ
モリ素子の記憶内容が反転してしまう、ソフトエラーと
呼ばれる誤動作を生じるという欠点がある。
領域と絶縁性基板が対向する構造となっているので、絶
縁性基板材料中に不純物として存在するウラニウム（Ｕ
）やトリウム（Ｔｈ）から放射されるα線によって、メ
モリ素子の記憶内容が反転してしまう、ソフトエラーと
呼ばれる誤動作を生じるという欠点がある。
メモリ素子のソフトエラー防止策として、メモリ素子上
に厚さ３０μｍ以上のポリイミド系樹脂層を形成してα
線を遮へいする技術が知られているが、このような厚い
樹脂層を形成した半導体チップに微小なはんだバンプを
形成することは困難で、あり実用的ではない。
に厚さ３０μｍ以上のポリイミド系樹脂層を形成してα
線を遮へいする技術が知られているが、このような厚い
樹脂層を形成した半導体チップに微小なはんだバンプを
形成することは困難で、あり実用的ではない。
本発明の目的は、α線を遮へいしソフトエラーを低減さ
せた信頼性の高い半導体記憶装置を提供することにある
。
せた信頼性の高い半導体記憶装置を提供することにある
。
本発明の半導体記憶装置は、フリップチップ方式で接続
された半導体チップと絶縁性基板のｒｒｆ１隙部にポリ
イミド系樹脂を充てんしたものである。
された半導体チップと絶縁性基板のｒｒｆ１隙部にポリ
イミド系樹脂を充てんしたものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す断面図である。以
下製造方法と共に説明する。
下製造方法と共に説明する。
まず、アルミナセラミック基板１上にニクロム（ＮｉＣ
ｒ）を１０００人、パラジウム（Ｐｄ）を１０００人、
続いて金（Ａｕ）を６０００人の膜厚に真空蒸着した後
、フォトリソグラフィ技術を用いて、薄膜導体配線２を
形成する。
ｒ）を１０００人、パラジウム（Ｐｄ）を１０００人、
続いて金（Ａｕ）を６０００人の膜厚に真空蒸着した後
、フォトリソグラフィ技術を用いて、薄膜導体配線２を
形成する。
一方、半導体チップ３にはＰｂ−３ｎ合金からなるはん
だバンブ４が形成されており、この半導体チップ３を薄
膜導体配線２が形成されたアルミナセラミック基板１上
にリフローソルダリングにより接続する。
だバンブ４が形成されており、この半導体チップ３を薄
膜導体配線２が形成されたアルミナセラミック基板１上
にリフローソルダリングにより接続する。
続いて半導体チップ３を封止するようにポリイミドフェ
スを滴下する。半導体チップ３とアルミナセラミック基
板１の間の部分に気泡が残るのを防ぐために１０２Ｔ
ｏ ｒ ｒの減圧雰囲気で１０分間の脱泡処理をした後
、１８０℃３０分の熱処理を行い、次いで２５０″Ｃま
で連続昇温して２５０”Ｃｌ ｖｆ間の熱処理によりポ
リイミド樹脂５の硬化を行う、しかる後、外部端子の接
続と外装樹脂による被覆を行って半導体記憶装置を完成
させる。
スを滴下する。半導体チップ３とアルミナセラミック基
板１の間の部分に気泡が残るのを防ぐために１０２Ｔ
ｏ ｒ ｒの減圧雰囲気で１０分間の脱泡処理をした後
、１８０℃３０分の熱処理を行い、次いで２５０″Ｃま
で連続昇温して２５０”Ｃｌ ｖｆ間の熱処理によりポ
リイミド樹脂５の硬化を行う、しかる後、外部端子の接
続と外装樹脂による被覆を行って半導体記憶装置を完成
させる。
二のように構成された第１の実施例においては、アルミ
ナセラミック基板１からのα線はポリイミド樹脂５に遮
へいされて半導体チップ３への照射が抑制されるため、
ソフトエラーは低減される。
ナセラミック基板１からのα線はポリイミド樹脂５に遮
へいされて半導体チップ３への照射が抑制されるため、
ソフトエラーは低減される。
第２図は本発明の第２の実施例を示す断面図である。
ガラスエポキシ系樹脂からなる絶縁性基板６上に無電解
めっき法により導体配線７を形成する。
めっき法により導体配線７を形成する。
一方、半導体チップ３にはＰｂ−３ｎからなるはんだバ
ンブ８が形成されており、この半導体チップ３を導体配
線７が形成された絶縁性基板６上にリフローソルダリン
グにより接続する。
ンブ８が形成されており、この半導体チップ３を導体配
線７が形成された絶縁性基板６上にリフローソルダリン
グにより接続する。
続いて、絶縁性基板６の半導体チップ３と対向する箇所
に、予め形成された孔６ａから、ポリイミドフェスを半
導体チップ３に滴下した後、８０℃、３０分熱処理を行
い、次いで２１０℃まで連続昇温して２１０℃１時間の
熱処理によりポリイミド樹脂５の硬化を行う、しかる後
、外部端子の接続と外装樹脂による被覆を行って半導体
記憶装置を完成させる。
に、予め形成された孔６ａから、ポリイミドフェスを半
導体チップ３に滴下した後、８０℃、３０分熱処理を行
い、次いで２１０℃まで連続昇温して２１０℃１時間の
熱処理によりポリイミド樹脂５の硬化を行う、しかる後
、外部端子の接続と外装樹脂による被覆を行って半導体
記憶装置を完成させる。
この第２の実施例においても絶縁性基板６からのα線は
ポリイミド樹脂により抑制されるため、メモリ素子のソ
フトエラーは低減されたものとなる。
ポリイミド樹脂により抑制されるため、メモリ素子のソ
フトエラーは低減されたものとなる。
以上説明したように本発明は、フリップチップ方式で接
続された半導体チップと絶縁性基板の間隙部にポリイミ
ド系樹脂を充てんすることにより、絶縁性基板材料に不
純物として存在するＵやＴ ｈから放射されるα線の照
射を抑制し、メモリ素子の誤動作を防止できる効果があ
る。従って半導体記憶装置の信頼性は向上する。
続された半導体チップと絶縁性基板の間隙部にポリイミ
ド系樹脂を充てんすることにより、絶縁性基板材料に不
純物として存在するＵやＴ ｈから放射されるα線の照
射を抑制し、メモリ素子の誤動作を防止できる効果があ
る。従って半導体記憶装置の信頼性は向上する。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図である。 １・・・アルミナセラミック基板、２・・・薄膜導体配
線、３・・・半導体チップ、４・・・はんだバンブ、５
・・・ポリイミド樹脂、６・・・絶縁性基板、７・・・
導体配線、８・・・はんだバンブ。
本発明の第２の実施例を示す断面図である。 １・・・アルミナセラミック基板、２・・・薄膜導体配
線、３・・・半導体チップ、４・・・はんだバンブ、５
・・・ポリイミド樹脂、６・・・絶縁性基板、７・・・
導体配線、８・・・はんだバンブ。
Claims (1)
- 導体配線が形成された絶縁性基板上にはんだバンプを
備えた半導体チップをフリップチップ方式で接続してな
る半導体記憶装置において、前記半導体チップと前記絶
縁性基板の間隙部にポリイミド系樹脂を充てんしたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097771A JPS63262867A (ja) | 1987-04-20 | 1987-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097771A JPS63262867A (ja) | 1987-04-20 | 1987-04-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262867A true JPS63262867A (ja) | 1988-10-31 |
Family
ID=14201116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097771A Pending JPS63262867A (ja) | 1987-04-20 | 1987-04-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63262867A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108734A (ja) * | 1989-03-14 | 1991-05-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0603928A1 (en) * | 1992-12-21 | 1994-06-29 | Delco Electronics Corporation | Hybrid circuit |
| EP0620591A1 (en) * | 1993-04-12 | 1994-10-19 | Delco Electronics Corporation | Silicone over-mould of a flip-chip device |
| US6459125B2 (en) | 1998-02-26 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | SOI based transistor inside an insulation layer with conductive bump on the insulation layer |
| JP2014506010A (ja) * | 2011-01-11 | 2014-03-06 | ノードソン コーポレーション | 真空補助によるアンダーフィル形成方法 |
| US10916508B2 (en) | 2018-03-15 | 2021-02-09 | Toshiba Memory Corporation | Semiconductor device package with radiation shield |
-
1987
- 1987-04-20 JP JP62097771A patent/JPS63262867A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108734A (ja) * | 1989-03-14 | 1991-05-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0603928A1 (en) * | 1992-12-21 | 1994-06-29 | Delco Electronics Corporation | Hybrid circuit |
| EP0620591A1 (en) * | 1993-04-12 | 1994-10-19 | Delco Electronics Corporation | Silicone over-mould of a flip-chip device |
| US6459125B2 (en) | 1998-02-26 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | SOI based transistor inside an insulation layer with conductive bump on the insulation layer |
| JP2014506010A (ja) * | 2011-01-11 | 2014-03-06 | ノードソン コーポレーション | 真空補助によるアンダーフィル形成方法 |
| US10916508B2 (en) | 2018-03-15 | 2021-02-09 | Toshiba Memory Corporation | Semiconductor device package with radiation shield |
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