JP2001358153A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 低耐圧デバイスと一緒に樹脂中に封入された
高耐圧デバイスに高電圧を印加したときの低耐圧デバイ
スの特性変動が少ない半導体装置を、工程数を増やさず
に製造することが可能な構成とすること。 【解決手段】 同一のシリコン基板１上に、制御回路用
のＭＯＳＦＥＴよりなる低耐圧デバイス２と、耐圧が数
百Ｖ以上のパワーＭＯＳＦＥＴよりなる高耐圧デバイス
３とが形成されたモノリシックパワーＩＣにおいて、低
耐圧デバイス２および高耐圧デバイス３の上に、パッシ
ベーション膜４として、屈折率が２．１以上の窒化シリ
コン膜を並行平板方式のプラズマＣＶＤ装置を用いて積
層する。屈折率が２．１以上の窒化シリコン膜は、７０
０〜８００Ｖの高電圧が印加された高耐圧デバイス３の
近傍に集まるモールド樹脂中の可動イオンや電荷による
影響をシールドするのに十分な導電性を有する。
高耐圧デバイスに高電圧を印加したときの低耐圧デバイ
スの特性変動が少ない半導体装置を、工程数を増やさず
に製造することが可能な構成とすること。 【解決手段】 同一のシリコン基板１上に、制御回路用
のＭＯＳＦＥＴよりなる低耐圧デバイス２と、耐圧が数
百Ｖ以上のパワーＭＯＳＦＥＴよりなる高耐圧デバイス
３とが形成されたモノリシックパワーＩＣにおいて、低
耐圧デバイス２および高耐圧デバイス３の上に、パッシ
ベーション膜４として、屈折率が２．１以上の窒化シリ
コン膜を並行平板方式のプラズマＣＶＤ装置を用いて積
層する。屈折率が２．１以上の窒化シリコン膜は、７０
０〜８００Ｖの高電圧が印加された高耐圧デバイス３の
近傍に集まるモールド樹脂中の可動イオンや電荷による
影響をシールドするのに十分な導電性を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧デバイスと低耐圧デバイスとが同一の樹
脂パッケージ中に封入されるモノリシックパワーＩＣま
たはマルチチップモジュールにおける半導体デバイスの
パッシベーション構造に関する。
し、特に高耐圧デバイスと低耐圧デバイスとが同一の樹
脂パッケージ中に封入されるモノリシックパワーＩＣま
たはマルチチップモジュールにおける半導体デバイスの
パッシベーション構造に関する。
【０００２】
【従来の技術】一般に、シリコン半導体装置のパッシベ
ーション膜として窒化シリコン膜（シリコンナイトライ
ド膜）が使用されている。従来、その窒化シリコン膜を
積層するにあたって、Ｐ−ＣＶＤ法が採用されている。
窒化シリコン膜の組成と半導体装置の耐圧との定量的な
関係は明らかでないため、耐圧が数百Ｖ以下の半導体装
置においては、経験的に従来の窒化シリコン膜が適用さ
れている。
ーション膜として窒化シリコン膜（シリコンナイトライ
ド膜）が使用されている。従来、その窒化シリコン膜を
積層するにあたって、Ｐ−ＣＶＤ法が採用されている。
窒化シリコン膜の組成と半導体装置の耐圧との定量的な
関係は明らかでないため、耐圧が数百Ｖ以下の半導体装
置においては、経験的に従来の窒化シリコン膜が適用さ
れている。
【０００３】しかし、同一基板上に制御回路用の低耐圧
デバイスと、耐圧が７００Ｖ以上の高耐圧パワーＭＯＳ
ＦＥＴを形成し、パッシベーション膜として従来通りの
窒化シリコン膜（屈折率：２．０）を積層したモノリシ
ックパワーＩＣをプラスチックモールド樹脂中に封入し
たものでは、つぎのような不具合がある。すなわち、パ
ワーＭＯＳＦＥＴに高電圧が印加されたときに、パワー
ＭＯＳＦＥＴの近傍にモールド樹脂中の可動イオンや電
荷が集まり、それによって低耐圧デバイスの特性が変動
してしまう。
デバイスと、耐圧が７００Ｖ以上の高耐圧パワーＭＯＳ
ＦＥＴを形成し、パッシベーション膜として従来通りの
窒化シリコン膜（屈折率：２．０）を積層したモノリシ
ックパワーＩＣをプラスチックモールド樹脂中に封入し
たものでは、つぎのような不具合がある。すなわち、パ
ワーＭＯＳＦＥＴに高電圧が印加されたときに、パワー
ＭＯＳＦＥＴの近傍にモールド樹脂中の可動イオンや電
荷が集まり、それによって低耐圧デバイスの特性が変動
してしまう。
【０００４】また、制御回路用の低耐圧デバイスを有す
るＩＣチップと、耐圧が７００〜８００Ｖの高耐圧パワ
ーＭＯＳＦＥＴを有するＩＣチップとを近接させて配置
し、それらを一緒にプラスチックモールド樹脂中に封入
したマルチチップモジュールにおいても同様の不具合が
ある。この場合のパッシベーション膜は、従来通りの窒
化シリコン膜（屈折率：２．０）である。
るＩＣチップと、耐圧が７００〜８００Ｖの高耐圧パワ
ーＭＯＳＦＥＴを有するＩＣチップとを近接させて配置
し、それらを一緒にプラスチックモールド樹脂中に封入
したマルチチップモジュールにおいても同様の不具合が
ある。この場合のパッシベーション膜は、従来通りの窒
化シリコン膜（屈折率：２．０）である。
【０００５】上述した不具合を回避するための対策とし
て、モノリシックパワーＩＣの場合には低耐圧デバイス
よりなる低耐圧回路部を、またマルチチップモジュール
の場合には低耐圧デバイスよりなるＩＣチップを、それ
ぞれＡｌＳｉＣｕ等の配線材料によりシールドする方法
が知られている。
て、モノリシックパワーＩＣの場合には低耐圧デバイス
よりなる低耐圧回路部を、またマルチチップモジュール
の場合には低耐圧デバイスよりなるＩＣチップを、それ
ぞれＡｌＳｉＣｕ等の配線材料によりシールドする方法
が知られている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た低耐圧回路部または低耐圧のＩＣチップをＡｌＳｉＣ
ｕ等によりシールドする方法では、ＡｌＳｉＣｕ等を新
たに積層する必要があり、工程数が大幅に増えてしまう
という問題点があった。また、ＡｌＳｉＣｕ等の積層の
ための装置が必要になるという問題点もあった。
た低耐圧回路部または低耐圧のＩＣチップをＡｌＳｉＣ
ｕ等によりシールドする方法では、ＡｌＳｉＣｕ等を新
たに積層する必要があり、工程数が大幅に増えてしまう
という問題点があった。また、ＡｌＳｉＣｕ等の積層の
ための装置が必要になるという問題点もあった。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであって、同一基板上に低耐圧デバイスと高耐圧デバ
イスを作製した半導体装置、または低耐圧デバイスのＩ
Ｃおよび高耐圧デバイスのＩＣを有するマルチチップモ
ジュールにおいて、高耐圧デバイスに高電圧を印加した
ときの影響による低耐圧デバイスの特性変動が少なく、
かつ工程数を増やさずに製造することが可能な構成の半
導体装置を提供することを目的とする。
のであって、同一基板上に低耐圧デバイスと高耐圧デバ
イスを作製した半導体装置、または低耐圧デバイスのＩ
Ｃおよび高耐圧デバイスのＩＣを有するマルチチップモ
ジュールにおいて、高耐圧デバイスに高電圧を印加した
ときの影響による低耐圧デバイスの特性変動が少なく、
かつ工程数を増やさずに製造することが可能な構成の半
導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明者は、ＡｌＳｉＣｕ等でできたシールド層を
設ける代わりに、製造工程数を増やさないため、窒化シ
リコンでできたパッシベーション膜に、高耐圧デバイス
への高電圧印加時の影響に対するシールド効果を持たせ
ることが有効であると考え、鋭意研究を重ねた。その結
果、本発明者は、パッシベーション膜を構成する窒化シ
リコン膜が２．１以上の屈折率を有していれば、その窒
化シリコン膜に、前記影響をシールドするのに十分な導
電性があるとの知見を得た。
め、本発明者は、ＡｌＳｉＣｕ等でできたシールド層を
設ける代わりに、製造工程数を増やさないため、窒化シ
リコンでできたパッシベーション膜に、高耐圧デバイス
への高電圧印加時の影響に対するシールド効果を持たせ
ることが有効であると考え、鋭意研究を重ねた。その結
果、本発明者は、パッシベーション膜を構成する窒化シ
リコン膜が２．１以上の屈折率を有していれば、その窒
化シリコン膜に、前記影響をシールドするのに十分な導
電性があるとの知見を得た。
【０００９】本発明は上記知見に基づきなされたもので
あり、本発明にかかる半導体装置は、その半導体装置の
パッシベーション膜を屈折率が２．１以上の窒化シリコ
ン膜により構成したものである。
あり、本発明にかかる半導体装置は、その半導体装置の
パッシベーション膜を屈折率が２．１以上の窒化シリコ
ン膜により構成したものである。
【００１０】この発明において、同一基板上に高耐圧デ
バイスと低耐圧デバイスを作製したモノリシックパワー
ＩＣの場合には、パッシベーション膜を高耐圧デバイス
の電極に電気的に接続した構成としてもよいし、あるい
は低耐圧デバイスの電極に電気的に接続した構成として
もよい。
バイスと低耐圧デバイスを作製したモノリシックパワー
ＩＣの場合には、パッシベーション膜を高耐圧デバイス
の電極に電気的に接続した構成としてもよいし、あるい
は低耐圧デバイスの電極に電気的に接続した構成として
もよい。
【００１１】また、高耐圧デバイスのＩＣと低耐圧デバ
イスのＩＣを有するマルチチップモジュールの場合、少
なくとも低耐圧デバイスのＩＣについては、そのパッシ
ベーション膜を屈折率が２．１以上の窒化シリコン膜に
より構成し、低耐圧デバイスの電極に電気的に接続した
構成とするとよい。
イスのＩＣを有するマルチチップモジュールの場合、少
なくとも低耐圧デバイスのＩＣについては、そのパッシ
ベーション膜を屈折率が２．１以上の窒化シリコン膜に
より構成し、低耐圧デバイスの電極に電気的に接続した
構成とするとよい。
【００１２】この発明によれば、半導体装置のパッシベ
ーション膜が屈折率２．１以上の窒化シリコン膜により
構成されているため、そのパッシベーション膜は、高電
圧が印加された高耐圧デバイスの近傍に集まるモールド
樹脂中の可動イオンや電荷による影響をシールドするの
に十分な導電性を有する。
ーション膜が屈折率２．１以上の窒化シリコン膜により
構成されているため、そのパッシベーション膜は、高電
圧が印加された高耐圧デバイスの近傍に集まるモールド
樹脂中の可動イオンや電荷による影響をシールドするの
に十分な導電性を有する。
【００１３】
【発明の実施の形態】以下に、本発明の実施の形態にか
かる半導体装置について図面を参照しつつ詳細に説明す
る。
かる半導体装置について図面を参照しつつ詳細に説明す
る。
【００１４】（実施の形態１）図１は、本発明の実施の
形態１にかかる半導体装置の構成を示す要部縦断面図で
ある。この半導体装置は、同一のシリコン基板１上に、
制御回路用のＭＯＳＦＥＴよりなる低耐圧デバイス２
と、耐圧が数百Ｖ以上のパワーＭＯＳＦＥＴよりなる高
耐圧デバイス３とが形成されたモノリシックパワーＩＣ
である。低耐圧デバイス２および高耐圧デバイス３の上
には、パッシベーション膜４として、屈折率が２．１以
上の窒化シリコン膜が設けられている。低耐圧デバイス
２と高耐圧デバイス３とは、素子分離酸化膜５により電
気的に分離されている。
形態１にかかる半導体装置の構成を示す要部縦断面図で
ある。この半導体装置は、同一のシリコン基板１上に、
制御回路用のＭＯＳＦＥＴよりなる低耐圧デバイス２
と、耐圧が数百Ｖ以上のパワーＭＯＳＦＥＴよりなる高
耐圧デバイス３とが形成されたモノリシックパワーＩＣ
である。低耐圧デバイス２および高耐圧デバイス３の上
には、パッシベーション膜４として、屈折率が２．１以
上の窒化シリコン膜が設けられている。低耐圧デバイス
２と高耐圧デバイス３とは、素子分離酸化膜５により電
気的に分離されている。
【００１５】低耐圧デバイス２は、ゲート絶縁膜２１、
ゲート電極２２、ソース電極２３およびドレイン電極２
４を有する。ソース電極２３およびドレイン電極２４
は、層間絶縁膜６に開口されたコンタクトホールを介し
て、シリコン基板１中の不純物拡散領域１１，１２に電
気的に接続されている。
ゲート電極２２、ソース電極２３およびドレイン電極２
４を有する。ソース電極２３およびドレイン電極２４
は、層間絶縁膜６に開口されたコンタクトホールを介し
て、シリコン基板１中の不純物拡散領域１１，１２に電
気的に接続されている。
【００１６】高耐圧デバイス３は、ゲート絶縁膜３１、
ゲート電極３２、ソース電極３３およびドレイン電極３
４を有する。ソース電極３３およびドレイン電極３４
は、層間絶縁膜６に開口されたコンタクトホールを介し
て、シリコン基板１中の不純物拡散領域１３，１４に電
気的に接続されている。
ゲート電極３２、ソース電極３３およびドレイン電極３
４を有する。ソース電極３３およびドレイン電極３４
は、層間絶縁膜６に開口されたコンタクトホールを介し
て、シリコン基板１中の不純物拡散領域１３，１４に電
気的に接続されている。
【００１７】特に限定しないが、パッシベーション膜４
は、低耐圧デバイス２のソース電極２３およびドレイン
電極２４に電気的に接続されている。また、パッシベー
ション膜４は、高耐圧デバイス３のソース電極３３およ
びドレイン電極３４にも電気的に接続されている。
は、低耐圧デバイス２のソース電極２３およびドレイン
電極２４に電気的に接続されている。また、パッシベー
ション膜４は、高耐圧デバイス３のソース電極３３およ
びドレイン電極３４にも電気的に接続されている。
【００１８】図１に示す構成の半導体装置よりなるＩＣ
チップ７は、たとえば図２に示すように、プラスチック
モールド樹脂７１中に封入される。図２において、符号
７２はマウント・アイランド、符号７３はリード、符号
７４はボンディングワイヤである。なお、ＩＣパッケー
ジの構造は図２に示すものに限らない。
チップ７は、たとえば図２に示すように、プラスチック
モールド樹脂７１中に封入される。図２において、符号
７２はマウント・アイランド、符号７３はリード、符号
７４はボンディングワイヤである。なお、ＩＣパッケー
ジの構造は図２に示すものに限らない。
【００１９】つぎに、図１に示す構成の半導体装置の製
造手順について説明する。周知の製造方法により、シリ
コンウエハに素子分離酸化膜５および不純物拡散領域１
１〜１４を形成する。その上にゲート絶縁膜２１，３
１、ゲート電極２２，３２、ソース電極２３，３３、ド
レイン電極２４，３４および層間絶縁膜６を形成する。
しかる後、並行平板方式のプラズマＣＶＤ装置を用い
て、ウエハ全面にパッシベーション膜４を積層する。
造手順について説明する。周知の製造方法により、シリ
コンウエハに素子分離酸化膜５および不純物拡散領域１
１〜１４を形成する。その上にゲート絶縁膜２１，３
１、ゲート電極２２，３２、ソース電極２３，３３、ド
レイン電極２４，３４および層間絶縁膜６を形成する。
しかる後、並行平板方式のプラズマＣＶＤ装置を用い
て、ウエハ全面にパッシベーション膜４を積層する。
【００２０】具体的には、プラズマＣＶＤ装置の真空容
器内にウエハを入れ、たとえばウエハの温度を４００℃
とし、プロセス圧を４．４Ｔｏｒｒに保持しつつ、真空
容器内にプラズマ発生用ガスとしてたとえばＡｒガスを
導入し、また成膜ガスとしてＳｉＨ4 ガス、Ｎ2 ガスお
よびＮＨ3 ガスを導入し、プラズマを発生させてウエハ
表面に窒化シリコン膜（パッシベーション膜４）を積層
させる。そのときのＳｉＨ4 、Ｎ2 およびＮＨ3 の各ガ
スの流量をそれぞれ２００ｓｃｃｍ、２０００ｓｃｃｍ
および１０ｓｃｃｍとし、また、ＲＦ電力を３５０Ｗと
すると、屈折率が２．３の窒化シリコン膜が成膜され
る。
器内にウエハを入れ、たとえばウエハの温度を４００℃
とし、プロセス圧を４．４Ｔｏｒｒに保持しつつ、真空
容器内にプラズマ発生用ガスとしてたとえばＡｒガスを
導入し、また成膜ガスとしてＳｉＨ4 ガス、Ｎ2 ガスお
よびＮＨ3 ガスを導入し、プラズマを発生させてウエハ
表面に窒化シリコン膜（パッシベーション膜４）を積層
させる。そのときのＳｉＨ4 、Ｎ2 およびＮＨ3 の各ガ
スの流量をそれぞれ２００ｓｃｃｍ、２０００ｓｃｃｍ
および１０ｓｃｃｍとし、また、ＲＦ電力を３５０Ｗと
すると、屈折率が２．３の窒化シリコン膜が成膜され
る。
【００２１】上述した実施の形態１によれば、パッシベ
ーション膜４が屈折率２．３の窒化シリコン膜でできて
おり、そのパッシベーション膜４が、高電圧が印加され
た高耐圧デバイス３の近傍に集まるモールド樹脂７１中
の可動イオンや電荷による影響をシールドするのに十分
な導電性を有するため、モールド樹脂７１中の可動イオ
ンや電荷に対するシールド層を新たに設けずに済む。
ーション膜４が屈折率２．３の窒化シリコン膜でできて
おり、そのパッシベーション膜４が、高電圧が印加され
た高耐圧デバイス３の近傍に集まるモールド樹脂７１中
の可動イオンや電荷による影響をシールドするのに十分
な導電性を有するため、モールド樹脂７１中の可動イオ
ンや電荷に対するシールド層を新たに設けずに済む。
【００２２】したがって、工程数を増やすことなく、高
耐圧デバイス３にたとえば７００〜８００Ｖの高電圧を
印加したときの影響による低耐圧デバイス２の特性変動
が少ない半導体装置を得ることができる。また、パッシ
ベーション膜４が低耐圧デバイス２の電極２３，２４ま
たは高耐圧デバイス３の電極３３，３４に電気的に接続
されている場合には、パッシベーション膜４上の電荷を
キャンセルする効果がより高くなるため、好ましい。
耐圧デバイス３にたとえば７００〜８００Ｖの高電圧を
印加したときの影響による低耐圧デバイス２の特性変動
が少ない半導体装置を得ることができる。また、パッシ
ベーション膜４が低耐圧デバイス２の電極２３，２４ま
たは高耐圧デバイス３の電極３３，３４に電気的に接続
されている場合には、パッシベーション膜４上の電荷を
キャンセルする効果がより高くなるため、好ましい。
【００２３】なお、パッシベーション膜４は、必ずしも
低耐圧デバイス２と高耐圧デバイス３のソース電極２
３，３３およびドレイン電極２４，３４に電気的に接続
されている必要はなく、いずれか一方のデバイスの電極
にのみ電気的に接続されていてもよいし、両方のデバイ
スの電極にまったく接続されていなくてもよい。そのよ
うな場合でも、十分なシールド効果が得られる。
低耐圧デバイス２と高耐圧デバイス３のソース電極２
３，３３およびドレイン電極２４，３４に電気的に接続
されている必要はなく、いずれか一方のデバイスの電極
にのみ電気的に接続されていてもよいし、両方のデバイ
スの電極にまったく接続されていなくてもよい。そのよ
うな場合でも、十分なシールド効果が得られる。
【００２４】（実施の形態２）図３は、本発明の実施の
形態２にかかる半導体装置の構成を示す要部縦断面図で
ある。実施の形態２は、高耐圧デバイスを有する第１の
ＩＣチップ９と、低耐圧デバイスを有する第２のＩＣチ
ップ８とが近接して同一の樹脂中に封入される構成のマ
ルチチップモジュールにおいて、第２のＩＣチップ８の
パッシベーション膜８０が屈折率２．１以上の窒化シリ
コン膜により構成されているものである。第１のＩＣチ
ップ９のパッシベーション膜９０は、屈折率が２．１以
上の窒化シリコン膜で構成されていてもよいし、屈折率
が２．０の一般的な窒化シリコン膜で構成されていても
よい。
形態２にかかる半導体装置の構成を示す要部縦断面図で
ある。実施の形態２は、高耐圧デバイスを有する第１の
ＩＣチップ９と、低耐圧デバイスを有する第２のＩＣチ
ップ８とが近接して同一の樹脂中に封入される構成のマ
ルチチップモジュールにおいて、第２のＩＣチップ８の
パッシベーション膜８０が屈折率２．１以上の窒化シリ
コン膜により構成されているものである。第１のＩＣチ
ップ９のパッシベーション膜９０は、屈折率が２．１以
上の窒化シリコン膜で構成されていてもよいし、屈折率
が２．０の一般的な窒化シリコン膜で構成されていても
よい。
【００２５】耐圧が低い第２のＩＣチップ８は、ゲート
絶縁膜８１、ゲート電極８２、ソース電極８３およびド
レイン電極８４を有する。ソース電極８３およびドレイ
ン電極８４は、層間絶縁膜８６に開口されたコンタクト
ホールを介して、シリコン基板８７中の不純物拡散領域
８８，８９に電気的に接続されている。
絶縁膜８１、ゲート電極８２、ソース電極８３およびド
レイン電極８４を有する。ソース電極８３およびドレイ
ン電極８４は、層間絶縁膜８６に開口されたコンタクト
ホールを介して、シリコン基板８７中の不純物拡散領域
８８，８９に電気的に接続されている。
【００２６】第１のＩＣチップ９は、ゲート絶縁膜９
１、ゲート電極９２、ソース電極９３およびドレイン電
極９４を有する。ソース電極９３およびドレイン電極９
４は、層間絶縁膜９６に開口されたコンタクトホールを
介して、シリコン基板９７中の不純物拡散領域９８，９
９に電気的に接続されている。特に限定しないが、耐圧
が低い第２のＩＣチップ８では、パッシベーション膜８
０は、ソース電極８３およびドレイン電極８４に電気的
に接続されている。
１、ゲート電極９２、ソース電極９３およびドレイン電
極９４を有する。ソース電極９３およびドレイン電極９
４は、層間絶縁膜９６に開口されたコンタクトホールを
介して、シリコン基板９７中の不純物拡散領域９８，９
９に電気的に接続されている。特に限定しないが、耐圧
が低い第２のＩＣチップ８では、パッシベーション膜８
０は、ソース電極８３およびドレイン電極８４に電気的
に接続されている。
【００２７】図３に示す構成の半導体装置がプラスチッ
クモールド樹脂中に封入されたＩＣパッケージについて
は、実施の形態１と同様であるため、図示および説明を
省略する。また、屈折率が２．１以上の窒化シリコン膜
は、実施の形態１と同様に、並行平板方式のプラズマＣ
ＶＤ装置を用いて成膜される。その際、成膜ガス種とそ
の流量、プロセス圧、ＲＦ電力およびウエハ温度を実施
の形態１で説明した具体例と同じにすることによって、
屈折率が２．３の窒化シリコン膜が成膜されるのはもち
ろんである。
クモールド樹脂中に封入されたＩＣパッケージについて
は、実施の形態１と同様であるため、図示および説明を
省略する。また、屈折率が２．１以上の窒化シリコン膜
は、実施の形態１と同様に、並行平板方式のプラズマＣ
ＶＤ装置を用いて成膜される。その際、成膜ガス種とそ
の流量、プロセス圧、ＲＦ電力およびウエハ温度を実施
の形態１で説明した具体例と同じにすることによって、
屈折率が２．３の窒化シリコン膜が成膜されるのはもち
ろんである。
【００２８】上述した実施の形態２によれば、耐圧が低
い第２のＩＣチップ８のパッシベーション膜８０が屈折
率２．３の窒化シリコン膜でできており、そのパッシベ
ーション膜８０は、高電圧が印加された第１のＩＣチッ
プ９の近傍に集まるモールド樹脂中の可動イオンや電荷
による影響をシールドするのに十分な導電性を有するた
め、モールド樹脂中の可動イオンや電荷に対するシール
ド層を新たに設けずに済む。
い第２のＩＣチップ８のパッシベーション膜８０が屈折
率２．３の窒化シリコン膜でできており、そのパッシベ
ーション膜８０は、高電圧が印加された第１のＩＣチッ
プ９の近傍に集まるモールド樹脂中の可動イオンや電荷
による影響をシールドするのに十分な導電性を有するた
め、モールド樹脂中の可動イオンや電荷に対するシール
ド層を新たに設けずに済む。
【００２９】したがって、工程数を増やすことなく、第
１のＩＣチップ９の高耐圧デバイスにたとえば７００〜
８００Ｖの高電圧を印加したときの影響による第２のＩ
Ｃチップ８の低耐圧デバイスの特性変動が少ない半導体
装置を得ることができる。また、耐圧が低い第２のＩＣ
チップ８のパッシベーション膜８０が低耐圧デバイスの
電極８８，８９に電気的に接続されている場合には、パ
ッシベーション膜８０上の電荷をキャンセルする効果が
より高くなるため、好ましい。
１のＩＣチップ９の高耐圧デバイスにたとえば７００〜
８００Ｖの高電圧を印加したときの影響による第２のＩ
Ｃチップ８の低耐圧デバイスの特性変動が少ない半導体
装置を得ることができる。また、耐圧が低い第２のＩＣ
チップ８のパッシベーション膜８０が低耐圧デバイスの
電極８８，８９に電気的に接続されている場合には、パ
ッシベーション膜８０上の電荷をキャンセルする効果が
より高くなるため、好ましい。
【００３０】なお、耐圧が低い第２のＩＣチップ８のパ
ッシベーション膜８０は、必ずしも低耐圧デバイスのソ
ース電極８３およびドレイン電極８４に電気的に接続さ
れている必要はない。その場合でも、十分なシールド効
果が得られる。
ッシベーション膜８０は、必ずしも低耐圧デバイスのソ
ース電極８３およびドレイン電極８４に電気的に接続さ
れている必要はない。その場合でも、十分なシールド効
果が得られる。
【００３１】
【発明の効果】本発明によれば、半導体装置のパッシベ
ーション膜が屈折率２．１以上の窒化シリコン膜により
構成されているため、そのパッシベーション膜は、高電
圧が印加された高耐圧デバイスの近傍に集まるモールド
樹脂中の可動イオンや電荷による影響をシールドするの
に十分な導電性を有する。したがって、モールド樹脂中
の可動イオンや電荷に対するシールド層を新たに設ける
必要がないため、工程数を増やすことなく、高耐圧デバ
イスに高電圧を印加したときの影響による低耐圧デバイ
スの特性変動が少ない半導体装置を得ることができる。
ーション膜が屈折率２．１以上の窒化シリコン膜により
構成されているため、そのパッシベーション膜は、高電
圧が印加された高耐圧デバイスの近傍に集まるモールド
樹脂中の可動イオンや電荷による影響をシールドするの
に十分な導電性を有する。したがって、モールド樹脂中
の可動イオンや電荷に対するシールド層を新たに設ける
必要がないため、工程数を増やすことなく、高耐圧デバ
イスに高電圧を印加したときの影響による低耐圧デバイ
スの特性変動が少ない半導体装置を得ることができる。
【図１】本発明の実施の形態１にかかる半導体装置の構
成を示す要部縦断面図である。
成を示す要部縦断面図である。
【図２】その半導体装置が樹脂中に封入されたＩＣパッ
ケージの一例を示す縦断面図である。
ケージの一例を示す縦断面図である。
【図３】本発明の実施の形態２にかかる半導体装置の構
成を示す要部縦断面図である。
成を示す要部縦断面図である。
１ シリコン基板 ２ 低耐圧デバイス ２３，２４，８３，８４ 低耐圧デバイスの電極 ３ 高耐圧デバイス ３３，３４，９３，９４ 高耐圧デバイスの電極 ４，８０，９０ パッシベーション膜 ７ ＩＣチップ ７１ 樹脂 ８ 第２のＩＣチップ ９ 第１のＩＣチップ
Claims (6)
- 【請求項１】 同一基板上に高耐圧デバイスと低耐圧デ
バイスが作製された半導体装置において、 屈折率が２．１以上の窒化シリコンよりなるパッシベー
ション膜を備えていることを特徴とする半導体装置。 - 【請求項２】 同一基板上に高耐圧デバイスと低耐圧デ
バイスが作製されたチップを樹脂中に封入してなる半導
体装置において、 前記チップは、屈折率が２．１以上の窒化シリコンより
なるパッシベーション膜を備えていることを特徴とする
半導体装置。 - 【請求項３】 前記パッシベーション膜は、前記高耐圧
デバイスの電極および前記低耐圧デバイスの電極の一方
または両方に電気的に接続されていることを特徴とする
請求項１または２に記載の半導体装置。 - 【請求項４】 低耐圧デバイスを有し、かつ高耐圧デバ
イスを有する別のチップと一緒に樹脂中に封入され得る
半導体装置において、 屈折率が２．１以上の窒化シリコンよりなるパッシベー
ション膜を備えていることを特徴とする半導体装置。 - 【請求項５】 樹脂中に、高耐圧デバイスを有する第１
のチップと、低耐圧デバイスを有する第２のチップとが
封入された半導体装置において、 前記第２のチップは、屈折率が２．１以上の窒化シリコ
ンよりなるパッシベーション膜を備えていることを特徴
とする半導体装置。 - 【請求項６】 前記パッシベーション膜は、前記低耐圧
デバイスの電極に電気的に接続されていることを特徴と
する請求項４または５に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180349A JP2001358153A (ja) | 2000-06-15 | 2000-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000180349A JP2001358153A (ja) | 2000-06-15 | 2000-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358153A true JP2001358153A (ja) | 2001-12-26 |
Family
ID=18681467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000180349A Pending JP2001358153A (ja) | 2000-06-15 | 2000-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001358153A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012093544A1 (ja) * | 2011-01-06 | 2012-07-12 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| CN103579303A (zh) * | 2012-08-02 | 2014-02-12 | 丰田自动车株式会社 | 半导体装置及其制造方法 |
| JP2014049695A (ja) * | 2012-09-03 | 2014-03-17 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| WO2014185951A1 (en) * | 2013-05-14 | 2014-11-20 | Silicon Lightwave Services | Ultra-responsive phase shifters for depletion mode silicon modulators |
| JP2015008222A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 半導体装置 |
| US9806189B2 (en) | 2015-08-13 | 2017-10-31 | Rohm Co., Ltd. | Semiconductor device |
-
2000
- 2000-06-15 JP JP2000180349A patent/JP2001358153A/ja active Pending
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| JP2014033053A (ja) * | 2012-08-02 | 2014-02-20 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| CN103579303B (zh) * | 2012-08-02 | 2017-06-06 | 丰田自动车株式会社 | 半导体装置及其制造方法 |
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| US9158138B2 (en) | 2013-05-14 | 2015-10-13 | Coriant Advanced Technology, LLC | Ultra-responsive phase shifters for depletion mode silicon modulators |
| US9638942B2 (en) | 2013-05-14 | 2017-05-02 | Elenion Technologies, Llc | Ultra-responsive phase shifters for depletion mode silicon modulators |
| US9910302B2 (en) | 2013-05-14 | 2018-03-06 | Elenion Technologies, Llc | Ultra-responsive phase shifters for depletion mode silcon modulators |
| JP2015008222A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 半導体装置 |
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