JP2003124459A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【課題】低コストで、耐圧の低下を防止できる高耐圧の
半導体装置の製造方法を提供する。 【解決手段】ソース電極１０上とドレイン電極１１上と
フィールド酸化膜上に形成された絶縁膜９上に、ＴＥＯ
Ｓと酸素を原料ガスとして、プラズマＣＶＤ法により、
ＴＥＯＳ酸化膜に窒素を添加した酸化膜１２を形成する
ことで、図示しないモールド樹脂の可動イオンによる酸
化膜１２内が分極するのを防止して、耐圧の低下を防止
する。
半導体装置の製造方法を提供する。 【解決手段】ソース電極１０上とドレイン電極１１上と
フィールド酸化膜上に形成された絶縁膜９上に、ＴＥＯ
Ｓと酸素を原料ガスとして、プラズマＣＶＤ法により、
ＴＥＯＳ酸化膜に窒素を添加した酸化膜１２を形成する
ことで、図示しないモールド樹脂の可動イオンによる酸
化膜１２内が分極するのを防止して、耐圧の低下を防止
する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に金属配線上に形成される絶縁膜に関
する。
造方法に関し、特に金属配線上に形成される絶縁膜に関
する。
【０００２】
【従来の技術】図２１は、従来の半導体装置の要部断面
図である。ここでは、７５０Ｖ耐圧の横型パワーＭＯＳ
ＦＥＴの要部断面図を示す。ｐ型の１２５Ω・ｃｍ程度
の高抵抗シリコン基板１の表面層に、ｐウェル領域２と
ｎウェル領域３を接して形成し、ｐウェル領域２の表面
層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎ
ウェル領域３の表面層にｎ+ ドレイン領域６を形成す
る。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウ
ェル領域２上にはゲート酸化膜８ａを介してゲート電極
を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟
まれたｎウェル領域３の表面にはフィールド酸化膜７ａ
を形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電
極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電
極１１を形成する。前記したゲート電極８ｂはフィール
ド酸化膜７上に張り出して形成され、ソース電極１０と
ドレイン電極１１はフィールド酸化膜上に、絶縁膜９を
介して張り出して形成される。ソース電極１０、ドレイ
ン電極９および絶縁膜９上に層間絶縁膜１２ａを形成
し、この層間絶縁膜１２ａ上にＴＥＯＳ酸化膜２２（Ｔ
ＭＳ酸化膜の場合もある）を形成し、このＴＥＯＳ酸化
膜２２上に、シリコンナイトライド膜からなるパッシベ
ーション膜２３を形成する。
図である。ここでは、７５０Ｖ耐圧の横型パワーＭＯＳ
ＦＥＴの要部断面図を示す。ｐ型の１２５Ω・ｃｍ程度
の高抵抗シリコン基板１の表面層に、ｐウェル領域２と
ｎウェル領域３を接して形成し、ｐウェル領域２の表面
層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎ
ウェル領域３の表面層にｎ+ ドレイン領域６を形成す
る。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウ
ェル領域２上にはゲート酸化膜８ａを介してゲート電極
を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟
まれたｎウェル領域３の表面にはフィールド酸化膜７ａ
を形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電
極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電
極１１を形成する。前記したゲート電極８ｂはフィール
ド酸化膜７上に張り出して形成され、ソース電極１０と
ドレイン電極１１はフィールド酸化膜上に、絶縁膜９を
介して張り出して形成される。ソース電極１０、ドレイ
ン電極９および絶縁膜９上に層間絶縁膜１２ａを形成
し、この層間絶縁膜１２ａ上にＴＥＯＳ酸化膜２２（Ｔ
ＭＳ酸化膜の場合もある）を形成し、このＴＥＯＳ酸化
膜２２上に、シリコンナイトライド膜からなるパッシベ
ーション膜２３を形成する。
【０００３】この横型パワーＭＯＳＦＥＴチップ（以
下、ＭＯＳＦＥＴチップと称す）を図示しないプラスチ
ックモールド樹脂でパッケージして完成した横型パワー
ＭＯＳＦＥＴとなる。尚、ＴＥＯＳとはＴｅｔｒａｅｔ
ｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅで、Ｓｉ（Ｃ2
Ｈ5 Ｏ）4 のことで、ＴＭＳとはＴｒｉ−Ｍｅｔｈｏｘ
ｙ−Ｓｉｌａｎｅで、ＨＳｉ（ＣＨ3 Ｏ）3 のことであ
る。
下、ＭＯＳＦＥＴチップと称す）を図示しないプラスチ
ックモールド樹脂でパッケージして完成した横型パワー
ＭＯＳＦＥＴとなる。尚、ＴＥＯＳとはＴｅｔｒａｅｔ
ｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅで、Ｓｉ（Ｃ2
Ｈ5 Ｏ）4 のことで、ＴＭＳとはＴｒｉ−Ｍｅｔｈｏｘ
ｙ−Ｓｉｌａｎｅで、ＨＳｉ（ＣＨ3 Ｏ）3 のことであ
る。
【０００４】本素子のｎ+ ソース領域４とｎ+ ドレイン
領域６間に７００Ｖ程度未満の逆バイアスが印加される
と、ｐ型の高抵抗シリコン基板１とｎウェル領域３との
間のｐｎ接合にバランスよく空乏層が伸びることで電界
を緩和し高耐圧化を達成している。しかし、７００Ｖ以
上の耐圧を有するＭＯＳＦＥＴチップを、プラスチック
モールド樹脂でパッケージした高耐圧の横型パワーＭＯ
ＳＦＥＴでは、高電圧を印加すると、モールド樹脂中の
可動イオンや電荷２４（電子のこと）の影響によって、
フィールド酸化膜７下のｐウェル領域３に形成される空
乏層の伸びに影響を与えて、横型パワーＭＯＳＦＥＴの
耐圧が低下する不具合が起きる。
領域６間に７００Ｖ程度未満の逆バイアスが印加される
と、ｐ型の高抵抗シリコン基板１とｎウェル領域３との
間のｐｎ接合にバランスよく空乏層が伸びることで電界
を緩和し高耐圧化を達成している。しかし、７００Ｖ以
上の耐圧を有するＭＯＳＦＥＴチップを、プラスチック
モールド樹脂でパッケージした高耐圧の横型パワーＭＯ
ＳＦＥＴでは、高電圧を印加すると、モールド樹脂中の
可動イオンや電荷２４（電子のこと）の影響によって、
フィールド酸化膜７下のｐウェル領域３に形成される空
乏層の伸びに影響を与えて、横型パワーＭＯＳＦＥＴの
耐圧が低下する不具合が起きる。
【０００５】これは、印加電圧によって図示しないモー
ルド樹脂中の可動イオンや電荷２４が図のように誘起さ
れ、ＭＯＳＦＥＴチップを構成する酸化膜、特にＴＥＯ
ＳやＴＭＳ等の有機シランを原料ガスとして成膜された
プラズマ酸化膜２２が、この可動イオンや電荷２４によ
って、分極を起こす。この分極によって、図のように、
プラズマ酸化膜２２中に電荷２５が誘起され、その電荷
２５によって、デバイス内部の電界強度分布が変動する
ためである。
ルド樹脂中の可動イオンや電荷２４が図のように誘起さ
れ、ＭＯＳＦＥＴチップを構成する酸化膜、特にＴＥＯ
ＳやＴＭＳ等の有機シランを原料ガスとして成膜された
プラズマ酸化膜２２が、この可動イオンや電荷２４によ
って、分極を起こす。この分極によって、図のように、
プラズマ酸化膜２２中に電荷２５が誘起され、その電荷
２５によって、デバイス内部の電界強度分布が変動する
ためである。
【０００６】これを防止するために、７００Ｖ以上の高
耐圧の横型パワーＭＯＳＦＥＴのような高耐圧デバイス
では、分極を起こし易い有機シランを原料ガスとするプ
ラズマ酸化膜の代わりに、比較的分極が起こりにくいモ
ノシラン（ＳｉＨ4 ）を原料ガスとするプラズマ酸化膜
が用いられている。このプラズマ酸化膜はパッシベーシ
ョン膜２３として用いられるプラズマ窒化膜の耐水性を
向上させるために、金属配線等を形成したときにできる
下地段差を低減するためや、多層配線の層間絶縁膜とし
て用いられるものであり、一般的な並行平板方式のプラ
ズマＣＶＤ装置で成膜され、平坦化のためにレジストエ
ッチバック法やＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ）
エッチバック法あるいはまた異方性エッチングと組み合
わせて用いられる。
耐圧の横型パワーＭＯＳＦＥＴのような高耐圧デバイス
では、分極を起こし易い有機シランを原料ガスとするプ
ラズマ酸化膜の代わりに、比較的分極が起こりにくいモ
ノシラン（ＳｉＨ4 ）を原料ガスとするプラズマ酸化膜
が用いられている。このプラズマ酸化膜はパッシベーシ
ョン膜２３として用いられるプラズマ窒化膜の耐水性を
向上させるために、金属配線等を形成したときにできる
下地段差を低減するためや、多層配線の層間絶縁膜とし
て用いられるものであり、一般的な並行平板方式のプラ
ズマＣＶＤ装置で成膜され、平坦化のためにレジストエ
ッチバック法やＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ）
エッチバック法あるいはまた異方性エッチングと組み合
わせて用いられる。
【０００７】また、近年、デバイスの高機能化を図るた
めに、高耐圧デバイスとこの高耐圧デバイスを制御する
制御回路用の低耐圧デバイスを同一チップ上に形成した
ワンチップパワーＩＣの開発が盛んである。この制御回
路用の低耐圧デバイスの低消費電力化や高機能化のため
に、微細化と多層配線化が進んでいる。それに伴い、こ
のワンチップパワーＩＣの高耐圧デバイス部においても
層間絶縁膜の平坦化プロセスが必須になってきている。
めに、高耐圧デバイスとこの高耐圧デバイスを制御する
制御回路用の低耐圧デバイスを同一チップ上に形成した
ワンチップパワーＩＣの開発が盛んである。この制御回
路用の低耐圧デバイスの低消費電力化や高機能化のため
に、微細化と多層配線化が進んでいる。それに伴い、こ
のワンチップパワーＩＣの高耐圧デバイス部においても
層間絶縁膜の平坦化プロセスが必須になってきている。
【０００８】しかし、前述のような、従来の並行平板方
式のプラズマＣＶＤ装置でモノシランを原料ガスとして
成膜していたプラズマ酸化膜では、低耐圧デバイス部お
よび高耐圧デバイス部での段差被覆形状が十分でないた
め、レジストエッチバック法やＳＯＧエッチバック法ま
たは異方性エッチングと組み合わせた場合でも、サブミ
クロンルールの微細加工された配線間の埋め込みや層間
絶縁膜の平坦化が不充分であった。
式のプラズマＣＶＤ装置でモノシランを原料ガスとして
成膜していたプラズマ酸化膜では、低耐圧デバイス部お
よび高耐圧デバイス部での段差被覆形状が十分でないた
め、レジストエッチバック法やＳＯＧエッチバック法ま
たは異方性エッチングと組み合わせた場合でも、サブミ
クロンルールの微細加工された配線間の埋め込みや層間
絶縁膜の平坦化が不充分であった。
【０００９】そのため、サブミクロンルールのデバイス
プロセスで平坦化プロセスとして広く使用されているモ
ノシランを原料ガスとし、ＥＣＲ（Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＰＣ（Ｉ
ｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、
ヘリコン波をプラズマ源とする高密度プラズマＣＶＤ装
置を用いて層間絶縁膜を形成したの後、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）で研磨する平坦化プロセスの検討が行われている
が、一般的に高密度プラズマＣＶＤ装置やＣＭＰ装置は
スループットが低く、コストダウンが難しいという課題
があった。
プロセスで平坦化プロセスとして広く使用されているモ
ノシランを原料ガスとし、ＥＣＲ（Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＰＣ（Ｉ
ｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、
ヘリコン波をプラズマ源とする高密度プラズマＣＶＤ装
置を用いて層間絶縁膜を形成したの後、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）で研磨する平坦化プロセスの検討が行われている
が、一般的に高密度プラズマＣＶＤ装置やＣＭＰ装置は
スループットが低く、コストダウンが難しいという課題
があった。
【００１０】一方、７００Ｖ未満の高耐圧デバイスを集
積したワンチップパワーＩＣにおいて、常圧オゾンＴＥ
ＯＳ ＣＶＤ法や準常圧オゾンＴＥＯＳ ＣＶＤ法で成
膜した酸化膜を層間絶縁膜に適用する平坦化プロセスの
検討も行われている。これらＴＥＯＳを原料ガスとする
熱ＣＶＤ法によるプロセスは一般的に埋め込み性や平坦
性に優れていることから、現在のＬＳＩでは平坦化プロ
セスとして広く使われており、またスループットも比較
的高いのでデバイスの製造コストの低減を図ることが期
待される。
積したワンチップパワーＩＣにおいて、常圧オゾンＴＥ
ＯＳ ＣＶＤ法や準常圧オゾンＴＥＯＳ ＣＶＤ法で成
膜した酸化膜を層間絶縁膜に適用する平坦化プロセスの
検討も行われている。これらＴＥＯＳを原料ガスとする
熱ＣＶＤ法によるプロセスは一般的に埋め込み性や平坦
性に優れていることから、現在のＬＳＩでは平坦化プロ
セスとして広く使われており、またスループットも比較
的高いのでデバイスの製造コストの低減を図ることが期
待される。
【００１１】しかし、これらＴＥＯＳ（またはＴＭＳ）
を原料ガスとする酸化膜を、７００Ｖを超える高耐圧パ
ワーＭＯＳＦＥＴに適用した場合に、前述のプラズマＴ
ＥＯＳ酸化膜（またはＴＭＳ酸化膜）と同様に酸化膜の
分極により高耐圧デバイスの耐圧が低下する不具合が発
生する問題があった。また、モールド樹脂中の可動イオ
ンや電荷の影響を抑制する手段として高耐圧デバイスを
アルミ配線のようなものでシールドする構造も提案され
ており、耐圧の安定化に一定の効果があることが知られ
ている。しかしながら耐圧が７００Ｖ以上の高耐圧デバ
イスにＴＥＯＳやＴＭＳを原料ガスとする酸化膜を使用
した場合にはこのようなシールド構造だけでは不充分で
あった。
を原料ガスとする酸化膜を、７００Ｖを超える高耐圧パ
ワーＭＯＳＦＥＴに適用した場合に、前述のプラズマＴ
ＥＯＳ酸化膜（またはＴＭＳ酸化膜）と同様に酸化膜の
分極により高耐圧デバイスの耐圧が低下する不具合が発
生する問題があった。また、モールド樹脂中の可動イオ
ンや電荷の影響を抑制する手段として高耐圧デバイスを
アルミ配線のようなものでシールドする構造も提案され
ており、耐圧の安定化に一定の効果があることが知られ
ている。しかしながら耐圧が７００Ｖ以上の高耐圧デバ
イスにＴＥＯＳやＴＭＳを原料ガスとする酸化膜を使用
した場合にはこのようなシールド構造だけでは不充分で
あった。
【００１２】
【発明が解決しようとする課題】前記のように、７００
Ｖ以上の高耐圧デバイスで、金属配線上に形成する表面
保護膜や、多層配線の層間絶縁膜にプラズマＣＶＤ法や
熱ＣＶＤ法によるＴＥＯＳ酸化膜やＴＭＳ酸化膜を適用
した場合、モールド樹脂中の可動イオンや電荷の影響を
受けて、これらの表面保護膜や層間絶縁膜内で分極が起
こり、高耐圧デバイスの耐圧が低下する。
Ｖ以上の高耐圧デバイスで、金属配線上に形成する表面
保護膜や、多層配線の層間絶縁膜にプラズマＣＶＤ法や
熱ＣＶＤ法によるＴＥＯＳ酸化膜やＴＭＳ酸化膜を適用
した場合、モールド樹脂中の可動イオンや電荷の影響を
受けて、これらの表面保護膜や層間絶縁膜内で分極が起
こり、高耐圧デバイスの耐圧が低下する。
【００１３】この発明の目的は、前記の課題を解決し
て、低コストで、耐圧の低下を防止できる高耐圧の半導
体装置の製造方法を提供することにある。
て、低コストで、耐圧の低下を防止できる高耐圧の半導
体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記の目的を達成できる
ために、半導体基板上に形成した第１の絶縁膜と、該第
１の絶縁膜上に形成され、前記半導体基板と接続する第
１の金属配線とを備えた半導体装置の製造方法におい
て、前記第１の絶縁膜上と前記第１の金属配線上に、有
機シランをガス化し、該ガスと酸素ガスを合わせた原料
ガスに窒素を添加したプロセスガスを用いたプラズマＣ
ＶＤ法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）により、窒素が添加された第２の絶
縁膜を形成する工程を具備する製造方法とする。
ために、半導体基板上に形成した第１の絶縁膜と、該第
１の絶縁膜上に形成され、前記半導体基板と接続する第
１の金属配線とを備えた半導体装置の製造方法におい
て、前記第１の絶縁膜上と前記第１の金属配線上に、有
機シランをガス化し、該ガスと酸素ガスを合わせた原料
ガスに窒素を添加したプロセスガスを用いたプラズマＣ
ＶＤ法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）により、窒素が添加された第２の絶
縁膜を形成する工程を具備する製造方法とする。
【００１５】また、半導体基板上に形成した第１の絶縁
膜と、該第１の絶縁膜上に形成され、前記半導体基板と
接続する第１の金属配線とを備えた半導体装置の製造方
法において、前記第１の絶縁膜上と前記第１の金属配線
上に、有機シランをガス化し、該ガスと酸素ガスと合わ
せた原料ガスに窒素もしくはアンモニアを添加したプロ
セスガスを用いたプラズマＣＶＤ法により、窒素が添加
された第２の絶縁膜を形成する工程と、前記第２の絶縁
膜上に第２の金属配線を形成する工程とを具備する製造
方法とする。
膜と、該第１の絶縁膜上に形成され、前記半導体基板と
接続する第１の金属配線とを備えた半導体装置の製造方
法において、前記第１の絶縁膜上と前記第１の金属配線
上に、有機シランをガス化し、該ガスと酸素ガスと合わ
せた原料ガスに窒素もしくはアンモニアを添加したプロ
セスガスを用いたプラズマＣＶＤ法により、窒素が添加
された第２の絶縁膜を形成する工程と、前記第２の絶縁
膜上に第２の金属配線を形成する工程とを具備する製造
方法とする。
【００１６】このように、ＴＥＯＳ酸化膜に窒素を添加
することにより、窒素が添加されていないＴＥＯＳ酸化
膜よりも比抵抗が低い、言い換えれば電気伝導度が比較
的高い層間絶縁膜を形成することができる。これは、一
般的にＣＶＤ法で形成される酸化膜の比抵抗は１０15Ω
・ｃｍ前後であるが、窒化膜の比抵抗はこれよりも高い
１０14Ω・ｃｍ前後であるため、窒素を添加された酸化
膜、すなわち窒素酸化膜は純酸化膜と純窒化膜の間の比
抵抗を有するためである。
することにより、窒素が添加されていないＴＥＯＳ酸化
膜よりも比抵抗が低い、言い換えれば電気伝導度が比較
的高い層間絶縁膜を形成することができる。これは、一
般的にＣＶＤ法で形成される酸化膜の比抵抗は１０15Ω
・ｃｍ前後であるが、窒化膜の比抵抗はこれよりも高い
１０14Ω・ｃｍ前後であるため、窒素を添加された酸化
膜、すなわち窒素酸化膜は純酸化膜と純窒化膜の間の比
抵抗を有するためである。
【００１７】従って、本発明に従って窒素が添加された
ＴＥＯＳ酸化膜は窒素を添加されていないものよりも比
抵抗が低いので分極をキャンセルするリーク電流が流
れ、パワーＭＯＳＦＥＴ部に集まったモールド樹脂中の
可動イオンや電荷の影響によって層間絶縁膜が分極を起
こさない。その結果、パワーＭＯＳＦＥＴの耐圧を低下
させるような不具合を起こさない。またアルミ配線のよ
うなもので高耐圧デバイスをシールドする構造を併用す
ることにより更に高品質なデバイスの製造が可能にな
る。
ＴＥＯＳ酸化膜は窒素を添加されていないものよりも比
抵抗が低いので分極をキャンセルするリーク電流が流
れ、パワーＭＯＳＦＥＴ部に集まったモールド樹脂中の
可動イオンや電荷の影響によって層間絶縁膜が分極を起
こさない。その結果、パワーＭＯＳＦＥＴの耐圧を低下
させるような不具合を起こさない。またアルミ配線のよ
うなもので高耐圧デバイスをシールドする構造を併用す
ることにより更に高品質なデバイスの製造が可能にな
る。
【００１８】また、前記第２の絶縁膜の屈折率が、１．
５を超えるとよい。ここで、窒素が添加された酸化膜の
屈折率は、窒素の含有率が多いほど大きくなる。つまり
窒素を添加した酸化膜の屈折率は、窒素を含まない酸化
膜（ＳｉＯ 2 ）の屈折率の１．５より大きく、且つ、窒
化膜（Ｓｉ3 Ｎ4 ）の屈折率２．０より小さい。従って
パワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動
イオンや電荷の影響によって層間絶縁膜が分極を起こさ
ないように、分極をキャンセルするリーク電流を流すた
めには、屈折率が１．５より大きい窒素を添加した酸化
膜を用いるとよい。
５を超えるとよい。ここで、窒素が添加された酸化膜の
屈折率は、窒素の含有率が多いほど大きくなる。つまり
窒素を添加した酸化膜の屈折率は、窒素を含まない酸化
膜（ＳｉＯ 2 ）の屈折率の１．５より大きく、且つ、窒
化膜（Ｓｉ3 Ｎ4 ）の屈折率２．０より小さい。従って
パワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動
イオンや電荷の影響によって層間絶縁膜が分極を起こさ
ないように、分極をキャンセルするリーク電流を流すた
めには、屈折率が１．５より大きい窒素を添加した酸化
膜を用いるとよい。
【００１９】また、前記第２の絶縁膜上にパッシベーシ
ョン膜として第３の絶縁膜を形成するとよい。また、前
記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第
４の絶縁膜を形成し、該第４の絶縁膜と前記第２の絶縁
膜の表面層とを除去して第２の絶縁膜を平坦化し、該平
坦化された第２の絶縁膜上に、パッシベーション膜であ
る第３の絶縁膜を形成するとよい。
ョン膜として第３の絶縁膜を形成するとよい。また、前
記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第
４の絶縁膜を形成し、該第４の絶縁膜と前記第２の絶縁
膜の表面層とを除去して第２の絶縁膜を平坦化し、該平
坦化された第２の絶縁膜上に、パッシベーション膜であ
る第３の絶縁膜を形成するとよい。
【００２０】また、半導体基板上に形成した第１の絶縁
膜と、該第１の絶縁膜上に形成され、前記半導体基板と
接続する第１の金属配線とを備えた半導体装置の製造方
法において、前記第１の絶縁膜上と前記第１の金属配線
上に、第４の絶縁膜を形成する工程と、前記第４の絶縁
膜上に、有機シランをガス化し、該ガスと酸素ガスと合
わせた原料ガスに窒素を添加したプロセスガスを用いた
熱ＣＶＤ法により、窒素が添加された第５の絶縁膜を形
成する工程とを具備する製造方法とする。
膜と、該第１の絶縁膜上に形成され、前記半導体基板と
接続する第１の金属配線とを備えた半導体装置の製造方
法において、前記第１の絶縁膜上と前記第１の金属配線
上に、第４の絶縁膜を形成する工程と、前記第４の絶縁
膜上に、有機シランをガス化し、該ガスと酸素ガスと合
わせた原料ガスに窒素を添加したプロセスガスを用いた
熱ＣＶＤ法により、窒素が添加された第５の絶縁膜を形
成する工程とを具備する製造方法とする。
【００２１】また、半導体基板上に形成した第１の絶縁
膜と、該第１の絶縁膜上に形成され、前記半導体基板と
接続する第１の金属配線とを備えた半導体装置の製造方
法において、前記第１の絶縁膜上と前記第１の金属配線
上に、第４の絶縁膜を形成する工程と、前記第４の絶縁
膜上に、有機シランをガス化し、該ガスと酸素ガスと合
わせた原料ガスに窒素もしくはアンモニアを添加したプ
ロセスガスを用いた熱ＣＶＤ法により、窒素が添加され
た第５の絶縁膜を形成する工程と、前記第２の絶縁膜上
に第２の金属配線を形成する工程とを具備する製造方法
とする。
膜と、該第１の絶縁膜上に形成され、前記半導体基板と
接続する第１の金属配線とを備えた半導体装置の製造方
法において、前記第１の絶縁膜上と前記第１の金属配線
上に、第４の絶縁膜を形成する工程と、前記第４の絶縁
膜上に、有機シランをガス化し、該ガスと酸素ガスと合
わせた原料ガスに窒素もしくはアンモニアを添加したプ
ロセスガスを用いた熱ＣＶＤ法により、窒素が添加され
た第５の絶縁膜を形成する工程と、前記第２の絶縁膜上
に第２の金属配線を形成する工程とを具備する製造方法
とする。
【００２２】また、前記第６の絶縁膜の屈折率が、１．
５を超えるとよい。また、前記第５の絶縁膜が、モノシ
ラン（ＳｉＨ4 ）を原料ガスとするプラズマＣＶＤ法に
より形成されるとよい。また、前記第２の金属配線上に
パッシベーション膜として第７の絶縁膜を形成するとよ
い。
５を超えるとよい。また、前記第５の絶縁膜が、モノシ
ラン（ＳｉＨ4 ）を原料ガスとするプラズマＣＶＤ法に
より形成されるとよい。また、前記第２の金属配線上に
パッシベーション膜として第７の絶縁膜を形成するとよ
い。
【００２３】また、前記第６の絶縁膜を形成した後に、
該第５の絶縁膜上に第８の絶縁膜を形成し、該第７の絶
縁膜と前記第５の絶縁膜の表面層とを除去して第５の絶
縁膜を平坦化し、該平坦化された第５の絶縁膜上に、パ
ッシベーション膜である第７の絶縁膜を形成するとよ
い。また、前記有機シランが、ＴＥＯＳ（Ｔｅｔｒａｅ
ｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）もしくはＴ
ＭＳ（Ｔｒｉ−Ｍｅｔｈｏｘｙ−Ｓｉｌａｎｅ）である
とよい。
該第５の絶縁膜上に第８の絶縁膜を形成し、該第７の絶
縁膜と前記第５の絶縁膜の表面層とを除去して第５の絶
縁膜を平坦化し、該平坦化された第５の絶縁膜上に、パ
ッシベーション膜である第７の絶縁膜を形成するとよ
い。また、前記有機シランが、ＴＥＯＳ（Ｔｅｔｒａｅ
ｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）もしくはＴ
ＭＳ（Ｔｒｉ−Ｍｅｔｈｏｘｙ−Ｓｉｌａｎｅ）である
とよい。
【００２４】
【発明の実施の形態】以下の説明で、図２１と同一部位
には同一符号を記した。また、ｐ型、ｎ型を逆にしても
構わない。図１から図５は、この発明の第１実施例の半
導体装置の製造方法であり、工程順に示した要部製造工
程断面図である。
には同一符号を記した。また、ｐ型、ｎ型を逆にしても
構わない。図１から図５は、この発明の第１実施例の半
導体装置の製造方法であり、工程順に示した要部製造工
程断面図である。
【００２５】図１に示すように、ｐ型の１２５Ω・ｃｍ
程度の高抵抗シリコン基板１の表面層に、ｐウェル領域
２とｎウェル領域３を接して形成し、ｐウェル領域２の
表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成
し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形
成する。ｎ+ ソース領域４とｎウェル領域３に挟まれた
ｐウェル領域２上にはゲート酸化膜８ａを介してゲート
電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６
に挟まれたｎウェル領域３の表面にはフィールド酸化膜
７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソー
ス電極１０を形成し、ｎ+ ドレイン領域６上にはドレイ
ン電極１１を形成する。前記したゲート電極８ｂはフィ
ールド酸化膜７上に張り出して形成され、ソース電極１
０とドレイン電極１１はフィールド酸化膜上に、絶縁膜
９を介して張り出して形成される。また、ｎ+ ソース領
域４とｎ+ ドレイン領域５の間隔は８０μｍ程度であ
る。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）
であり、フィールド酸化膜７ａと同時に形成される。
程度の高抵抗シリコン基板１の表面層に、ｐウェル領域
２とｎウェル領域３を接して形成し、ｐウェル領域２の
表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成
し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形
成する。ｎ+ ソース領域４とｎウェル領域３に挟まれた
ｐウェル領域２上にはゲート酸化膜８ａを介してゲート
電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６
に挟まれたｎウェル領域３の表面にはフィールド酸化膜
７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソー
ス電極１０を形成し、ｎ+ ドレイン領域６上にはドレイ
ン電極１１を形成する。前記したゲート電極８ｂはフィ
ールド酸化膜７上に張り出して形成され、ソース電極１
０とドレイン電極１１はフィールド酸化膜上に、絶縁膜
９を介して張り出して形成される。また、ｎ+ ソース領
域４とｎ+ ドレイン領域５の間隔は８０μｍ程度であ
る。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）
であり、フィールド酸化膜７ａと同時に形成される。
【００２６】図２に示すように、ＴＥＯＳと酸素を原料
ガスとし、窒素を添加したプロセスガスを用いて、プラ
ズマＣＶＤ法により、窒素を添加した酸化膜１２を形成
する。尚、窒素が添加された酸化膜１２の屈折率は１．
５より大きい。また、原料ガスとして、ＴＥＯＳの代わ
りにＴＭＳを用いても構わない。図３に示すように、Ｓ
ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を塗布した後、例
えば４００℃でキュア（硬化）することにより酸化膜１
３を形成する。
ガスとし、窒素を添加したプロセスガスを用いて、プラ
ズマＣＶＤ法により、窒素を添加した酸化膜１２を形成
する。尚、窒素が添加された酸化膜１２の屈折率は１．
５より大きい。また、原料ガスとして、ＴＥＯＳの代わ
りにＴＭＳを用いても構わない。図３に示すように、Ｓ
ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を塗布した後、例
えば４００℃でキュア（硬化）することにより酸化膜１
３を形成する。
【００２７】図４に示すように、酸化膜エッチャー（酸
化膜をエッチングする装置）で全面エッチバックする。
この時ＳＯＧ膜中に残留する水分がデバイスに影響を与
えることを防止するため、酸化膜１３は全て除去される
ことが望ましい。図５に示すように、プラズマＣＶＤ法
により窒化膜であるパッシベーション膜１４を形成す
る。
化膜をエッチングする装置）で全面エッチバックする。
この時ＳＯＧ膜中に残留する水分がデバイスに影響を与
えることを防止するため、酸化膜１３は全て除去される
ことが望ましい。図５に示すように、プラズマＣＶＤ法
により窒化膜であるパッシベーション膜１４を形成す
る。
【００２８】このように酸化膜１３を犠牲膜として、ソ
ース電極１０やドレイン電極１１となる金属配線上の平
坦性を改善することで、パッシベーション膜１４である
窒化膜の耐水性を大幅に改善することが出来ると同時
に、平坦化された窒素を添加した酸化膜１２に、窒素を
添加したプラズマＴＥＯＳ酸化膜を使用することで、従
来のモノシラン（ＳｉＨ4 ）を使用した酸化膜と比較し
て、窒素が添加された酸化膜１２では、ステップカバレ
ッジが大幅に改善し、サブミクロンルールの微細加工さ
れたデバイスであっても金属配線上の平坦化が容易にな
る。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に
集まったモールド樹脂中の可動イオンや電荷の影響によ
って、窒素を添加したＴＥＯＳ酸化膜は分極を起こさな
いので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらな
い。尚、ＴＥＯＳ酸化膜の代わりにＴＭＳ酸化膜を用い
てもよい。
ース電極１０やドレイン電極１１となる金属配線上の平
坦性を改善することで、パッシベーション膜１４である
窒化膜の耐水性を大幅に改善することが出来ると同時
に、平坦化された窒素を添加した酸化膜１２に、窒素を
添加したプラズマＴＥＯＳ酸化膜を使用することで、従
来のモノシラン（ＳｉＨ4 ）を使用した酸化膜と比較し
て、窒素が添加された酸化膜１２では、ステップカバレ
ッジが大幅に改善し、サブミクロンルールの微細加工さ
れたデバイスであっても金属配線上の平坦化が容易にな
る。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に
集まったモールド樹脂中の可動イオンや電荷の影響によ
って、窒素を添加したＴＥＯＳ酸化膜は分極を起こさな
いので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらな
い。尚、ＴＥＯＳ酸化膜の代わりにＴＭＳ酸化膜を用い
てもよい。
【００２９】図６から図１１は、この発明の第２実施例
の半導体装置の製造方法であり、工程順に示した要部製
造工程断面図である。図６に示すように、ｐ型の１２５
Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウ
ェル領域２とｎウェル領域３を接して形成し、ｐウェル
領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接し
て形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域
６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟
まれたｐウェル領域２上にはゲート酸化膜８ａを介して
ゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン
領域６に挟まれたｎウェル領域３の表面にはフィールド
酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上
にソース電極１０を形成し、ｎ+ ドレイン領域６上には
ドレイン電極１１を形成する。前記したゲート電極８ｂ
はフィールド酸化膜７上に張り出して形成され、ソース
電極１０とドレイン電極１１はフィールド酸化膜上に、
絶縁膜９を介して張り出して形成される。また、ｎ+ ソ
ース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度
である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化
膜）であり、フィールド酸化膜７ａと同時に形成され
る。また、ソース電極１０およびドレイン電極１１は第
１金属配線である。
の半導体装置の製造方法であり、工程順に示した要部製
造工程断面図である。図６に示すように、ｐ型の１２５
Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウ
ェル領域２とｎウェル領域３を接して形成し、ｐウェル
領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接し
て形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域
６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟
まれたｐウェル領域２上にはゲート酸化膜８ａを介して
ゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン
領域６に挟まれたｎウェル領域３の表面にはフィールド
酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上
にソース電極１０を形成し、ｎ+ ドレイン領域６上には
ドレイン電極１１を形成する。前記したゲート電極８ｂ
はフィールド酸化膜７上に張り出して形成され、ソース
電極１０とドレイン電極１１はフィールド酸化膜上に、
絶縁膜９を介して張り出して形成される。また、ｎ+ ソ
ース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度
である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化
膜）であり、フィールド酸化膜７ａと同時に形成され
る。また、ソース電極１０およびドレイン電極１１は第
１金属配線である。
【００３０】図７に示すように、ＴＥＯＳと酸素を原料
ガスとし、窒素やアンモニアを添加したプロセスガスを
用いてプラズマＣＶＤ法により、窒素を添加した酸化膜
１２を形成する。尚、窒素が添加された酸化膜１２の屈
折率は１．５より大きい。また、原料ガスとして、ＴＥ
ＯＳの代わりにＴＭＳをもちいても構わない。図８に示
すように、ＳＯＧを塗布した後、例えば、４００℃でキ
ュアする事により酸化膜１３を形成する。この酸化膜１
３は犠牲膜となる。
ガスとし、窒素やアンモニアを添加したプロセスガスを
用いてプラズマＣＶＤ法により、窒素を添加した酸化膜
１２を形成する。尚、窒素が添加された酸化膜１２の屈
折率は１．５より大きい。また、原料ガスとして、ＴＥ
ＯＳの代わりにＴＭＳをもちいても構わない。図８に示
すように、ＳＯＧを塗布した後、例えば、４００℃でキ
ュアする事により酸化膜１３を形成する。この酸化膜１
３は犠牲膜となる。
【００３１】図９に示すように、酸化膜エッチャーで全
面エッチバックする。この時ＳＯＧ膜中に残留する水分
がデバイスに影響を与えることを防止するため、酸化膜
１３は全て除去されることが望ましい。図１０に示すよ
うに、フィールドプレートとして機能する第２金属配線
１５を形成する。
面エッチバックする。この時ＳＯＧ膜中に残留する水分
がデバイスに影響を与えることを防止するため、酸化膜
１３は全て除去されることが望ましい。図１０に示すよ
うに、フィールドプレートとして機能する第２金属配線
１５を形成する。
【００３２】図１１に示すように、プラズマＣＶＤ法に
より窒化膜でパッシベーション膜２３を形成する。この
ように酸化膜１３を犠牲膜として、ソース電極１０やド
レイン電極１１となる第１金属配線上の平坦性を改善す
ることで窒化膜で形成されたパッシベーション膜２３の
耐水性を大幅に改善することが出来ると同時に、平坦化
された窒素を添加した酸化膜１２に、窒素を添加したプ
ラズマＴＥＯＳ酸化膜を使用することで、従来のモノシ
ランを使用した酸化膜と比較して、窒素が添加された酸
化膜１２では、ステップカバレッジが大幅に改善するた
め、サブミクロンルールの微細加工されたデバイスであ
ってもソース電極１０やドレイン電極１１となる第１金
属配線上の平坦化が容易になる。また、高電圧を印加さ
れたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の
可動イオンや電荷の影響によって、窒素を添加したＴＥ
ＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥ
Ｔの耐圧の低下が起こらない。
より窒化膜でパッシベーション膜２３を形成する。この
ように酸化膜１３を犠牲膜として、ソース電極１０やド
レイン電極１１となる第１金属配線上の平坦性を改善す
ることで窒化膜で形成されたパッシベーション膜２３の
耐水性を大幅に改善することが出来ると同時に、平坦化
された窒素を添加した酸化膜１２に、窒素を添加したプ
ラズマＴＥＯＳ酸化膜を使用することで、従来のモノシ
ランを使用した酸化膜と比較して、窒素が添加された酸
化膜１２では、ステップカバレッジが大幅に改善するた
め、サブミクロンルールの微細加工されたデバイスであ
ってもソース電極１０やドレイン電極１１となる第１金
属配線上の平坦化が容易になる。また、高電圧を印加さ
れたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の
可動イオンや電荷の影響によって、窒素を添加したＴＥ
ＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥ
Ｔの耐圧の低下が起こらない。
【００３３】また第２金属配線１５から形成されるフィ
ールドプレートで高耐圧デバイスをシールドする構造を
併用することにより、更に高品質なデバイスの製造が可
能になる。図１２から図１５は、この発明の第３実施例
の半導体装置の製造方法であり、工程順に示した要部製
造工程断面図である。
ールドプレートで高耐圧デバイスをシールドする構造を
併用することにより、更に高品質なデバイスの製造が可
能になる。図１２から図１５は、この発明の第３実施例
の半導体装置の製造方法であり、工程順に示した要部製
造工程断面図である。
【００３４】図１２に示すように、ｐ型の１２５Ω・ｃ
ｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領
域２とｎウェル領域３を接して形成し、ｐウェル領域２
の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成
し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形
成する。ｎ+ ソース領域４とｎウェル領域３に挟まれた
ｐウェル領域２上にはゲート酸化膜８ａを介してゲート
電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６
に挟まれたｎウェル領域３の表面にはフィールド酸化膜
７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソー
ス電極１０を形成し、ｎ+ ドレイン領域６上にはドレイ
ン電極１１を形成する。前記したゲート電極８ｂはフィ
ールド酸化膜７上に張り出して形成され、ソース電極１
０とドレイン電極１１はフィールド酸化膜上に、絶縁膜
９を介して張り出して形成される。また、ｎ+ ソース領
域４とｎ+ ドレイン領域５の間隔は８０μｍ程度であ
る。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）
であり、フィールド酸化膜７ａと同時に形成される。
ｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領
域２とｎウェル領域３を接して形成し、ｐウェル領域２
の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成
し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形
成する。ｎ+ ソース領域４とｎウェル領域３に挟まれた
ｐウェル領域２上にはゲート酸化膜８ａを介してゲート
電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６
に挟まれたｎウェル領域３の表面にはフィールド酸化膜
７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソー
ス電極１０を形成し、ｎ+ ドレイン領域６上にはドレイ
ン電極１１を形成する。前記したゲート電極８ｂはフィ
ールド酸化膜７上に張り出して形成され、ソース電極１
０とドレイン電極１１はフィールド酸化膜上に、絶縁膜
９を介して張り出して形成される。また、ｎ+ ソース領
域４とｎ+ ドレイン領域５の間隔は８０μｍ程度であ
る。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）
であり、フィールド酸化膜７ａと同時に形成される。
【００３５】図１３に示すように、モノシランを原料ガ
スとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を
形成する。図１４に示すように、オゾンとＴＥＯＳを原
料ガスとし、窒素を添加したプロセスガスを用いて、常
圧オゾンＴＥＯＳのＣＶＤ法により酸化膜１８を形成す
る。尚、窒素が添加された酸化膜１８の屈折率は１．５
より大きい。また、原料ガスとして、にＴＥＯＳの代わ
りにＴＭＳを用いても構わない。
スとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を
形成する。図１４に示すように、オゾンとＴＥＯＳを原
料ガスとし、窒素を添加したプロセスガスを用いて、常
圧オゾンＴＥＯＳのＣＶＤ法により酸化膜１８を形成す
る。尚、窒素が添加された酸化膜１８の屈折率は１．５
より大きい。また、原料ガスとして、にＴＥＯＳの代わ
りにＴＭＳを用いても構わない。
【００３６】図１５に示すように、プラズマＣＶＤ法に
より、窒化膜でパッシベーション膜１９を形成する。こ
のように酸化膜１８でソース電極１０やドレイン電極１
１となる金属配線上の平坦性を改善することで、窒化膜
で形成されたパッシベーション膜１９の耐水性を大幅に
改善することが出来ると同時に、平坦化膜に窒素を添加
した酸化膜を使用することで従来のモノシランを使用し
たプロセスと比較して、酸化膜１８のステップカバレッ
ジを大幅に改善することができるので、サブミクロンル
ールの微細加工されたデバイスであってもソース電極１
０やドレイン電極１１となる金属配線上の平坦化が容易
になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ
部に集まったモールド樹脂中の可動イオンや電荷の影響
によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こ
さないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こら
ない。
より、窒化膜でパッシベーション膜１９を形成する。こ
のように酸化膜１８でソース電極１０やドレイン電極１
１となる金属配線上の平坦性を改善することで、窒化膜
で形成されたパッシベーション膜１９の耐水性を大幅に
改善することが出来ると同時に、平坦化膜に窒素を添加
した酸化膜を使用することで従来のモノシランを使用し
たプロセスと比較して、酸化膜１８のステップカバレッ
ジを大幅に改善することができるので、サブミクロンル
ールの微細加工されたデバイスであってもソース電極１
０やドレイン電極１１となる金属配線上の平坦化が容易
になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ
部に集まったモールド樹脂中の可動イオンや電荷の影響
によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こ
さないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こら
ない。
【００３７】図１６から図２０は、この発明の第３実施
例の半導体装置の製造方法であり、工程順に示した要部
製造工程断面図である。図１６に示すように、ｐ型の１
２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、
ｐウェル領域２とｎウェル領域３を接して形成し、ｐウ
ェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を
接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン
領域６を形成する。ｎ+ ソース領域４とｎウェル領域３
に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介
してゲート電極を形成する。ｐウェル領域２とｎ+ ドレ
イン領域６に挟まれたｎウェル領域３の表面にはフィー
ルド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域
５上にソース電極１０を形成し、ｎ+ ドレイン領域６上
にはドレイン電極１１を形成する。前記したゲート電極
８ｂはフィールド酸化膜７上に張り出して形成され、ソ
ース電極１０とドレイン電極１１はフィールド酸化膜上
に、絶縁膜９を介して張り出して形成される。また、ｎ
+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ
程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択
酸化膜）であり、フィールド酸化膜７ａと同時に形成さ
れる。また、ソース電極１０およびドレイン電極１１は
第１金属配線である。また、ソース電極１０およびドレ
イン電極１１は第１金属配線である。
例の半導体装置の製造方法であり、工程順に示した要部
製造工程断面図である。図１６に示すように、ｐ型の１
２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、
ｐウェル領域２とｎウェル領域３を接して形成し、ｐウ
ェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を
接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン
領域６を形成する。ｎ+ ソース領域４とｎウェル領域３
に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介
してゲート電極を形成する。ｐウェル領域２とｎ+ ドレ
イン領域６に挟まれたｎウェル領域３の表面にはフィー
ルド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域
５上にソース電極１０を形成し、ｎ+ ドレイン領域６上
にはドレイン電極１１を形成する。前記したゲート電極
８ｂはフィールド酸化膜７上に張り出して形成され、ソ
ース電極１０とドレイン電極１１はフィールド酸化膜上
に、絶縁膜９を介して張り出して形成される。また、ｎ
+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ
程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択
酸化膜）であり、フィールド酸化膜７ａと同時に形成さ
れる。また、ソース電極１０およびドレイン電極１１は
第１金属配線である。また、ソース電極１０およびドレ
イン電極１１は第１金属配線である。
【００３８】図１７に示すように、モノシランを原料ガ
スとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を
形成する。図１８に示すように、オゾンとＴＥＯＳを原
料ガスとして使用した常圧オゾンＴＥＯＳのＣＶＤ法に
より、窒素を添加した酸化膜１８を形成する。酸化膜１
８に窒素を添加する方法としてはプラズマＣＶＤの原料
ガスに窒素やアンモニアガスを添加したプロセスガスを
用いて行う方法が用いられる。尚、窒素が添加された酸
化膜１２の屈折率は１．５より大きい。また、原料ガス
として、ＴＥＯＳの代わりにＴＭＳをもちいても構わな
い。
スとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を
形成する。図１８に示すように、オゾンとＴＥＯＳを原
料ガスとして使用した常圧オゾンＴＥＯＳのＣＶＤ法に
より、窒素を添加した酸化膜１８を形成する。酸化膜１
８に窒素を添加する方法としてはプラズマＣＶＤの原料
ガスに窒素やアンモニアガスを添加したプロセスガスを
用いて行う方法が用いられる。尚、窒素が添加された酸
化膜１２の屈折率は１．５より大きい。また、原料ガス
として、ＴＥＯＳの代わりにＴＭＳをもちいても構わな
い。
【００３９】図１９に示すように、フィールドプレート
として機能する第２金属配線２０を形成する。図２０に
示すように、プラズマＣＶＤ法によりパッシベーション
膜である窒化膜２１を形成する。このように酸化膜１８
でソース電極１０やドレイン電極１１となる金属配線上
の平坦性を改善することでパッシベーション膜である窒
化膜の耐水性を大幅に改善することが出来ると同時に、
平坦化膜に窒素を添加した酸化膜を使用することで従来
のモノシランを使用したプロセスと比較して、酸化膜１
８のステップカバレッジを大幅に改善することができる
ので、サブミクロンルールのデバイスであってもソース
電極１０やドレイン電極１１となる第１金属配線上の平
坦化が容易になる。また、高電圧を印加されたパワーＭ
ＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや
電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は
分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低
下が起こらない。
として機能する第２金属配線２０を形成する。図２０に
示すように、プラズマＣＶＤ法によりパッシベーション
膜である窒化膜２１を形成する。このように酸化膜１８
でソース電極１０やドレイン電極１１となる金属配線上
の平坦性を改善することでパッシベーション膜である窒
化膜の耐水性を大幅に改善することが出来ると同時に、
平坦化膜に窒素を添加した酸化膜を使用することで従来
のモノシランを使用したプロセスと比較して、酸化膜１
８のステップカバレッジを大幅に改善することができる
ので、サブミクロンルールのデバイスであってもソース
電極１０やドレイン電極１１となる第１金属配線上の平
坦化が容易になる。また、高電圧を印加されたパワーＭ
ＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや
電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は
分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低
下が起こらない。
【００４０】また、第２金属配線２０から形成されるフ
ィールドプレートで高耐圧デバイスをシールドする構造
を併用することにより、更に高品質なデバイスの製造が
可能になる。尚、第１から第４実施例では、プロセスガ
スに添加する窒素として、二酸化窒素を添加しても絶縁
膜中に窒素を添加することができ、同様の効果が得られ
ることは言うまでも無い。
ィールドプレートで高耐圧デバイスをシールドする構造
を併用することにより、更に高品質なデバイスの製造が
可能になる。尚、第１から第４実施例では、プロセスガ
スに添加する窒素として、二酸化窒素を添加しても絶縁
膜中に窒素を添加することができ、同様の効果が得られ
ることは言うまでも無い。
【００４１】
【発明の効果】この発明によれば、高耐圧のパワーＭＯ
ＳＦＥＴをチップ上に形成したモノリシックパワーＩＣ
などの半導体装置をプラスチックモールド樹脂でパッケ
ージする場合、高電圧を印加されたパワーＭＯＳＦＥＴ
部に集まったモールド樹脂中の可動イオンや電荷の影響
によってデバイス内部で平坦化に使用される酸化膜が分
極を起こして、高耐圧ＭＯＳＦＥＴの耐圧を低下させる
ような不具合を起こさない層間絶縁膜を、埋め込み性や
平坦性に優れたＴＥＯＳを原料ガスとする並行平板方式
のプラズマＣＶＤ法や常圧ＣＶＤ法、準常圧ＣＶＤ法に
よって工程数を大幅に増やすことなく低コストで提供す
ることができる。
ＳＦＥＴをチップ上に形成したモノリシックパワーＩＣ
などの半導体装置をプラスチックモールド樹脂でパッケ
ージする場合、高電圧を印加されたパワーＭＯＳＦＥＴ
部に集まったモールド樹脂中の可動イオンや電荷の影響
によってデバイス内部で平坦化に使用される酸化膜が分
極を起こして、高耐圧ＭＯＳＦＥＴの耐圧を低下させる
ような不具合を起こさない層間絶縁膜を、埋め込み性や
平坦性に優れたＴＥＯＳを原料ガスとする並行平板方式
のプラズマＣＶＤ法や常圧ＣＶＤ法、準常圧ＣＶＤ法に
よって工程数を大幅に増やすことなく低コストで提供す
ることができる。
【００４２】また、窒素を添加したＴＥＯＳ酸化膜また
はＴＭＳ酸化膜を並行平板方式のプラズマＣＶＤ法や熱
ＣＶＤ法を用いて形成することで、低コストで、耐圧の
低下を防止できる高耐圧の半導体装置の製造方法を提供
することができる。
はＴＭＳ酸化膜を並行平板方式のプラズマＣＶＤ法や熱
ＣＶＤ法を用いて形成することで、低コストで、耐圧の
低下を防止できる高耐圧の半導体装置の製造方法を提供
することができる。
【図１】この発明の第１実施例の半導体装置の要部製造
工程断面図
工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図６】この発明の第２実施例の半導体装置の要部製造
工程断面図
工程断面図
【図７】図６に続く、この発明の第２実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図８】図７に続く、この発明の第２実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図９】図８に続く、この発明の第２実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図１０】図９に続く、この発明の第２実施例の半導体
装置の要部製造工程断面図
装置の要部製造工程断面図
【図１１】図１１に続く、この発明の第２実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１２】この発明の第３実施例の半導体装置の要部製
造工程断面図
造工程断面図
【図１３】図１２に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１４】図１３に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１５】図１４に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１６】この発明の第４実施例の半導体装置の要部製
造工程断面図
造工程断面図
【図１７】図１６に続く、この発明の第４実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１８】図１７に続く、この発明の第４実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１９】図１８に続く、この発明の第４実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図２０】図１９に続く、この発明の第４実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図２１】従来の半導体装置の要部断面図
１ 高抵抗シリコン基板（ｐ型）
２ ｐウェル領域
３ ｎウェル領域
４ ｎ+ ソース領域
５ ｐ+ 領域
６ ｎ+ ドレイン領域
７ａ フィールド酸化膜
７ｂ ＬＯＣＯＳ酸化膜
８ａ ゲート酸化膜
８ｂ ゲート電極（第１金属配線：１層目）
９ 絶縁膜
１０ ソース電極
１１ ドレイン電極（第１金属配線：１層目）
１２、１８ 窒素を添加した酸化膜
１２ａ 層間絶縁膜
１３ 酸化膜（犠牲膜）
１４、１６、２１、２３ パッシベーション膜
１５、２０ 第２金属配線（２層目）
１７ プラズマ酸化膜
２２ ＴＥＯＳ酸化膜
２４ モールド樹脂に誘起される可動イオンまたは電
荷 ２５ 酸化膜中に誘起される電荷
荷 ２５ 酸化膜中に誘起される電荷
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 QQ31 RR04 RR06 RR09 SS02
SS03 SS04 SS12 SS15 SS22
TT02 VV00 VV03 XX00 XX01
XX02 XX03 XX18 XX20
5F058 BA05 BC02 BC04 BF07 BF25
BF29 BF30 BJ02
5F140 AA25 AC21 BA01 BB13 BD18
BD19 BE07 BF01 BH05 BH30
BH43 CB01 CC01 CC03 CC04
CC08 CC13 CC15 CC16 CD08
CE06
Claims (12)
- 【請求項１】半導体基板上に形成した第１の絶縁膜と、
該第１の絶縁膜上に形成され、前記半導体基板と接続す
る第１の金属配線とを備えた半導体装置の製造方法にお
いて、 前記第１の絶縁膜上と前記第１の金属配線上に、有機シ
ランをガス化し、該ガスと酸素ガスを合わせた原料ガス
に窒素を添加したプロセスガスを用いたプラズマＣＶＤ
法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により、窒素が添加された第２の絶縁膜
を形成する工程を具備することを特徴とする半導体装置
の製造方法。 - 【請求項２】半導体基板上に形成した第１の絶縁膜と、
該第１の絶縁膜上に形成され、前記半導体基板と接続す
る第１の金属配線とを備えた半導体装置の製造方法にお
いて、 前記第１の絶縁膜上と前記第１の金属配線上に、有機シ
ランをガス化し、該ガスと酸素ガスと合わせた原料ガス
に窒素もしくはアンモニアを添加したプロセスガスを用
いたプラズマＣＶＤ法により、窒素が添加された第２の
絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の
金属配線を形成する工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項３】前記第２の絶縁膜の屈折率が、１．５を超
えることを特徴とする請求項１または２に記載の半導体
装置の製造方法。 - 【請求項４】前記第２の絶縁膜上にパッシベーション膜
として第３の絶縁膜を形成することを特徴とする請求項
１または２に記載の半導体装置の製造方法。 - 【請求項５】前記第２の絶縁膜を形成した後に、該第２
の絶縁膜上に第４の絶縁膜を形成し、該第４の絶縁膜と
前記第２の絶縁膜の表面層とを除去して第２の絶縁膜を
平坦化し、該平坦化された第２の絶縁膜上に、パッシベ
ーション膜である第３の絶縁膜を形成することを特徴と
する請求項１または２に記載の半導体装置の製造方法。 - 【請求項６】半導体基板上に形成した第１の絶縁膜と、
該第１の絶縁膜上に形成され、前記半導体基板と接続す
る第１の金属配線とを備えた半導体装置の製造方法にお
いて、 前記第１の絶縁膜上と前記第１の金属配線上に、第５の
絶縁膜を形成する工程と、前記第５の絶縁膜上に、有機
シランをガス化し、該ガスと酸素ガスと合わせた原料ガ
スに窒素を添加したプロセスガスを用いた熱ＣＶＤ法に
より、窒素が添加された第６の絶縁膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】半導体基板上に形成した第１の絶縁膜と、
該第１の絶縁膜上に形成され、前記半導体基板と接続す
る第１の金属配線とを備えた半導体装置の製造方法にお
いて、 前記第１の絶縁膜上と前記第１の金属配線上に、第５の
絶縁膜を形成する工程と、前記第５の絶縁膜上に、有機
シランをガス化し、該ガスと酸素ガスと合わせた原料ガ
スに窒素もしくはアンモニアを添加したプロセスガスを
用いた熱ＣＶＤ法により、窒素が添加された第６の絶縁
膜を形成する工程と、前記第２の絶縁膜上に第２の金属
配線を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項８】前記第６の絶縁膜の屈折率が、１．５を超
えることを特徴とする請求項３または４に記載の半導体
装置の製造方法。 - 【請求項９】前記第５の絶縁膜が、モノシラン（ＳｉＨ
4 ）を原料ガスとするプラズマＣＶＤ法により形成され
ることを特徴とする請求項３または４に記載の半導体装
置の製造方法。 - 【請求項１０】前記第２の金属配線上にパッシベーショ
ン膜として第７の絶縁膜を形成することを特徴とする請
求項３または４に記載の半導体装置の製造方法。 - 【請求項１１】前記第６の絶縁膜を形成した後に、該第
５の絶縁膜上に第８の絶縁膜を形成し、該第７の絶縁膜
と前記第５の絶縁膜の表面層とを除去して第５の絶縁膜
を平坦化し、該平坦化された第５の絶縁膜上に、パッシ
ベーション膜である第７の絶縁膜を形成することを特徴
とする請求項３または４に記載の半導体装置の製造方
法。 - 【請求項１２】前記有機シランが、ＴＥＯＳ（Ｔｅｔｒ
ａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）もしく
はＴＭＳ（Ｔｒｉ−Ｍｅｔｈｏｘｙ−Ｓｉｌａｎｅ）で
あることを特徴とする請求項１ないし４のいずれかに記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001314871A JP4082014B2 (ja) | 2001-10-12 | 2001-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001314871A JP4082014B2 (ja) | 2001-10-12 | 2001-10-12 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003124459A true JP2003124459A (ja) | 2003-04-25 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156990A (ja) * | 2004-11-29 | 2006-06-15 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体デバイスおよび半導体デバイスの製造方法 |
| JP2015008222A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 半導体装置 |
| US9806189B2 (en) | 2015-08-13 | 2017-10-31 | Rohm Co., Ltd. | Semiconductor device |
| CN110571153A (zh) * | 2018-06-05 | 2019-12-13 | 宁波比亚迪半导体有限公司 | 半导体功率器件及其终端区的制备方法 |
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|---|---|---|---|---|
| JP6229646B2 (ja) | 2013-12-20 | 2017-11-15 | 株式会社デンソー | 半導体装置 |
-
2001
- 2001-10-12 JP JP2001314871A patent/JP4082014B2/ja not_active Expired - Fee Related
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| US9806189B2 (en) | 2015-08-13 | 2017-10-31 | Rohm Co., Ltd. | Semiconductor device |
| CN110571153A (zh) * | 2018-06-05 | 2019-12-13 | 宁波比亚迪半导体有限公司 | 半导体功率器件及其终端区的制备方法 |
| CN110571153B (zh) * | 2018-06-05 | 2023-02-21 | 比亚迪半导体股份有限公司 | 半导体功率器件及其终端区的制备方法 |
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