JP2982421B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲートの側面に絶
縁膜を有するＩＧＢＴやパワーＭＯＳＦＥＴなどの半導
体装置に係り、特にソース電極の段切れ防止及び、ゲー
ト・ソース間の容量低減と短絡防止に好適な半導体装置
及びその製造方法に関する。
縁膜を有するＩＧＢＴやパワーＭＯＳＦＥＴなどの半導
体装置に係り、特にソース電極の段切れ防止及び、ゲー
ト・ソース間の容量低減と短絡防止に好適な半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来の装置の一実施例を図８により説明
する。アイ・ディ・イー・エム，インターナショナル
エレクトロンデバイス ミーティング，（１９８８年）
第813頁から第８１６頁（ＩＥＤＭ International Ele
ctron Devices Meeting(1988)ｐｐ８１３−８１６）に
記載のように、ＩＧＢＴやパワーＭＯＳＦＥＴの開発動
向には高耐圧・大電流化及び高速化の動きがある。大電
流化するとチップ面積が大きくなり、コスト高となる。
チップ面積を小さくするためには、出力電流密度の向上
が必要である。一方、高耐圧化するとｎ- 層１２が厚く
なり、抵抗が大きく大電流化できない。その結果、高耐
圧化でも出力電流密度の向上が必要となる。さらに、高
速化するにはｎ- 層１２のライフタイムを小さくする必
要があるが、ＩＧＢＴの場合、ホールの注入量が減少
し、ｎ- 層１２が伝導度変調されにくくなり、出力電流
密度が低下する。そこで、本構造のＩＧＢＴまたはパワ
ーＭＯＳＦＥＴは、ＭＯＳ構造を微細化し、ユニットセ
ルを高密度に配列することによって、大電流密度化を図
ったものである。以下、その詳細について説明する。
する。アイ・ディ・イー・エム，インターナショナル
エレクトロンデバイス ミーティング，（１９８８年）
第813頁から第８１６頁（ＩＥＤＭ International Ele
ctron Devices Meeting(1988)ｐｐ８１３−８１６）に
記載のように、ＩＧＢＴやパワーＭＯＳＦＥＴの開発動
向には高耐圧・大電流化及び高速化の動きがある。大電
流化するとチップ面積が大きくなり、コスト高となる。
チップ面積を小さくするためには、出力電流密度の向上
が必要である。一方、高耐圧化するとｎ- 層１２が厚く
なり、抵抗が大きく大電流化できない。その結果、高耐
圧化でも出力電流密度の向上が必要となる。さらに、高
速化するにはｎ- 層１２のライフタイムを小さくする必
要があるが、ＩＧＢＴの場合、ホールの注入量が減少
し、ｎ- 層１２が伝導度変調されにくくなり、出力電流
密度が低下する。そこで、本構造のＩＧＢＴまたはパワ
ーＭＯＳＦＥＴは、ＭＯＳ構造を微細化し、ユニットセ
ルを高密度に配列することによって、大電流密度化を図
ったものである。以下、その詳細について説明する。
【０００３】ドレイン電極４１をもつ低抵抗のｎ型また
はｐ型の半導体基板１１の上に、高抵抗のｎ- 層１２を
もち、ｎ- 層１２上にゲート酸化膜２１，ゲート電極３
１，第１の絶縁膜２２の３層からなる絶縁ゲートが等間
隔に形成されている。半導体基板１１がｎ型の場合がパ
ワーＭＯＳＦＥＴ、ｐ型の場合がＩＧＢＴである。これ
らの絶縁ゲートをマスクとしてｐ型不純物例えばボロン
をイオン注入し、ｐウエル層１３が形成されている。絶
縁ゲートの両端部の側面の全てには、不純物を含む絶縁
膜２４′が設けられており、この不純物を含む絶縁膜２
４′から膜中に含む不純物例えばリンをｐウエル層１３
中に拡散し、ｎ+ 層１５が形成されている。ソース電極
４２は、ｎ+ 層１５の横方向の拡散領域とｐウエル層１
３を短絡している。不純物を含む絶縁膜２４はｎ+ 層１
５を形成後、そのままゲート電極３１とソース電極４２
の絶縁に用いられる。このように、ｐウエル層１３，ｎ
+層１５、及びソース電極４２用のコンタクト孔を全て
絶縁ゲートに対して自己整合で形成できる特徴を持つ。
その結果、チップ面積を小さくでき、出力電流密度の大
きなＩＧＢＴまたはパワーＭＯＳＦＥＴを実現した。
はｐ型の半導体基板１１の上に、高抵抗のｎ- 層１２を
もち、ｎ- 層１２上にゲート酸化膜２１，ゲート電極３
１，第１の絶縁膜２２の３層からなる絶縁ゲートが等間
隔に形成されている。半導体基板１１がｎ型の場合がパ
ワーＭＯＳＦＥＴ、ｐ型の場合がＩＧＢＴである。これ
らの絶縁ゲートをマスクとしてｐ型不純物例えばボロン
をイオン注入し、ｐウエル層１３が形成されている。絶
縁ゲートの両端部の側面の全てには、不純物を含む絶縁
膜２４′が設けられており、この不純物を含む絶縁膜２
４′から膜中に含む不純物例えばリンをｐウエル層１３
中に拡散し、ｎ+ 層１５が形成されている。ソース電極
４２は、ｎ+ 層１５の横方向の拡散領域とｐウエル層１
３を短絡している。不純物を含む絶縁膜２４はｎ+ 層１
５を形成後、そのままゲート電極３１とソース電極４２
の絶縁に用いられる。このように、ｐウエル層１３，ｎ
+層１５、及びソース電極４２用のコンタクト孔を全て
絶縁ゲートに対して自己整合で形成できる特徴を持つ。
その結果、チップ面積を小さくでき、出力電流密度の大
きなＩＧＢＴまたはパワーＭＯＳＦＥＴを実現した。
【０００４】
【発明が解決しようとする課題】上記従来の構造では、
図９に示すようにある程度の高さｙをもつ絶縁ゲートの
側面にサイドウォール２４′を形成しており、このサイ
ドウォール２４′の上部でソース電極４２のカバレジが
悪く、図中ｔで示す部分でソース電極４２が段切れを生
じ易いという問題があった。また、第１の絶縁膜２２の
厚さが厚いため、例えば、図中Ｂに示すように膜にクラ
ック等の割れを生じることがあった。第１の絶縁膜２２
に割れを生じると、ゲート電極３１とソース電極４２が
短絡するという問題がある。そこで、第１の絶縁膜２２
の厚さｄを薄くし、絶縁ゲートと絶縁ゲート間のＳｉ表
面との段差を小さくし、ソース電極４２の段切れと第１
の絶縁膜２２の膜の割れを防止すると、ゲート・ソース
間の容量が大きく、ＩＧＢＴやパワーＭＯＳＦＥＴ等の
スイッチング速度に遅れを生じるという問題があった。
また、第１の絶縁膜２２の厚さｄが薄いと第１の絶縁膜
２２に例えば図１０中に示すＣ部のようにピンホールを
生じ易くなる。このＣ部にピンホールを生じると、図９
と同様にゲート電極３１とソース電極４２が短絡すると
いう問題があった。本発明の目的は、以上のように絶縁
ゲートの側面にサイドウォール２４′をもつ半導体装置
において、ソース電極４２の段切れを防止することであ
り、さらにゲート・ソース間容量の低減とピンホール等
によるゲート電極３１とソース電極４２の短絡を防止す
ることにある。
図９に示すようにある程度の高さｙをもつ絶縁ゲートの
側面にサイドウォール２４′を形成しており、このサイ
ドウォール２４′の上部でソース電極４２のカバレジが
悪く、図中ｔで示す部分でソース電極４２が段切れを生
じ易いという問題があった。また、第１の絶縁膜２２の
厚さが厚いため、例えば、図中Ｂに示すように膜にクラ
ック等の割れを生じることがあった。第１の絶縁膜２２
に割れを生じると、ゲート電極３１とソース電極４２が
短絡するという問題がある。そこで、第１の絶縁膜２２
の厚さｄを薄くし、絶縁ゲートと絶縁ゲート間のＳｉ表
面との段差を小さくし、ソース電極４２の段切れと第１
の絶縁膜２２の膜の割れを防止すると、ゲート・ソース
間の容量が大きく、ＩＧＢＴやパワーＭＯＳＦＥＴ等の
スイッチング速度に遅れを生じるという問題があった。
また、第１の絶縁膜２２の厚さｄが薄いと第１の絶縁膜
２２に例えば図１０中に示すＣ部のようにピンホールを
生じ易くなる。このＣ部にピンホールを生じると、図９
と同様にゲート電極３１とソース電極４２が短絡すると
いう問題があった。本発明の目的は、以上のように絶縁
ゲートの側面にサイドウォール２４′をもつ半導体装置
において、ソース電極４２の段切れを防止することであ
り、さらにゲート・ソース間容量の低減とピンホール等
によるゲート電極３１とソース電極４２の短絡を防止す
ることにある。
【０００５】
【課題を解決するための手段】本発明は、一方導電型の
半導体層と、前記半導体層表面上に、ゲート酸化膜，ゲ
ート電極，第１の絶縁膜を順次積層した絶縁ゲートと、
前記半導体層上に達し、前記半導体層内に前記半導体層
より高不純物濃度を有する他方導電型のウェル層と、前
記絶縁ゲート側面に形成された膜と、前記膜と同材質で
前記第１の絶縁膜上方に積層された第２の絶縁膜と、前
記膜下方表面に接触し、前記ウェル層より高不純物濃度
の一方導電型のソース層と、前記ソース層と前記ウェル
層と前記膜と前記第２の絶縁膜を少なくとも覆うソース
電極とを備えた構成とする。 このように絶縁ゲート側面
に膜を設けることでソース電極の段切れを防止でき、第
１の絶縁膜の上部に第２の絶縁膜を設ける事でゲート・
ソース間の容量低減及び短絡防止ができ、膜と第２の絶
縁膜が同材質で形成されることで製造工程を簡略化する
事ができる。
半導体層と、前記半導体層表面上に、ゲート酸化膜，ゲ
ート電極，第１の絶縁膜を順次積層した絶縁ゲートと、
前記半導体層上に達し、前記半導体層内に前記半導体層
より高不純物濃度を有する他方導電型のウェル層と、前
記絶縁ゲート側面に形成された膜と、前記膜と同材質で
前記第１の絶縁膜上方に積層された第２の絶縁膜と、前
記膜下方表面に接触し、前記ウェル層より高不純物濃度
の一方導電型のソース層と、前記ソース層と前記ウェル
層と前記膜と前記第２の絶縁膜を少なくとも覆うソース
電極とを備えた構成とする。 このように絶縁ゲート側面
に膜を設けることでソース電極の段切れを防止でき、第
１の絶縁膜の上部に第２の絶縁膜を設ける事でゲート・
ソース間の容量低減及び短絡防止ができ、膜と第２の絶
縁膜が同材質で形成されることで製造工程を簡略化する
事ができる。
【０００６】
【作用】本発明では、第１の絶縁膜２２の上部に新たに
少なくとも第２の絶縁膜２４を絶縁ゲートの両端部から
後退して設け、絶縁ゲートの最高部と絶縁ゲート間のＳ
ｉ表面との大きな段差を、階段状に形成して小さくする
のでサイドウォール２４′上部でのソース電極の段切れ
を防止することができる。また、第１の絶縁膜２２の上
部に第２の絶縁膜２４を設け、トータルの絶縁膜厚を厚
くすることができるので、ゲート・ソース間の容量を低
減することができる。また、第１の絶縁膜２２が薄い場
合に生じ易い膜のピンホールは、この第１の絶縁膜２２
を上部から覆うように第２の絶縁膜２４が設けられてお
り、ピンホールをカバーしているので、ピンホールによ
るゲート・ソース間の短絡を生じることがない。
少なくとも第２の絶縁膜２４を絶縁ゲートの両端部から
後退して設け、絶縁ゲートの最高部と絶縁ゲート間のＳ
ｉ表面との大きな段差を、階段状に形成して小さくする
のでサイドウォール２４′上部でのソース電極の段切れ
を防止することができる。また、第１の絶縁膜２２の上
部に第２の絶縁膜２４を設け、トータルの絶縁膜厚を厚
くすることができるので、ゲート・ソース間の容量を低
減することができる。また、第１の絶縁膜２２が薄い場
合に生じ易い膜のピンホールは、この第１の絶縁膜２２
を上部から覆うように第２の絶縁膜２４が設けられてお
り、ピンホールをカバーしているので、ピンホールによ
るゲート・ソース間の短絡を生じることがない。
【０００７】
【実施例】以下、本発明の一実施例を図１により説明す
る。前述のように、絶縁ゲートの側面に設けたサイドウ
ォール２４′の上部で生じ易いソース電極４２の段切れ
を防止するためには、絶縁ゲートの最高部と絶縁ゲート
間のＳｉ表面との急峻な段差を緩和する必要がある。本
実施例が図８の従来例の構造と異なる部分は、第１の絶
縁膜２２の上部に新たに第２の絶縁膜２４を設け、この
第２の絶縁膜２４を絶縁ゲートの両端部から後退してい
る点にある。図１のＡ部を拡大し、図４に示す。図に示
すように第２の絶縁膜２４と第１の絶縁膜２２は段階状
に形成するので、絶縁ゲートの最高部と絶縁ゲート間の
Ｓｉ表面との急峻な段差を緩和でき、ソース電極４２の
サイドウォール２４′上部での段切れを防止することが
できる。また、この新たに設けた第２の絶縁膜２４は、
第１の絶縁膜２２の表面を覆うように形成するので、第
１の絶縁膜２２にクラックやピンホールを生じた場合で
もゲート電極３１とソース電極４２が短絡するのを防ぐ
ことができる。また、第１の絶縁膜２２の上部に新たに
第２の絶縁膜２４を設け、トータルの絶縁膜厚を厚くす
ることができるので、ゲート電極３１とソース電極４２
の間の容量を低減することができる。
る。前述のように、絶縁ゲートの側面に設けたサイドウ
ォール２４′の上部で生じ易いソース電極４２の段切れ
を防止するためには、絶縁ゲートの最高部と絶縁ゲート
間のＳｉ表面との急峻な段差を緩和する必要がある。本
実施例が図８の従来例の構造と異なる部分は、第１の絶
縁膜２２の上部に新たに第２の絶縁膜２４を設け、この
第２の絶縁膜２４を絶縁ゲートの両端部から後退してい
る点にある。図１のＡ部を拡大し、図４に示す。図に示
すように第２の絶縁膜２４と第１の絶縁膜２２は段階状
に形成するので、絶縁ゲートの最高部と絶縁ゲート間の
Ｓｉ表面との急峻な段差を緩和でき、ソース電極４２の
サイドウォール２４′上部での段切れを防止することが
できる。また、この新たに設けた第２の絶縁膜２４は、
第１の絶縁膜２２の表面を覆うように形成するので、第
１の絶縁膜２２にクラックやピンホールを生じた場合で
もゲート電極３１とソース電極４２が短絡するのを防ぐ
ことができる。また、第１の絶縁膜２２の上部に新たに
第２の絶縁膜２４を設け、トータルの絶縁膜厚を厚くす
ることができるので、ゲート電極３１とソース電極４２
の間の容量を低減することができる。
【０００８】次に、図１の実施例の製造方法について図
２，図３により説明する。（ａ）ｎ- 層１２上に、ゲー
ト酸化膜２１，ゲート電極３１，第１の絶縁膜２２を順
次形成する。（ｂ）フォトリソグラフィにてフォトレジ
ストを加工後、（ａ）で形成したゲート酸化膜２１，ゲ
ート電極３１，第１の絶縁膜２２をドライエッチングに
より加工面が垂直になるようにエッチングし、絶縁ゲー
トを形成する。次に、この絶縁ゲートをマスクとし、エ
ッチングで取り除かれた部分に例えばｐ型不純物のボロ
ンをイオン注入後、拡散しｐウエル層１３を形成する。
（ｃ）上面全面に第２の絶縁膜２４となる例えばＰＳＧ
（リンガラス）を堆積する。ここで、この第２の絶縁膜
２４の材料には、ＳｉＯ2 ，ＳｉＮ，ＢＳＧ，ＢＰＳＧ
等を用いても良いが、堆積膜の応力が小さいＰＳＧが好
ましい。また、次の工程（ｄ）で形成する絶縁ゲートの
側面に設ける不純物を含む絶縁膜２４′（サイドウォー
ル）と同じ材料にすれば製造工程を簡略化することがで
きる。以下、第２の絶縁膜２４にＰＳＧを用いた場合の
一例を説明する。（ｄ）フォトリソグラフィにより絶縁
ゲートの両端部から、例えば３μｍずつ内側にフォトレ
ジスト１０を残すように加工し、ドライエッチング（異
方性）を施す。これにより、絶縁ゲートの側面及び上部
の一部分にＰＳＧを残す。（ｅ）その後、熱処理するこ
とにより、絶縁ゲートの側面に形成した第２の絶縁膜２
１′（サイドウォール）であるPSG中のリンをｐウエル
層１３中に拡散し、ｎ+ 層１５を形成する。（ｆ）上方
よりソース電極４２を形成し、ｎ+層１５とｐウエル層
１３が短絡される。
２，図３により説明する。（ａ）ｎ- 層１２上に、ゲー
ト酸化膜２１，ゲート電極３１，第１の絶縁膜２２を順
次形成する。（ｂ）フォトリソグラフィにてフォトレジ
ストを加工後、（ａ）で形成したゲート酸化膜２１，ゲ
ート電極３１，第１の絶縁膜２２をドライエッチングに
より加工面が垂直になるようにエッチングし、絶縁ゲー
トを形成する。次に、この絶縁ゲートをマスクとし、エ
ッチングで取り除かれた部分に例えばｐ型不純物のボロ
ンをイオン注入後、拡散しｐウエル層１３を形成する。
（ｃ）上面全面に第２の絶縁膜２４となる例えばＰＳＧ
（リンガラス）を堆積する。ここで、この第２の絶縁膜
２４の材料には、ＳｉＯ2 ，ＳｉＮ，ＢＳＧ，ＢＰＳＧ
等を用いても良いが、堆積膜の応力が小さいＰＳＧが好
ましい。また、次の工程（ｄ）で形成する絶縁ゲートの
側面に設ける不純物を含む絶縁膜２４′（サイドウォー
ル）と同じ材料にすれば製造工程を簡略化することがで
きる。以下、第２の絶縁膜２４にＰＳＧを用いた場合の
一例を説明する。（ｄ）フォトリソグラフィにより絶縁
ゲートの両端部から、例えば３μｍずつ内側にフォトレ
ジスト１０を残すように加工し、ドライエッチング（異
方性）を施す。これにより、絶縁ゲートの側面及び上部
の一部分にＰＳＧを残す。（ｅ）その後、熱処理するこ
とにより、絶縁ゲートの側面に形成した第２の絶縁膜２
１′（サイドウォール）であるPSG中のリンをｐウエル
層１３中に拡散し、ｎ+ 層１５を形成する。（ｆ）上方
よりソース電極４２を形成し、ｎ+層１５とｐウエル層
１３が短絡される。
【０００９】次に、本発明の他の実施例を図５により説
明する。本実施例によれば、図１の実施例の効果の他、
ゲート電極３１とソース電極４２の間の容量をさらに低
減することができる。本実施例が前に述べた図１の実施
例と異なる部分は、第２の絶縁膜２４の上部にさらに第
３の絶縁膜５２を設けて、図のｄの厚さをより厚くし、
ゲート・ソース間容量を低減した点である。第３の絶縁
膜５２は第２の絶縁膜２４の両端部から後退し、図１の
実施例同様、ソース電極４２の段切れを防止する。以
下、図５の実施例の製造方法について図６，図７により
説明する。製造工程（ｂ）までは前に述べた図２，図３
と同じである。（ｃ）上面全面に第２の絶践膜２４例え
ばＰＳＧ（リンガラス）を堆積する。（ｄ）フォトリソ
グラフィにより絶縁ゲートの両端部からたとえば３μｍ
ずつ内側にフォトレジストを残すように加工し、ドライ
エッチング（異方性）を施す。これにより、絶縁ゲート
の側面及び上部の一部分にＰＳＧを残す。（ｅ）上面全
面に第３の絶縁膜５２例えばＳｉＯ2 をＣＶＤ法により
堆積する。（ｆ）フォトリソグラフィにより第２の絶縁
膜２４の両端部からたとえば３μｍずつ内側にフォトレ
ジストを残すように加工し、ドライエッチング（異方
性）を施す。これにより、第２の絶縁膜２４の上部の一
部分にＳｉＯ2 を残す。その後、熱処理することによ
り、絶縁ゲートの側面に形成した第２の絶縁膜２４′で
あるＰＳＧ中のリンをｐウエル層１３中に拡散し、ｎ+
層１５を形成する。（ｇ）上方よりソース電極４２を形
成し、ｎ+ 層１５とｐウエル層１３が短絡される。
明する。本実施例によれば、図１の実施例の効果の他、
ゲート電極３１とソース電極４２の間の容量をさらに低
減することができる。本実施例が前に述べた図１の実施
例と異なる部分は、第２の絶縁膜２４の上部にさらに第
３の絶縁膜５２を設けて、図のｄの厚さをより厚くし、
ゲート・ソース間容量を低減した点である。第３の絶縁
膜５２は第２の絶縁膜２４の両端部から後退し、図１の
実施例同様、ソース電極４２の段切れを防止する。以
下、図５の実施例の製造方法について図６，図７により
説明する。製造工程（ｂ）までは前に述べた図２，図３
と同じである。（ｃ）上面全面に第２の絶践膜２４例え
ばＰＳＧ（リンガラス）を堆積する。（ｄ）フォトリソ
グラフィにより絶縁ゲートの両端部からたとえば３μｍ
ずつ内側にフォトレジストを残すように加工し、ドライ
エッチング（異方性）を施す。これにより、絶縁ゲート
の側面及び上部の一部分にＰＳＧを残す。（ｅ）上面全
面に第３の絶縁膜５２例えばＳｉＯ2 をＣＶＤ法により
堆積する。（ｆ）フォトリソグラフィにより第２の絶縁
膜２４の両端部からたとえば３μｍずつ内側にフォトレ
ジストを残すように加工し、ドライエッチング（異方
性）を施す。これにより、第２の絶縁膜２４の上部の一
部分にＳｉＯ2 を残す。その後、熱処理することによ
り、絶縁ゲートの側面に形成した第２の絶縁膜２４′で
あるＰＳＧ中のリンをｐウエル層１３中に拡散し、ｎ+
層１５を形成する。（ｇ）上方よりソース電極４２を形
成し、ｎ+ 層１５とｐウエル層１３が短絡される。
【００１０】
【発明の効果】本発明によれば、第１の絶縁膜２２の上
部に第２の絶縁膜２４を絶縁ゲートの両端部から後退し
て形成することにより、絶縁ゲートの最高部と絶縁ゲー
ト間のｎ+ 層１５及びｐウエル層１３の表面との急峻な
段差を段階状に設けて緩和し、その結果ソース電極４２
の絶縁ゲート間でのカバレジを改善し、サイドウォール
２４′上部でのソース電極４２の段切れを防止すること
ができる。また、第１の絶縁膜２２の上部に、新たに第
２の絶縁膜２４を設け、トータルの絶縁膜厚を厚くする
ことができるのでゲート電極３１とソース電極４２の間
の容量を低減することができる。また、第１の絶縁膜２
２にクラックやピンホールを生じても第１の絶縁膜２２
の上部表面に第２の絶縁膜２４が覆うように形成してい
るのでゲート電極３１とソース電極４２の短絡を防止す
る効果がある。本発明により、サイドウォール２４′上
部でのソース電極４２の段切れを１００％防止すること
ができた。また、ゲート電極３１とソース電極４２の間
の容量は従来の８５％に低減できた。さらに、ゲート・
ソース間耐圧の歩留りは従来の６０％から９０％に向上
できた。
部に第２の絶縁膜２４を絶縁ゲートの両端部から後退し
て形成することにより、絶縁ゲートの最高部と絶縁ゲー
ト間のｎ+ 層１５及びｐウエル層１３の表面との急峻な
段差を段階状に設けて緩和し、その結果ソース電極４２
の絶縁ゲート間でのカバレジを改善し、サイドウォール
２４′上部でのソース電極４２の段切れを防止すること
ができる。また、第１の絶縁膜２２の上部に、新たに第
２の絶縁膜２４を設け、トータルの絶縁膜厚を厚くする
ことができるのでゲート電極３１とソース電極４２の間
の容量を低減することができる。また、第１の絶縁膜２
２にクラックやピンホールを生じても第１の絶縁膜２２
の上部表面に第２の絶縁膜２４が覆うように形成してい
るのでゲート電極３１とソース電極４２の短絡を防止す
る効果がある。本発明により、サイドウォール２４′上
部でのソース電極４２の段切れを１００％防止すること
ができた。また、ゲート電極３１とソース電極４２の間
の容量は従来の８５％に低減できた。さらに、ゲート・
ソース間耐圧の歩留りは従来の６０％から９０％に向上
できた。
【図１】本発明の一実施例の断面図である。
【図２】図１の製造方法の一例の断面図である。
【図３】同断面図である。
【図４】図１の拡大断面図である。
【図５】本発明の他の実施例の断面図である。
【図６】図４の製造方法の一例の断面図である。
【図７】同断面図である。
【図８】従来例の一実施例の断面図である。
【図９】従来例の問題点を示す断面図である。
【図１０】従来の問題点を示す断面図である。
１…半導体装置、１０…フォトレジスト、１１…半導体
基板、１２…ｎ-層、１３…ｐウエル層、１５…ｎ+
層、２１…ゲート酸化膜、２２…第１の絶縁膜、２４…
第２の絶縁膜、２４′…絶縁ゲートの側面に設けた第２
の絶縁膜（サイドウォール）、３１…ゲート電極、４２
…ソース電極、４１…ドレイン電極、５２…第３の絶縁
膜。
基板、１２…ｎ-層、１３…ｐウエル層、１５…ｎ+
層、２１…ゲート酸化膜、２２…第１の絶縁膜、２４…
第２の絶縁膜、２４′…絶縁ゲートの側面に設けた第２
の絶縁膜（サイドウォール）、３１…ゲート電極、４２
…ソース電極、４１…ドレイン電極、５２…第３の絶縁
膜。
Claims (5)
- 【請求項１】一方導電型の半導体層と、 前記半導体層表面上に、 ゲート酸化膜，ゲート電極，第
１の絶縁膜を順次積層した絶縁ゲートと、前記半導体層上 に達し、前記半導体層内に前記半導体層
より高不純物濃度を有する他方導電型のウェル層と、前記 絶縁ゲート側面に形成された膜と、前記膜と同材質で前記第１の絶縁膜上方に積層された第
２の絶縁膜と、 前記膜下方表面に接触し、 前記ウェル層より高不純物濃
度の一方導電型のソース層と、 前記ソース層と前記ウェル層と前記膜と前記第２の絶縁
膜を少なくとも覆うソース電極とを有する 半導体装置。 - 【請求項２】請求項１において、前記 第２の絶縁膜が前記絶縁ゲートの両端より後退して
形成された半導体装置。 - 【請求項３】請求項１において、 前記膜と前記第２の絶縁膜は一方導電型の不純物を含む
半導体装置。 - 【請求項４】請求項１，３において、 前記膜と前記第２の絶縁膜がＰＳＧ（リンガラス）であ
る半導体装置。 - 【請求項５】請求項１，３，４の少なくとも１つの半導
体装置において、 前記ソース層は、リンが拡散された拡散層である半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235927A JP2982421B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235927A JP2982421B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575128A JPH0575128A (ja) | 1993-03-26 |
| JP2982421B2 true JP2982421B2 (ja) | 1999-11-22 |
Family
ID=16993304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235927A Expired - Fee Related JP2982421B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982421B2 (ja) |
-
1991
- 1991-09-17 JP JP3235927A patent/JP2982421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575128A (ja) | 1993-03-26 |
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