WO2023002656A1 - 半導体パッケージ - Google Patents

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WO2023002656A1
WO2023002656A1 PCT/JP2022/006956 JP2022006956W WO2023002656A1 WO 2023002656 A1 WO2023002656 A1 WO 2023002656A1 JP 2022006956 W JP2022006956 W JP 2022006956W WO 2023002656 A1 WO2023002656 A1 WO 2023002656A1
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俊 御手洗
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to semiconductor packages.
  • a semiconductor chip such as an image sensor chip, a memory chip, or an IC (Integrated Circuit) chip is mounted on a mounting board for heat dissipation to the outside, protection from the external environment, and electrical connection with the outside.
  • the semiconductor chip and the mounting substrate are electrically connected to each other, for example, by wire bonding using a lead frame.
  • Patent Literature 1 discloses a so-called fan-out package in which a semiconductor chip is flip-chip mounted on a transparent mounting substrate that serves as a sealing glass.
  • the semiconductor chip is electrically connected to the mounting board by contacts such as bumps provided in the outer peripheral region of the semiconductor chip instead of wire bonding. According to this, the package disclosed in Patent Document 1 can further reduce the area of the mounting board.
  • the present disclosure proposes a new and improved semiconductor package that can be further reduced in size.
  • a mounting substrate a semiconductor chip having an area smaller than that of the mounting substrate and mounted on a main surface of the mounting substrate, facing the semiconductor chip and the mounting substrate, and connecting the substrate to the substrate connecting portion.
  • a sealing glass connected to a mounting substrate and connected to the semiconductor chip at a chip connection portion; a connection wiring layer that electrically connects the mounting substrate and the semiconductor chip via a chip connection portion, wherein the mounting substrate, the semiconductor chip, and the seal glass have approximately the same coefficient of thermal expansion.
  • FIG. 1 is a vertical cross-sectional view showing a cross-sectional configuration of a semiconductor package according to an embodiment of the present disclosure
  • FIG. It is a top view which shows the planar arrangement
  • It is a longitudinal cross-sectional view explaining one process of the manufacturing method of sealing glass. It is a longitudinal cross-sectional view explaining one process of the manufacturing method of sealing glass. It is a longitudinal cross-sectional view explaining one process of the manufacturing method of sealing glass. It is a longitudinal cross-sectional view explaining one process of the manufacturing method of sealing glass. It is a longitudinal cross-sectional view explaining one process of the manufacturing method of sealing glass. It is a longitudinal cross-sectional view explaining one process of the manufacturing method of sealing glass.
  • FIG. 10 is a vertical cross-sectional view extracting and showing the vicinity of a substrate connecting portion of a semiconductor package according to a first modified example;
  • FIG. 10 is a vertical cross-sectional view extracting and showing the vicinity of a substrate connecting portion of a semiconductor package according to a first modified example;
  • FIG. 10 is a vertical cross-sectional view extracting and showing the vicinity of a substrate connecting portion of a semiconductor package according to a first modified example;
  • FIG. 10 is a vertical cross-sectional view extracting and showing the vicinity of a substrate connecting portion of a semiconductor package according to a first modified example;
  • FIG. 11 is a longitudinal sectional view showing the vicinity of a connection wiring layer of a semiconductor package according to a second modified example;
  • FIG. 11 is a longitudinal sectional view showing the vicinity of a connection wiring layer of a semiconductor package according to a second modified example;
  • FIG. 11 is a plan view showing a planar arrangement of a substrate connecting portion and a chip connecting portion in a semiconductor package according to a second modified example;
  • FIG. 11 is a vertical cross-sectional view showing the configuration of a semiconductor package according to a third modified example;
  • FIG. 1 is a vertical cross-sectional view showing the cross-sectional configuration of a semiconductor package 1 according to this embodiment.
  • the semiconductor package 1 includes a semiconductor chip 110, a mounting board 120, a front wiring layer 150, a back wiring layer 140, a through via 123, a seal glass 130, a chip connection portion 112, It includes a substrate connection portion 122 , a connection wiring layer 131 and a sealing portion 160 .
  • the semiconductor chip 110 is mounted on the main surface of the mounting board 120 via the die bond layer 113 .
  • the die bonding layer 113 is made of, for example, a liquid adhesive. After the semiconductor chip 110 is placed on the mounting substrate 120 via the die bonding layer 113, the semiconductor chip 110 is fixed to the mounting substrate 120 by heat treatment or the like. can do.
  • the semiconductor chip 110 is a chip-shaped silicon (Si) substrate on which a semiconductor device is formed.
  • the semiconductor chip 110 is a chip on which an imaging device such as a CMOS (Complementary MOS) image sensor is formed.
  • a pixel region 111 is provided approximately in the center of the semiconductor chip 110 .
  • a plurality of pixels are arranged in a matrix for generating a signal corresponding to the amount of received light that has passed through the seal glass 130 and is incident. Thereby, the semiconductor chip 110 can generate a captured image according to the light received by the pixel region 111 .
  • the mounting substrate 120 is a substrate provided with an area larger than that of the semiconductor chip 110 and having the semiconductor chip 110 mounted on its main surface via the die bond layer 113 .
  • the mounting substrate 120 may be a substrate using glass as a core material.
  • a surface wiring layer 150 is provided on the main surface of the mounting substrate 120 on which the semiconductor chip 110 is mounted.
  • the surface wiring layer 150 is provided in the outer peripheral region of the mounting board 120 so as to be separated from the semiconductor chip 110 mounted substantially in the center of the mounting board 120 .
  • the surface wiring layer 150 includes a wiring 152 made of a conductive material such as copper (Cu) and an insulating interlayer insulating layer 151 electrically isolating the wiring 152 layer by layer.
  • the interlayer insulating layer 151 may be made of, for example, an organic resin such as an epoxy resin or a polyimide resin. It may be composed of nitride.
  • a rear wiring layer 140 is provided on the surface of the mounting board 120 opposite to the main surface on which the front wiring layer 150 is provided.
  • the back wiring layer 140 is provided over the entire surface of the mounting board 120 .
  • Back surface wiring layer 140 includes wiring 142 made of a conductive material such as copper (Cu), and insulating interlayer insulating layer 141 electrically isolating wiring 142 layer by layer.
  • the interlayer insulating layer 141 may be made of, for example, an organic resin such as an epoxy resin or a polyimide resin. It may be composed of nitride.
  • the wiring 152 included in the surface wiring layer 150 and the wiring 142 included in the back wiring layer 140 are electrically connected to each other by the through vias 123 penetrating the mounting board 120 .
  • the through via 123 may be provided, for example, by embedding a conductive material such as copper (Cu) in a through hole penetrating the mounting substrate 120 .
  • the captured image data generated by the semiconductor chip 110 is first transmitted to the wiring 152 included in the surface wiring layer 150 of the mounting substrate 120 via the chip connection portion 112, the connection wiring layer 131, and the substrate connection portion 122. be. After that, the captured image data is transmitted to the wiring 142 included in the back wiring layer 140 of the mounting substrate 120 via the through via 123 . Therefore, the semiconductor package 1 can output the captured image data generated by the semiconductor chip 110 from the surface of the mounting substrate 120 opposite to the main surface on which the semiconductor chip 110 is mounted.
  • the seal glass 130 is provided to transmit light incident on the semiconductor chip 110 while protecting the semiconductor chip 110 from the external environment.
  • the sealing glass 130 is provided to face the semiconductor chip 110 and the mounting substrate 120, and is connected to the semiconductor chip 110 at the chip connection portion 112 and to the mounting substrate 120 at the substrate connection portion 122. be done.
  • the sealing glass 130 may be composed of a glass substrate that satisfies desired properties such as light transmittance, light refractive index, and low alpha emissivity.
  • the seal glass 130 may be composed of a transparent glass substrate used in liquid crystal displays and the like. According to this, the seal glass 130 can allow external light to enter the pixel region 111 of the semiconductor chip 110 more efficiently.
  • connection wiring layer 131 is provided on the first surface S ⁇ b>1 of the sealing glass 130 facing the semiconductor chip 110 and the mounting substrate 120 .
  • the connection wiring layer 131 can transmit captured image data generated by the semiconductor chip 110 to the mounting substrate 120 via the chip connection portion 112 and the substrate connection portion 122 .
  • the connection wiring layer 131 may be made of a conductive material such as copper (Cu), for example.
  • connection wiring layer 131 may be provided so as to be in contact with the seal glass 130 or may be provided so as not to be in contact with the seal glass 130 . If the connection wiring layer 131 and the seal glass 130 do not contact each other, the connection wiring layer 131 may be provided on the first surface S1 of the seal glass 130 via a first surface light shielding film 132, which will be described later.
  • the chip connection portion 112 physically connects the sealing glass 130 and the semiconductor chip 110 and electrically connects the connection wiring layer 131 provided on the sealing glass 130 and the semiconductor chip 110 .
  • the chip connection portion 112 may be composed of, for example, an Au stud bump provided on the semiconductor chip 110, an electrode pad provided on the connection wiring layer 131, and a solder ball connecting the Au stud bump and the electrode pad. .
  • the substrate connecting portion 122 physically connects the sealing glass 130 and the mounting substrate 120, and also connects the connection wiring layer 131 provided on the sealing glass 130 and the mounting substrate 120 (more specifically, the wiring of the surface wiring layer 150). 152) are electrically connected.
  • the board connection part 122 may be composed of, for example, a solder-plated bump provided on the mounting board 120, an electrode pad provided on the connection wiring layer 131, and a solder ball connecting the solder-plated bump and the electrode pad. .
  • the chip connection part 112 and the substrate connection part 122 may be configured by connection of various methods such as Au-Au connection, solder-solder connection, Au-solder connection, or NCF/NCP connection.
  • the chip connection portion 112 and the substrate connection portion 122 may be configured by connection including solder in order to increase the process margin of the manufacturing process. According to this, the chip connection portion 112 and the substrate connection portion 122 are more flexibly connected to the sealing glass 130, the semiconductor chip 110 and the mounting substrate 120 even when there is a tolerance in the surface positions of the semiconductor chip 110 and the mounting substrate 120. It is possible to connect with In order to further reduce the pitch between the adjacent chip connection portions 112 or between the adjacent substrate connection portions 122, the connection wiring layer 131 has solder-plated bumps. It may also consist of connections that are formed.
  • FIG. 2 is a plan view showing the planar arrangement of the substrate connecting portion 122 and the chip connecting portion 112. As shown in FIG.
  • the chip connection portion 112 may be provided in the outer peripheral region of the semiconductor chip 110.
  • a pixel region 111 in which a plurality of pixels are arranged in a matrix is provided substantially in the center of the semiconductor chip 110
  • a chip connection portion 112 is provided in an outer peripheral region of the semiconductor chip 110 so as to surround the pixel region 111 .
  • the substrate connecting portion 122 may be provided in a region surrounding the semiconductor chip 110 of the mounting substrate 120 so as to face the chip connecting portion 112 . According to this, the connection wiring layer 131 can electrically connect the chip connection portion 112 and the substrate connection portion 122 by the shortest linear path.
  • the pitch between the chip connection portions 112 adjacent to each other or the pitch between the substrate connection portions 122 adjacent to each other may be the same or different.
  • the wiring width of the connection wiring layer 131 may be the same, or may be different according to the location where the connection wiring layer 131 is provided.
  • the seal glass 130 may be further provided with a first surface light shielding film 132 and a second surface light shielding film 133 .
  • the first surface light shielding film 132 is provided, for example, on the first surface S1 of the sealing glass 130 facing the semiconductor chip 110 and the mounting board 120 .
  • the first surface light-shielding film 132 is provided in a region that does not overlap the pixel region 111 of the semiconductor chip 110, and shields light incident on regions other than the pixel region 111, thereby suppressing the generation of stray light.
  • the first surface light-shielding film 132 may be made of, for example, a resin containing a black pigment (for example, a black solder resist).
  • the first surface light shielding film 132 may be provided between the connection wiring layer 131 and the seal glass 130, or may be provided so as to include the connection wiring layer 131.
  • the first surface light shielding film 132 includes the connection wiring layer 131
  • the first surface light shielding film 132 includes the connection wiring layer 131 for connecting the chip connection portion 112 and the substrate connection portion 122 to the connection wiring layer 131.
  • An opening is provided to expose the
  • the second surface light shielding film 133 is provided, for example, on the second surface S2 of the seal glass 130 opposite to the first surface S1.
  • the second surface light-shielding film 133 is provided in a region that does not overlap the pixel region 111 of the semiconductor chip 110, and shields light incident on regions other than the pixel region 111, thereby suppressing the generation of stray light. Since the second surface light shielding film 133 is provided on the second surface S ⁇ b>2 that is the light incident surface, it can suppress the generation of stray light more efficiently than the first surface light shielding film 132 .
  • the second surface light-shielding film 133 may be made of, for example, a resin containing a black pigment (for example, a black solder resist).
  • the first surface light-shielding film 132 and the second surface light-shielding film 133 may be provided in the same region, or may be provided in different regions.
  • the sealing portion 160 is provided in a region where the substrate connection portion 122 is provided so as to enclose the substrate connection portion 122 .
  • the sealing part 160 seals the internal space formed by the seal glass 130 and the mounting substrate 120 by bonding the sealing glass 130 and the mounting substrate 120 together in their respective peripheral regions.
  • the sealing part 160 may be made of, for example, an organic resin such as an epoxy resin. Further, the organic resin forming the sealing portion 160 may contain a filler or an additive.
  • the sealing portion 160 may be provided in a space sandwiched between the surface wiring layer 150 of the mounting substrate 120 and the sealing glass 130 .
  • the sealing portion 160 may be configured by filling the space sandwiched between the surface wiring layer 150 and the seal glass 130 with an organic resin such as an epoxy resin.
  • the sealing portion 160 can hold the filled organic resin in the space sandwiched between the surface wiring layer 150 and the sealing glass 130 by surface tension. Therefore, the sealing part 160 may be configured so that the semiconductor chip 110 separated from the surface wiring layer 150 does not come into contact with the filled organic resin. According to this, since the sealing portion 160 can prevent the shrinkage stress generated when the organic resin is cured from acting on the semiconductor chip 110, the semiconductor chip 110 is warped due to the sealing portion 160. can be prevented.
  • the semiconductor chip 110, the mounting substrate 120, and the seal glass 130 are configured to have approximately the same coefficient of thermal expansion. According to this, the semiconductor package 1 according to the present embodiment can further reduce distortion generated between the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 when subjected to temperature cycles.
  • the strain generated between the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 causes cracks or the like in the substrate connecting portion 122 and the chip connecting portion 112, and becomes a factor of lowering the connection reliability. Therefore, in general, the size of the substrate connection portion 122 and the chip connection portion 112 is increased to reduce the ratio of the strain amount to the size, thereby maintaining the connection reliability of the substrate connection portion 122 and the chip connection portion 112. is being done. However, in particular, increasing the size of the substrate connection portion 122 increases the peripheral area of the mounting substrate 120 on which the substrate connection portion 122 is provided, thus increasing the size of the semiconductor package 1 .
  • the strain generated between the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 can be reduced. It is possible to maintain According to this, the semiconductor package 1 can reduce the outer peripheral area of the mounting board 120 where the board connection part 122 is provided, so that the size of the package can be further reduced. Further, in the semiconductor package 1 according to the present embodiment, the parasitic capacitance of the substrate connecting portion 122 is reduced by reducing the size of the substrate connecting portion 122, and the parasitic capacitance of the substrate connecting portion 122 is reduced. Impedance mismatch with wiring 152 can also be suppressed.
  • the height at which the substrate connecting portion 122 is provided on the mounting substrate 120 and the height at which the chip connecting portion 112 is provided on the semiconductor chip 110 may be substantially the same height. .
  • the distance between the wiring 152 included in the surface wiring layer 150 and the connection wiring layer 131 and the distance between the semiconductor chip 110 and the connection wiring layer 131 are substantially the same.
  • 112 are provided with substantially the same size.
  • the substrate connection part 122 is not provided with a size excessively larger than a size that can maintain connection reliability in order to adjust the height with respect to the connection wiring layer 131 or the seal glass 130 . Therefore, the semiconductor package 1 can be provided with the substrate connecting portion 122 of a more appropriate size in consideration of connection reliability, so that the size of the package can be further reduced.
  • the sealing portion 160 may be made of a functional resin instead of the organic resin such as the epoxy resin described above.
  • the thermal expansion coefficients of the semiconductor chip 110, the mounting substrate 120, and the seal glass 130 are substantially the same, so the stress applied to the sealing portion 160 is reduced. Therefore, the sealing portion 160 may be made of a resin that emphasizes functionality rather than mechanical properties.
  • the sealing portion 160 may be made of a light-shielding resin.
  • the light-shielding resin an organic resin mixed with a black pigment or the like can be exemplified.
  • the sealing part 160 is provided so as to cover the side surfaces of the seal glass 130 , thereby preventing external light from entering the semiconductor package 1 from the side surfaces of the seal glass 130 . Therefore, since the sealing portion 160 can more reliably prevent stray light from the side surface of the semiconductor package 1, it is possible to suppress the occurrence of flare or ghost in the captured image generated by the semiconductor chip 110. .
  • the sealing portion 160 may be made of a resin having air permeability.
  • a resin having air permeability a porous organic resin such as a foamable resin can be exemplified.
  • the sealing portion 160 can prevent dust or moisture from entering the internal space formed by the sealing glass 130 and the mounting substrate 120 from the outside while allowing air or the like to pass therethrough. can.
  • the sealing part 160 allows air to flow in and out of the outside, for example, so that the air in the internal space formed by the seal glass 130 and the mounting substrate 120 expands or contracts when the temperature or the atmospheric pressure changes. , the occurrence of dew condensation can be prevented. Therefore, the sealing part 160 can improve the reliability of the semiconductor package 1 against changes in temperature and humidity.
  • the thermal expansion coefficients of the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 may not be completely the same, but substantially the same (that is, with a certain degree of tolerance). have the same).
  • the thermal expansion coefficients of the semiconductor chip 110, the mounting board 120, and the sealing glass 130 may be substantially the same with a tolerance of ⁇ 5 ppm/K. More preferably, each of the thermal expansion coefficients of the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 may be substantially the same with a tolerance within ⁇ 2 ppm/K.
  • the mounting substrate 120 may be made of a glass core substrate whose thermal expansion coefficient is within ⁇ 5 ppm/K with respect to Si. good.
  • the sealing glass 130 may be a glass substrate having a coefficient of thermal expansion within ⁇ 5 ppm/K with respect to Si.
  • the glass included as a core material in the mounting substrate 120 and the glass forming the seal glass 130 may be the same glass or different glasses.
  • the tolerances in the thermal expansion coefficients of the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 are determined by the sizes of the semiconductor chip 110 and the mounting substrate 120, the warping tolerance of the semiconductor chip 110 and the mounting substrate 120, the substrate connection portion 122, and the mounting substrate 120. It may vary depending on the size of the chip connection portion 112, the temperature guarantee range during use of the semiconductor package 1, the performance or reliability required of the semiconductor package 1, and the like. Therefore, the tolerance within ⁇ 5 ppm/K or within ⁇ 2 ppm/K is merely an example, and does not limit the technology according to the present disclosure.
  • FIGS. 3A to 3E are vertical cross-sectional views explaining each step of the method of manufacturing the sealing glass 130.
  • FIG. 3A to 3E are vertical cross-sectional views explaining each step of the method of manufacturing the sealing glass 130.
  • a glass base material 130A as a base material of the seal glass 130 is prepared.
  • the glass base material 130A is made of a glass material that satisfies the desired conditions for the seal glass 130 in properties such as light transmittance, light refractive index, and low alpha ray emission, and has substantially the same coefficient of thermal expansion as the semiconductor chip 110 .
  • the glass base material 130A may be made of a glass material having a coefficient of thermal expansion within ⁇ 5 ppm/K, preferably within ⁇ 2 ppm/K with respect to Si, which is the base material of the semiconductor chip 110 .
  • a dielectric multilayer film having an antireflection function or a wavelength selection function may be formed on one or both sides of the glass substrate 130A.
  • the seal glass 130 can suppress the reflection of incident light or selectively absorb or reflect incident light in a predetermined wavelength band, so that the light from the outside can be more efficiently filtered. can be made incident on the semiconductor chip 110 at a later time.
  • connection wiring layer 131 is formed on the glass substrate 130A.
  • the connection wiring layer 131 may be formed of copper (Cu) with low electrical resistivity using various methods such as plating, sputtering, or printing, for example.
  • connection wiring layer 131 may be formed directly on the glass base material 130A, or may be formed on the glass base material 130A via a first surface light shielding film 132 provided in advance in the wiring formation area. According to this, the first surface light-shielding film 132 is provided between the connection wiring layer 131 and the glass substrate 130A, thereby further improving adhesion and relieving stress caused by thermal expansion. is possible.
  • a first surface light-shielding film 132 is formed on the first surface S1 of the glass substrate 130A on which the connection wiring layer 131 is formed so as to cover the connection wiring layer 131.
  • a second surface light shielding film 133 is formed on the second surface S2 on the opposite side.
  • the first-surface light-shielding film 132 and the second-surface light-shielding film 133 are formed of a black solder resist having light-shielding, low-reflection, insulating, and low-outgassing properties using various methods such as printing or lithography. may be formed by
  • openings may be provided in the first surface light shielding film 132 and the second surface light shielding film 133 in regions overlapping the pixel regions 111 of the semiconductor chip 110 . Further, the first surface light-shielding film 132 is provided with openings in regions where the glass-side contacts 112A and the glass-side contacts 122A are formed later, and the connection wiring layer 131 is exposed through the openings.
  • glass-side contacts 112A and glass-side contacts 122A are formed in openings provided in the first surface light-shielding film 132 so as to expose the connection wiring layer 131. Then, as shown in FIG.
  • the glass-side contact 112A is a bump forming part of the chip connection portion 112, and the glass-side contact 122A is a bump forming part of the substrate connection portion 122.
  • FIG. Glass side contacts 112A and glass side contacts 122A may be, for example, solder plated bumps.
  • the sealing glass 130 is formed by cutting the glass base material 130A into individual pieces according to the size of the semiconductor package 1 .
  • Various methods such as blade dicing, laser dicing, or wheel scribe and break can be used to cut the glass substrate 130A.
  • FIGS. 4A and 4B are vertical cross-sectional views explaining each step of the method of manufacturing the semiconductor chip 110.
  • FIG. 4A and 4B are vertical cross-sectional views explaining each step of the method of manufacturing the semiconductor chip 110.
  • an image sensor chip having a pixel region 111 is prepared as the semiconductor chip 110.
  • Chip-side contacts 112B are formed on the electrode pads of the semiconductor chip 110, as shown in FIG. 4B.
  • the chip-side contacts 112B may be Au stud bumps for Au-solder connections.
  • FIGS. 5A and 5B are vertical cross-sectional views explaining each step of the manufacturing method of the mounting substrate 120.
  • FIG. 5A and 5B are vertical cross-sectional views explaining each step of the manufacturing method of the mounting substrate 120.
  • a mounting substrate 120 with glass as a core material is prepared.
  • the mounting substrate 120 may be a substrate whose core material is glass having substantially the same coefficient of thermal expansion as the semiconductor chip 110 .
  • a surface wiring layer 150 is provided in the peripheral region of the main surface of the mounting substrate 120 on which the semiconductor chip 110 is mounted.
  • a back wiring layer 140 is provided on the entire surface of the mounting substrate 120 opposite to the main surface on which the semiconductor chip 110 is mounted.
  • the wiring 152 of the front wiring layer 150 and the wiring 142 of the back wiring layer 140 are electrically connected by the through vias 123 passing through the mounting board 120 .
  • the wiring 152 of the surface wiring layer 150 is formed with a board-side contact 122B as shown in FIG. 5B.
  • the board-side contacts 122B may be solder-plated bumps for solder-to-solder connections.
  • FIGS. 6A to 6C are vertical cross-sectional views explaining each step of the method of manufacturing the semiconductor package 1.
  • FIG. 6A to 6C are vertical cross-sectional views explaining each step of the method of manufacturing the semiconductor package 1.
  • the semiconductor chip 110 manufactured in the process shown in FIG. 4B is mounted on the mounting board 120 manufactured in the process shown in FIG. 5B.
  • the semiconductor chip 110 may be fixed on the mounting substrate 120 by a die bonding layer 113 formed by applying a die bonding material on the mounting substrate 120 .
  • the semiconductor chip 110 may be fixed onto the mounting board 120 by a DAF (Die Attached Film) attached to the back surface of the chip as the die bond layer 113 .
  • DAF Die Attached Film
  • the chip-side contacts 112B formed on the semiconductor chip 110 and the board-side contacts 122B formed on the surface wiring layer 150 are provided at substantially the same height. may According to this, the semiconductor package 1 can more efficiently bond the semiconductor chip 110 and the mounting substrate 120 to the sealing glass 130 .
  • the seal glass 130 manufactured by the process shown in FIG. 3E is placed so that the chip-side contacts 112B and the substrate-side contacts 122B face the glass-side contacts 112A and the glass-side contacts 122A. It is bonded to the semiconductor chip 110 and the mounting board 120 . As a result, the chip-side contact 112B formed on the semiconductor chip 110 and the glass-side contact 112A formed on the sealing glass 130 are joined to form the chip connection portion 112.
  • the substrate connection portion 122 is formed by joining the substrate-side contact 122B formed on the surface wiring layer 150 and the glass-side contact 122A formed on the seal glass 130 . Bonding between the chip-side contact 112B and the glass-side contact 112A and bonding between the substrate-side contact 122B and the glass-side contact 122A may be performed, for example, by local reflow using a flip chip bonder.
  • an organic resin such as an epoxy resin is applied to the space sandwiched between the surface wiring layer 150 of the mounting substrate 120 and the seal glass 130 to form the sealing portion 160 .
  • the sealing part 160 can protect the semiconductor chip 110 from the external environment by sealing the semiconductor chip 110 inside the space formed between the mounting substrate 120 and the sealing glass 130 .
  • the sealing portion 160 may be formed, for example, by applying an organic resin between the surface wiring layer 150 and the seal glass 130 using a dispenser. At this time, since the mounting board 120 and the semiconductor chip 110 are separated from each other, the organic resin applied between the surface wiring layer 150 and the seal glass 130 is separated from the surface wiring layer 150 and the seal glass 130 by surface tension. , and does not reach the semiconductor chip 110 . As a result, the sealing portion 160 can prevent the semiconductor chip 110 from warping due to adhesion of the organic resin to the semiconductor chip 110 .
  • the semiconductor package 1 according to the present embodiment can be manufactured through the above steps.
  • FIGS. 7A to 7D are vertical cross-sectional views showing the vicinity of the substrate connecting portion 122 of the semiconductor package 1 according to the first modified example.
  • the board-side contact 122B of the board connection portion 122 and the chip-side contact 112B of the chip connection portion 112 can be provided at substantially the same height.
  • the height of the substrate-side contact 122B of the substrate connection portion 122 and the height of the chip-side contact 112B of the chip connection portion 112 are substantially the same by adjusting the thickness of the surface wiring layer 150 or the thickness of the semiconductor chip 110. It can be height.
  • the height of the substrate-side contact 122B of the substrate connection portion 122 is adjusted by changing the configuration of the substrate-side contact 122B of the substrate connection portion 122.
  • the surface wiring layer 150 can be formed over the entire surface of the mounting substrate 120, so the layout of the wiring 152 included in the surface wiring layer 150 is restricted. can be reduced.
  • the substrate-side contact 122B may be composed of a columnar pillar portion 1222 formed on the surface wiring layer 150 and a solder portion 1221 formed on the upper surface of the pillar portion 1222.
  • the pillar section 1222 is formed by applying a resist having an opening in the region where the pillar section 1222 is to be formed, and electroplating is used to deposit copper (Cu) in the opening of the resist. ), etc.
  • the substrate-side contact 122B can form an electrical contact for the wiring 152 included in the surface wiring layer 150 via the pillar portion 1222 and the solder portion 1221.
  • the semiconductor package 1 can adjust the height of the substrate-side contact 122B by adjusting the height of the pillar portion 1222. In the example shown in FIG.
  • the substrate-side contact 122B includes a printed circuit board portion 1224 provided on the surface wiring layer 150, an opening 1225 passing through the printed circuit board portion 1224, and an inner wall of the opening 1225. It may be composed of a plated portion 1223 and a solder portion 1221 formed on the plated portion 1223 .
  • the printed circuit board portion 1224 is a member provided with a size corresponding to one side of the outer peripheral region of the mounting substrate 120 and having a through hole formed with an opening portion 1225 and a plated portion 1223 .
  • the printed circuit board section 1224 is mounted on the surface wiring layer 150 in the same manner as the surface mount components.
  • the board-side contact 122B can form an electrical contact for the wiring 152 included in the surface wiring layer 150 via the plated portion 1223 and the solder portion 1221 .
  • the semiconductor package 1 can adjust the height of the substrate-side contacts 122B by adjusting the thickness of the printed circuit board portion 1224 .
  • the substrate-side contact 122B is formed on the mold portion 1226 provided on the surface wiring layer 150, the via portion 1227 provided through the mold portion 1226, and the upper surface of the via portion 1227.
  • the solder portion 1221 may be configured with the solder portion 1221 having Mold portion 1226 is an insulating member provided on surface wiring layer 150 so as to correspond to the outer peripheral region of mounting substrate 120 .
  • the via portion 1227 is formed by filling an opening formed in the mold portion 1226 with a laser or the like with various conductive materials such as copper (Cu) or solder by various techniques.
  • the board-side contact 122B can form an electrical contact for the wiring 152 included in the surface wiring layer 150 through the via portion 1227 and the solder portion 1221.
  • FIG. According to the example shown in FIG. 7C, the semiconductor package 1 can adjust the height of the board-side contact 122B by adjusting the height of the mold portion 1226 and the via portion 1227.
  • the board-side contact 122B may be composed of a solder portion 1221 provided on the surface wiring layer 150.
  • the region in which the semiconductor chip 110 is mounted in the approximate center of the mounting substrate 120 may be a concave structure 120A in which the surface position of the mounting substrate 120 is set back.
  • the recessed structure 120A of the mounting substrate 120 is formed by, for example, protecting the region other than the region where the recessed structure 120A is formed with a resist or the like, and then subjecting the mounting substrate 120 to wet treatment using a chemical solution mainly containing hydrofluoric acid (HF). It can be formed by etching. According to the example shown in FIG.
  • the semiconductor package 1 adjusts the depth of the concave structure 120A formed in the mounting substrate 120, thereby adjusting the height of the chip-side contacts 112B provided on the semiconductor chip 110 and the substrate-side contacts. It is possible to adjust the difference from the height of 122B.
  • FIGS. 8A to 8C are vertical cross-sectional views extracting and showing the vicinity of the connection wiring layer 131 of the semiconductor package 1 according to the second modification.
  • FIG. 8C is a plan view showing the planar arrangement of the substrate connecting portion 122 and the chip connecting portion 112 in the semiconductor package 1 according to the second modification.
  • the semiconductor package 1 according to the second modification is a modification of the configuration of the sealing glass 130 on the first surface S1 side.
  • connection wiring layer 131 may be provided on the first surface S1 of the seal glass 130 so as to be in contact with the seal glass 130 . If the adhesion reliability between the connection wiring layer 131 and the seal glass 130 is sufficient, the connection wiring layer 131 is formed directly on the seal glass 130, thereby further simplifying the manufacturing process. At the same time, it is possible to further reduce the manufacturing cost.
  • connection wiring layer 131 may be provided on the first surface S1 of the seal glass 130 with the stress relaxation layer 135 interposed therebetween.
  • the stress relieving layer 135 is a layer provided to relieve stress generated between the connection wiring layer 131 and the sealing glass 130 due to thermal expansion and to improve adhesion between the connection wiring layer 131 and the sealing glass 130 .
  • the stress relaxation layer 135 may be composed of, for example, an organic resin with a low Young's modulus such as an epoxy resin.
  • the stress relieving layer 135 may be made of a material having a thermal expansion coefficient intermediate between the thermal expansion coefficient of the connection wiring layer 131 and the thermal expansion coefficient of the seal glass 130 .
  • the stress relieving layer 135 is formed by making the connection wiring layer 131 thicker in order to reduce the electrical resistance of the connection wiring layer 131, or connecting with a material having a thermal expansion coefficient greatly different from that of the seal glass 130. It is preferably provided when the wiring layer 131 is provided. Even in such a case, the stress relieving layer 135 can maintain the adhesion reliability between the connection wiring layer 131 and the sealing glass 130 .
  • the stress relaxation layer 135 may be made of an organic resin mixed with a black pigment or the like.
  • the stress relieving layer 135 is provided so as to have a light shielding property, so that reflection on the back surface of the connection wiring layer 131 can be prevented.
  • the stress relieving layer 135 can further suppress stray light entering the semiconductor chip 110 .
  • the semiconductor package 1 can allow the stress relaxation layer 135 to function as the first surface light shielding film 132 and the second surface light shielding film 133. . According to this, since the semiconductor package 1 can omit the first surface light shielding film 132 and the second surface light shielding film 133, it is possible to further simplify the manufacturing process and further reduce the manufacturing cost. It is possible to
  • the first surface S1 of the seal glass 130 may be further provided with a metal film 137 that is separated from the connection wiring layer 131 .
  • the metal film 137 may be provided in a region that does not overlap with the pixel region 111 of the semiconductor chip 110 so as to be separated from the connection wiring layer 131 .
  • the metal film 137 is made of, for example, copper (Cu), like the connection wiring layer 131 , and blocks light incident on a region of the semiconductor chip 110 that does not overlap with the pixel region 111 .
  • the semiconductor package 1 can further improve the light shielding property of the seal glass 130 in the region that does not overlap with the pixel region 111 of the semiconductor chip 110, so that stray light entering the semiconductor chip 110 can be further suppressed. can.
  • the semiconductor package 1 can form the metal film 137 and the connection wiring layer 131 in the same process, stray light entering the semiconductor chip 110 can be suppressed at a lower cost.
  • FIG. 9 is a vertical cross-sectional view showing the configuration of a semiconductor package 2 according to a third modified example.
  • the mounting substrate 120 of the semiconductor package 2 may further be provided with high-speed transmission vias 125 that electrically directly connect the semiconductor chip 110 and the wiring 142 included in the back wiring layer 140 .
  • the high-speed transmission vias 125 are made of a conductive material, and are provided through the mounting board 120 right under the area where the semiconductor chip 110 is mounted.
  • the semiconductor chip 110 is provided with connection pads 115 for extracting signals and the like on the back surface opposite to the light incident surface.
  • the high-speed transmission vias 125 connect the connection pads 115 and the wirings 142 of the back wiring layer 140 in a straight line, so that the semiconductor chip 110 and the wirings 142 of the back wiring layer 140 are connected in a shorter distance and with less reflection. can be electrically connected. According to this, the high-speed transmission via 125 can transmit the signal from the semiconductor chip 110 to the outside of the semiconductor package 2 at a higher speed.
  • the thermal expansion coefficients of the semiconductor chip 110, the mounting substrate 120, and the sealing glass 130 are substantially the same. Less distortion can occur between them. Therefore, the semiconductor package 1 can further reduce the size of the substrate connection portion 122, so that the peripheral region of the mounting substrate 120 provided with the substrate connection portion 122 can be reduced, and the size of the package can be further reduced. be. In addition, the semiconductor package 1 further reduces the parasitic capacitance of the substrate connecting portion 122 by reducing the size of the substrate connecting portion 122, and further reduces the connection wiring layer 131 and the wiring 152 included in the surface wiring layer 150. It is also possible to suppress the impedance mismatch between.
  • connection wiring layer 131 provided on the seal glass 130 can collectively electrically connect a large number of the chip connection portions 112 and the substrate connection portions 122. . Therefore, the semiconductor package 1 can reduce manufacturing costs.
  • the semiconductor package 1 allows a large number of chip connection portions 112 while mixing a plurality of connection wiring layers 131 with different thicknesses. and the board connection portion 122 can be electrically connected together.
  • the semiconductor package 1 since the semiconductor chip 110 is mounted entirely on the mounting substrate 120, warping of the semiconductor chip 110 is suppressed as compared with the case where the semiconductor chip 110 is mounted with a plurality of contacts. It is possible.
  • the semiconductor package 1 can be provided so that the sealing portion 160 does not come into contact with the semiconductor chip 110, it is possible to prevent the semiconductor chip 110 from warping due to shrinkage stress generated when the sealing portion 160 is cured. can be done. Therefore, the semiconductor package 1 can suppress distortion of a captured image even when an image sensor chip with a finer pixel pitch is used as the semiconductor chip 110 .
  • a mounting board a semiconductor chip having an area smaller than that of the mounting substrate and mounted on the main surface of the mounting substrate; a seal glass facing the semiconductor chip and the mounting substrate, connected to the mounting substrate at a substrate connection portion, and connected to the semiconductor chip at a chip connection portion; A connection wiring provided on a first surface of the sealing glass facing the mounting substrate and the semiconductor chip and electrically connecting the mounting substrate and the semiconductor chip via the substrate connecting portion and the chip connecting portion.
  • the chip connection portion is provided in an outer peripheral region of the semiconductor chip, The semiconductor package according to (1) above, wherein the substrate connecting portion is provided in a region surrounding the semiconductor chip of the mounting substrate. (3) The semiconductor according to (1) or (2) above, wherein the height at which the substrate connection portion is provided on the mounting substrate and the height at which the chip connection portion is provided on the semiconductor chip are substantially the same height. package. (4) The semiconductor package according to any one of (1) to (3) above, wherein at least one of the substrate connecting portion and the chip connecting portion contains solder. (5) The semiconductor package according to any one of (1) to (4) above, wherein the semiconductor chip includes an image sensor chip.
  • (10) The semiconductor package according to (9) above, wherein the stress relaxation layer has a light shielding property.
  • (11) a back surface wiring layer provided on a surface of the mounting substrate opposite to the main surface on which the semiconductor chip is mounted; a through via provided through the mounting substrate in the region where the substrate connection portion is provided and electrically connecting the back surface wiring layer and the substrate connection portion;
  • the mounting substrate includes a glass core.
  • the mounting substrate and the sealing glass are bonded to each other by a sealing portion provided in an outer peripheral region of the mounting substrate and the sealing glass to seal the inside.
  • a semiconductor package according to any one of claims 1 to 3. (15) The semiconductor package according to (14) above, wherein the sealing portion is provided so as to include the substrate connecting portion. (16) The semiconductor package according to (14) or (15) above, wherein the sealing portion contains a functional resin having light shielding properties or air permeability.
  • Reference Signs List 1 2 semiconductor package 110 semiconductor chip 111 pixel region 112 chip connection portion 112A glass side contact 112B chip side contact 113 die bond layer 115 connection pad 120 mounting substrate 122 substrate connection portion 122A glass side contact 122B substrate side contact 123 through via 125 high speed transmission Via 130 Seal glass 131 Connection wiring layer 132 First surface light shielding film 133 Second surface light shielding film 135 Stress relaxation layer 137 Metal film 140 Back surface wiring layer 150 Front surface wiring layer 160 Sealing part

Landscapes

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Abstract

【課題】サイズがより縮小された半導体パッケージを提供する。 【解決手段】実装基板と、前記実装基板よりも面積が小さく、前記実装基板の主面に載置された半導体チップと、前記半導体チップ及び前記実装基板と対向し、基板接続部で前記実装基板と接続されると共に、チップ接続部で前記半導体チップと接続されるシールガラスと、前記シールガラスの前記実装基板及び前記半導体チップと対向する第１面に設けられ、前記基板接続部及び前記チップ接続部を介して、前記実装基板と前記半導体チップとを電気的に接続する接続配線層と、を備え、前記実装基板、前記半導体チップ、及び前記シールガラスの熱膨張係数は、略同じである、半導体パッケージ。

Description

半導体パッケージ
　本開示は、半導体パッケージに関する。
　イメージセンサチップ、メモリチップ、又はＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップなどの半導体チップは、外部への放熱、外部環境からの保護、及び外部との電気的接続のために実装基板に実装される。このような半導体パッケージでは、半導体チップと実装基板とは、例えば、リードフレームによるワイヤボンディングによって互いに電気的に接続される。
　一方で、近年、携帯機器の小型化に伴って、半導体チップを収めるパッケージについても小型化が望まれている。そのため、実装基板の外周領域の面積を縮小することで、パッケージをより小型化することが検討されている。
　例えば、下記の特許文献１には、シールガラスとなる透明な実装基板に半導体チップをフリップチップ実装する、いわゆるファンアウト型のパッケージが開示されている。特許文献１に開示されたパッケージでは、半導体チップは、ワイヤボンディングではなく、半導体チップの外周領域に設けられたバンプ等の接点にて実装基板と電気的に接続される。これによれば、特許文献１に開示されたパッケージは、実装基板の面積をより縮小することができる。
特開２０１８－２６３９５号公報
　しかし、上記の特許文献１に開示されたパッケージは、用途によっては実装基板を十分に小型化することが困難となることがある。例えば、特許文献１に開示されたパッケージでは、実装基板と、他の実装基板又はマザーボードとの二次接続用の接点は、実装基板の外周領域のみに配置される。そのため、二次接続用の接点が多くなった場合、特許文献１に開示されたパッケージでは、実装基板の外周領域が拡大し、パッケージのサイズが拡大してしまう。
　そこで、本開示では、サイズをより縮小することが可能な、新規かつ改良された半導体パッケージを提案する。
　本開示によれば、実装基板と、前記実装基板よりも面積が小さく、前記実装基板の主面に載置された半導体チップと、前記半導体チップ及び前記実装基板と対向し、基板接続部で前記実装基板と接続されると共に、チップ接続部で前記半導体チップと接続されるシールガラスと、前記シールガラスの前記実装基板及び前記半導体チップと対向する第１面に設けられ、前記基板接続部及び前記チップ接続部を介して、前記実装基板と前記半導体チップとを電気的に接続する接続配線層と、を備え、前記実装基板、前記半導体チップ、及び前記シールガラスの熱膨張係数は、略同じである、半導体パッケージが提供される。
本開示の一実施形態に係る半導体パッケージの断面構成を示す縦断面図である。 基板接続部及びチップ接続部の平面配置を示す平面図である。 シールガラスの製造方法の一工程を説明する縦断面図である。 シールガラスの製造方法の一工程を説明する縦断面図である。 シールガラスの製造方法の一工程を説明する縦断面図である。 シールガラスの製造方法の一工程を説明する縦断面図である。 シールガラスの製造方法の一工程を説明する縦断面図である。 半導体チップの製造方法の一工程を説明する縦断面図である。 半導体チップの製造方法の一工程を説明する縦断面図である。 実装基板の製造方法の一工程を説明する縦断面図である。 実装基板の製造方法の一工程を説明する縦断面図である。 半導体パッケージの製造方法の一工程を説明する縦断面図である。 半導体パッケージの製造方法の一工程を説明する縦断面図である。 半導体パッケージの製造方法の一工程を説明する縦断面図である。 第１の変形例に係る半導体パッケージの基板接続部の近傍を抽出して示す縦断面図である。 第１の変形例に係る半導体パッケージの基板接続部の近傍を抽出して示す縦断面図である。 第１の変形例に係る半導体パッケージの基板接続部の近傍を抽出して示す縦断面図である。 第１の変形例に係る半導体パッケージの基板接続部の近傍を抽出して示す縦断面図である。 第２の変形例に係る半導体パッケージの接続配線層の近傍を抽出して示す縦断面図である。 第２の変形例に係る半導体パッケージの接続配線層の近傍を抽出して示す縦断面図である。 第２の変形例に係る半導体パッケージにおける基板接続部及びチップ接続部の平面配置を示す平面図である。 第３の変形例に係る半導体パッケージの構成を示す縦断面図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．半導体パッケージの構成
　２．半導体パッケージの製造方法
　　２．１．シールガラス
　　２．２．半導体チップ
　　２．３．実装基板
　　２．４．半導体パッケージ
　３．変形例
　　３．１．基板接続部の変形例
　　３．２．シールガラスの変形例
　　３．３．実装基板の変形例
　４．まとめ
　＜１．半導体パッケージの構成＞
　まず、図１を参照して、本開示の一実施形態に係る半導体パッケージの構成について説明する。図１は、本実施形態に係る半導体パッケージ１の断面構成を示す縦断面図である。
　図１に示すように、半導体パッケージ１は、半導体チップ１１０と、実装基板１２０と、表面配線層１５０と、裏面配線層１４０と、貫通ビア１２３と、シールガラス１３０と、チップ接続部１１２と、基板接続部１２２と、接続配線層１３１と、封止部１６０とを備える。
　半導体チップ１１０は、ダイボンド層１１３を介して実装基板１２０の主面に載置される。ダイボンド層１１３は、例えば、液状の接着剤で構成され、ダイボンド層１１３を介して半導体チップ１１０を実装基板１２０に載置した後、熱処理等されることで、半導体チップ１１０を実装基板１２０に固定することができる。
　半導体チップ１１０は、半導体装置が形成されたチップ状のシリコン（Ｓｉ）基板である。例えば、半導体チップ１１０は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）イメージセンサなどの撮像素子が形成されたチップである。このような場合、半導体チップ１１０の略中央には、画素領域１１１が設けられる。画素領域１１１には、シールガラス１３０を通過して入射した光の受光量に応じた信号を生成する画素がマトリクス状に複数配置される。これにより、半導体チップ１１０は、画素領域１１１で受光した光に応じた撮像画像を生成することができる。
　実装基板１２０は、半導体チップ１１０よりも大きな面積で設けられ、ダイボンド層１１３を介して主面に半導体チップ１１０が載置される基板である。例えば、実装基板１２０は、ガラスをコア材とする基板であってもよい。
　実装基板１２０の半導体チップ１１０が載置された主面には、表面配線層１５０が設けられる。表面配線層１５０は、実装基板１２０の略中央に載置された半導体チップ１１０と離隔して、実装基板１２０の外周領域に設けられる。表面配線層１５０は、銅（Ｃｕ）などの導電性材料で構成された配線１５２と、配線１５２を層ごとに電気的に分離する絶縁性の層間絶縁層１５１とを含む。層間絶縁層１５１は、例えば、エポキシ系樹脂又はポリイミド系樹脂などの有機樹脂で構成されてもよく、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）などの無機酸窒化物で構成されてもよい。
　また、実装基板１２０の表面配線層１５０が設けられた主面と反対側の面には、裏面配線層１４０が設けられる。裏面配線層１４０は、実装基板１２０の全面に亘って設けられる。裏面配線層１４０は、銅（Ｃｕ）などの導電性材料で構成された配線１４２と、配線１４２を層ごとに電気的に分離する絶縁性の層間絶縁層１４１とを含む。層間絶縁層１４１は、例えば、エポキシ系樹脂又はポリイミド系樹脂などの有機樹脂で構成されてもよく、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）などの無機酸窒化物で構成されてもよい。
　表面配線層１５０に含まれる配線１５２と、裏面配線層１４０に含まれる配線１４２とは、実装基板１２０を貫通する貫通ビア１２３にて互いに電気的に接続される。貫通ビア１２３は、例えば、実装基板１２０を貫通する貫通孔に銅（Ｃｕ）などの導電性材料を埋め込むことで設けられてもよい。
　半導体チップ１１０で生成された撮像画像のデータは、まず、チップ接続部１１２、接続配線層１３１、及び基板接続部１２２を介して、実装基板１２０の表面配線層１５０に含まれる配線１５２に伝送される。その後、撮像画像のデータは、貫通ビア１２３を介して、実装基板１２０の裏面配線層１４０に含まれる配線１４２に伝送される。したがって、半導体パッケージ１は、半導体チップ１１０で生成された撮像画像のデータを、実装基板１２０の半導体チップ１１０が載置された主面と反対側の面から出力することができる。
　シールガラス１３０は、半導体チップ１１０に入射する光を透過させつつ、半導体チップ１１０を外部環境から保護するために設けられる。具体的には、シールガラス１３０は、半導体チップ１１０及び実装基板１２０と対向して設けられ、チップ接続部１１２にて半導体チップ１１０と接続されると共に、基板接続部１２２にて実装基板１２０と接続される。シールガラス１３０は、光透過率、光屈折率、及び低アルファ線放出性などの諸特性が所望の条件を満たすガラス基板で構成されてもよい。例えば、シールガラス１３０は、液晶ディスプレイなどに用いられる透明なガラス基板で構成されてもよい。これによれば、シールガラス１３０は、半導体チップ１１０の画素領域１１１に外部の光をより効率的に入射させることができる。
　シールガラス１３０の半導体チップ１１０及び実装基板１２０と対向する第１面Ｓ１には、接続配線層１３１が設けられる。接続配線層１３１は、チップ接続部１１２及び基板接続部１２２を介して、半導体チップ１１０で生成された撮像画像のデータを実装基板１２０に伝送することができる。接続配線層１３１は、例えば、銅（Ｃｕ）などの導電材料で構成されてもよい。
　なお、接続配線層１３１は、シールガラス１３０と接するように設けられてもよく、シールガラス１３０と接しないように設けられてもよい。接続配線層１３１とシールガラス１３０とが接しない場合、接続配線層１３１は、後述する第１面遮光膜１３２を介して、シールガラス１３０の第１面Ｓ１に設けられてもよい。
　チップ接続部１１２は、シールガラス１３０と半導体チップ１１０とを物理的に接続すると共に、シールガラス１３０に設けられた接続配線層１３１と半導体チップ１１０とを電気的に接続する。チップ接続部１１２は、例えば、半導体チップ１１０に設けられたＡｕスタッドバンプと、接続配線層１３１に設けられた電極パッドと、Ａｕスタッドバンプ及び電極パッドを接続するはんだボールとで構成されてもよい。
　基板接続部１２２は、シールガラス１３０と実装基板１２０とを物理的に接続すると共に、シールガラス１３０に設けられた接続配線層１３１と実装基板１２０（より具体的には、表面配線層１５０の配線１５２）とを電気的に接続する。基板接続部１２２は、例えば、実装基板１２０に設けられたはんだめっきバンプと、接続配線層１３１に設けられた電極パッドと、はんだめっきバンプ及び電極パッドを接続するはんだボールとで構成されてもよい。
　チップ接続部１１２及び基板接続部１２２は、Ａｕ－Ａｕ接続、はんだ－はんだ接続、Ａｕ－はんだ接続、又はＮＣＦ／ＮＣＰ接続などの種々の方式の接続で構成されてもよい。ただし、チップ接続部１１２及び基板接続部１２２は、製造工程のプロセスマージンをより大きくするためには、はんだを含む接続で構成されてもよい。これによれば、チップ接続部１１２及び基板接続部１２２は、半導体チップ１１０及び実装基板１２０の面位置に公差が存在する場合でも、より柔軟に、シールガラス１３０と、半導体チップ１１０及び実装基板１２０とを接続することが可能である。また、チップ接続部１１２及び基板接続部１２２は、互いに隣接するチップ接続部１１２同士、又は互いに隣接する基板接続部１２２同士のピッチをより縮小するためには、接続配線層１３１にはんだめっきバンプが形成される接続で構成されてもよい。
　ここで、図２を参照して、基板接続部１２２及びチップ接続部１１２の平面配置について説明する。図２は、基板接続部１２２及びチップ接続部１１２の平面配置を示す平面図である。
　図２に示すように、チップ接続部１１２は、半導体チップ１１０の外周領域に設けられてもよい。具体的には、半導体チップ１１０の略中央には、複数の画素がマトリクス状に配置された画素領域１１１が設けられ、画素領域１１１を囲むように半導体チップ１１０の外周領域にチップ接続部１１２が設けられてもよい。一方、基板接続部１２２は、チップ接続部１１２と対向するように、実装基板１２０の半導体チップ１１０を囲む領域に設けられてもよい。これによれば、接続配線層１３１は、直線状の最短経路にてチップ接続部１１２及び基板接続部１２２を電気的に接続することができる。
　なお、互いに隣接するチップ接続部１１２同士、又は互いに隣接する基板接続部１２２同士のピッチは、同じであってもよく、互いに異なっていてもよい。また、接続配線層１３１の配線幅は、同じであってもよく、接続配線層１３１が設けられた場所に応じて異なっていてもよい。
　シールガラス１３０には、さらに、第１面遮光膜１３２、及び第２面遮光膜１３３が設けられてもよい。
　第１面遮光膜１３２は、例えば、シールガラス１３０の半導体チップ１１０及び実装基板１２０と対向する第１面Ｓ１に設けられる。第１面遮光膜１３２は、半導体チップ１１０の画素領域１１１と重畳しない領域に設けられ、画素領域１１１以外の領域に入射する光を遮蔽することで、迷光の発生を抑制することができる。第１面遮光膜１３２は、例えば、黒色顔料等を含有した樹脂（例えば、黒色ソルダーレジストなど）で構成されてもよい。
　なお、第１面遮光膜１３２は、接続配線層１３１とシールガラス１３０との間に設けられてもよく、接続配線層１３１を内包するように設けられてもよい。第１面遮光膜１３２が接続配線層１３１を内包する場合、第１面遮光膜１３２には、チップ接続部１１２及び基板接続部１２２と接続配線層１３１との接続のために、接続配線層１３１を露出させる開口が設けられる。
　第２面遮光膜１３３は、例えば、シールガラス１３０の第１面Ｓ１と反対側の第２面Ｓ２に設けられる。第２面遮光膜１３３は、半導体チップ１１０の画素領域１１１と重畳しない領域に設けられ、画素領域１１１以外の領域に入射する光を遮蔽することで、迷光の発生を抑制することができる。第２面遮光膜１３３は、光の入射面である第２面Ｓ２に設けられるため、第１面遮光膜１３２よりも効率的に迷光の発生を抑制することができる。第２面遮光膜１３３は、例えば、黒色顔料等を含有した樹脂（例えば、黒色ソルダーレジストなど）で構成されてもよい。
　第１面遮光膜１３２及び第２面遮光膜１３３は、互いに同一の領域に設けられてもよく、互いに異なる領域に設けられてもよい。
　封止部１６０は、基板接続部１２２が設けられた領域に、基板接続部１２２を包含するように設けられる。封止部１６０は、シールガラス１３０と実装基板１２０とをそれぞれの外周領域にて互いに接着することで、シールガラス１３０及び実装基板１２０で構成された内部空間を封止する。封止部１６０は、例えば、エポキシ系樹脂などの有機樹脂で構成されてもよい。また、封止部１６０を構成する有機樹脂は、充填剤（フィラー）又は添加剤等を含んでもよい。
　封止部１６０は、実装基板１２０の表面配線層１５０と、シールガラス１３０とで挟まれた空間に設けられてもよい。具体的には、封止部１６０は、表面配線層１５０とシールガラス１３０とで挟まれた空間にエポキシ系樹脂などの有機樹脂が充填されることで構成されてもよい。このような場合、封止部１６０は、充填された有機樹脂を表面配線層１５０とシールガラス１３０とで挟まれた空間に表面張力によって留めることができる。したがって、封止部１６０は、表面配線層１５０から離隔された半導体チップ１１０と、充填された有機樹脂とが接触しないように構成され得る。これによれば、封止部１６０は、有機樹脂の硬化時に生じる収縮応力が半導体チップ１１０に作用することを防止することができるため、封止部１６０に起因して半導体チップ１１０に反りが発生することを防止することができる。
　以上にて説明した本実施形態に係る半導体パッケージ１では、半導体チップ１１０、実装基板１２０、及びシールガラス１３０は、熱膨張係数が略同じとなるように構成される。これによれば、本実施形態に係る半導体パッケージ１は、温度サイクルを行った際に半導体チップ１１０、実装基板１２０、及びシールガラス１３０の各々の間で生じる歪をより小さくすることができる。
　ここで、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の各々の間で生じる歪は、基板接続部１２２及びチップ接続部１１２にクラック等を発生させ、接続信頼性を低下させる要因となる。そこで、一般的には、基板接続部１２２及びチップ接続部１１２のサイズを大きくし、サイズに対する歪量の比率を低下させることで、基板接続部１２２及びチップ接続部１１２の接続信頼性を維持することが行われている。しかしながら、特に、基板接続部１２２のサイズを大きくすることは、基板接続部１２２が設けられる実装基板１２０の外周領域を拡大させることになるため、半導体パッケージ１のサイズを拡大させてしまう。
　本実施形態に係る半導体パッケージ１では、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の各々の間で生じる歪を小さくすることができるため、より小さなサイズの基板接続部１２２でも接続信頼性を維持することが可能である。これによれば、半導体パッケージ１は、基板接続部１２２が設けられる実装基板１２０の外周領域を縮小することができるため、パッケージのサイズをより縮小することが可能である。また、本実施形態に係る半導体パッケージ１では、基板接続部１２２のサイズがより小さくなることで、基板接続部１２２の寄生容量をより小さくすると共に、接続配線層１３１と表面配線層１５０に含まれる配線１５２との間のインピーダンス不整合を抑制することも可能である。
　また、本実施形態に係る半導体パッケージ１では、基板接続部１２２が実装基板１２０に設けられる高さと、チップ接続部１１２が半導体チップ１１０に設けられる高さとは、略同じ高さであってもよい。このような場合、表面配線層１５０に含まれる配線１５２と接続配線層１３１との距離、及び半導体チップ１１０と接続配線層１３１との距離が略同じとなるため、基板接続部１２２及びチップ接続部１１２は、略同じ大きさで設けられることになる。これによれば、基板接続部１２２は、接続配線層１３１又はシールガラス１３０に対する高さ調整のために、接続信頼性を維持可能なサイズよりも過度に大きなサイズで設けられることがなくなる。したがって、半導体パッケージ１は、接続信頼性を考慮した、より適切なサイズの基板接続部１２２を備えることができるため、パッケージのサイズをより縮小することが可能である。
　さらに、本実施形態に係る半導体パッケージ１では、封止部１６０は、上述したエポキシ系樹脂などの有機樹脂に替えて、機能性樹脂にて構成されてもよい。上述したように、本実施形態に係る半導体パッケージ１では、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の熱膨張係数が略同じであるため、封止部１６０に加わる応力がより小さくなる。そのため、封止部１６０は、機械的特性よりも機能性を重視した樹脂にて構成されてもよい。
　例えば、封止部１６０は、遮光性を有する樹脂にて構成されてもよい。遮光性を有する樹脂としては、黒色顔料などを混合した有機樹脂などを例示することができる。このような場合、封止部１６０は、シールガラス１３０の側面まで覆うように設けられることで、シールガラス１３０の側面から半導体パッケージ１に外部の光が侵入することを防止することができる。したがって、封止部１６０は、半導体パッケージ１の側面からの迷光をより確実に防止することができるため、半導体チップ１１０にて生成される撮像画像にてフレア又はゴーストの発生を抑制することができる。
　また、例えば、封止部１６０は、通気性を有する樹脂にて構成されてもよい。通気性を有する樹脂としては、発泡性樹脂などの多孔質な（ポーラスな）有機樹脂を例示することができる。このような場合、封止部１６０は、シールガラス１３０及び実装基板１２０で構成された内部空間に外部から塵埃又は水分が侵入することを防止しつつ、空気等が通過することを許容することができる。これによれば、封止部１６０は、例えば、外部と空気を出入りさせることで、温度又は外気圧の変化時にシールガラス１３０及び実装基板１２０で構成された内部空間の空気が膨張又は収縮したり、結露が発生したりすることを防止することができる。したがって、封止部１６０は、温湿度変化に対する半導体パッケージ１の信頼性を向上させることが可能である。
　なお、本実施形態に係る半導体パッケージ１では、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の各々の熱膨張係数は、完全に同じでなくともよく、略同じ（すなわち、ある程度の許容差を有して同じ）であればよい。
　例えば、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の熱膨張係数の各々は、±５ｐｐｍ／Ｋ以内の許容差を有して略同じであってもよい。より好ましくは、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の熱膨張係数の各々は、±２ｐｐｍ／Ｋ以内の許容差を有して略同じであってもよい。
　具体的には、半導体チップ１１０がシリコン（Ｓｉ）を母材として構成される場合、実装基板１２０は、Ｓｉに対して熱膨張係数が±５ｐｐｍ／Ｋ以内であるガラスコア基板で構成されてもよい。また、シールガラス１３０は、Ｓｉに対して熱膨張係数が±５ｐｐｍ／Ｋ以内となるガラス基材であってもよい。なお、実装基板１２０にコア材として含まれるガラスと、シールガラス１３０を構成するガラスとは、互いに同じガラスであってもよく、互いに異なるガラスであってもよい。
　半導体チップ１１０、実装基板１２０、及びシールガラス１３０の各々の熱膨張係数における許容差は、半導体チップ１１０及び実装基板１２０のサイズ、半導体チップ１１０及び実装基板１２０の反り許容度、基板接続部１２２及びチップ接続部１１２のサイズ、半導体パッケージ１の使用時の温度保証範囲、並びに半導体パッケージ１に要求される性能又は信頼性の程度などによって変わり得る。したがって、上記の±５ｐｐｍ／Ｋ以内又は±２ｐｐｍ／Ｋ以内の許容差は、あくまで一例であり、本開示に係る技術を限定するものではない。
　＜２．半導体パッケージの製造方法＞
　次に、図３Ａ～図６Ｃを参照して、本実施形態に係る半導体パッケージ１の製造方法について説明する。
　（２．１．シールガラス）
　まず、図３Ａ～図３Ｅを参照して、半導体パッケージ１を構成するシールガラス１３０の製造方法について説明する。図３Ａ～図３Ｅは、シールガラス１３０の製造方法の各工程を説明する縦断面図である。
　図３Ａに示すように、まず、シールガラス１３０の母材となるガラス基材１３０Ａが準備される。ガラス基材１３０Ａは、光透過率、光屈折率、及び低アルファ線放出性などの諸特性がシールガラス１３０として所望の条件を満たすと共に、半導体チップ１１０と略同じ熱膨張係数を有するガラス材料で構成される。例えば、ガラス基材１３０Ａは、半導体チップ１１０の母材であるＳｉに対して、±５ｐｐｍ／Ｋ以内、好ましくは±２ｐｐｍ／Ｋ以内の熱膨張係数を有するガラス材料で構成されてもよい。
　また、ガラス基材１３０Ａの片面又は両面には、反射防止機能又は波長選択機能を有する誘電体多層膜が形成されてもよい。これによれば、シールガラス１３０は、入射光の反射を抑制したり、又は所定の波長帯域の入射光を選択的に吸収又は反射したりすることができるため、外部からの光をより効率的に半導体チップ１１０に入射させることができるようになる。
　次に、図３Ｂに示すように、ガラス基材１３０Ａの上に接続配線層１３１が形成される。接続配線層１３１は、例えば、めっき、スパッタ、又は印刷等の種々の方法を用いて、電気抵抗率の低い銅（Ｃｕ）にて形成されてもよい。
　接続配線層１３１は、ガラス基材１３０Ａの上に直接形成されてもよく、配線形成領域にあらかじめ設けられた第１面遮光膜１３２を介してガラス基材１３０Ａの上に形成されてもよい。これによれば、第１面遮光膜１３２は、接続配線層１３１とガラス基材１３０Ａとの間に設けられることで、密着性をより向上させたり、熱膨張によって生じる応力を緩和したりすることが可能である。
　続いて、図３Ｃに示すように、ガラス基材１３０Ａの接続配線層１３１が形成された第１面Ｓ１に接続配線層１３１を覆うように第１面遮光膜１３２が形成され、第１面Ｓ１と反対側の第２面Ｓ２に第２面遮光膜１３３が形成される。第１面遮光膜１３２及び第２面遮光膜１３３は、例えば、印刷又はリソグラフィ等の種々の方法を用いて、遮光性、低反射性、絶縁性、及び低脱ガス特性を有する黒色ソルダーレジストにて形成されてもよい。
　また、第１面遮光膜１３２及び第２面遮光膜１３３には、半導体チップ１１０の画素領域１１１と重畳する領域に開口が設けられてもよい。また、第１面遮光膜１３２には、後段でガラス側接点１１２Ａ及びガラス側接点１２２Ａが形成される領域に開口が設けられ、該開口によって接続配線層１３１が露出される。
　次に、図３Ｄに示すように、接続配線層１３１を露出させるように第１面遮光膜１３２に設けられた開口にガラス側接点１１２Ａ及びガラス側接点１２２Ａが形成される。ガラス側接点１１２Ａは、チップ接続部１１２の一部を構成するバンプであり、ガラス側接点１２２Ａは、基板接続部１２２の一部を構成するバンプである。ガラス側接点１１２Ａ及びガラス側接点１２２Ａは、例えば、はんだめっきバンプであってもよい。
　その後、図３Ｅに示すように、ガラス基材１３０Ａを半導体パッケージ１のサイズに応じた各個片に切断することで、シールガラス１３０が形成される。ガラス基材１３０Ａの切断には、ブレードダイシング、レーザーダイシング、又はホイールスクライブ＆ブレイク等の種々の方法を用いることが可能である。
　（２．２．半導体チップ）
　続いて、図４Ａ及び図４Ｂを参照して、半導体パッケージ１を構成する半導体チップ１１０の製造方法について説明する。図４Ａ及び図４Ｂは、半導体チップ１１０の製造方法の各工程を説明する縦断面図である。
　図４Ａに示すように、半導体チップ１１０として、画素領域１１１を有するイメージセンサチップが準備される。半導体チップ１１０の電極パッドには、図４Ｂに示すように、チップ側接点１１２Ｂが形成される。チップ側接点１１２Ｂは、Ａｕ－はんだ接続用のＡｕスタッドバンプであってもよい。
　（２．３．実装基板）
　次に、図５Ａ及び図５Ｂを参照して、半導体パッケージ１を構成する実装基板１２０の製造方法について説明する。図５Ａ及び図５Ｂは、実装基板１２０の製造方法の各工程を説明する縦断面図である。
　図５Ａに示すように、ガラスをコア材とする実装基板１２０が準備される。実装基板１２０は、半導体チップ１１０と略同じ熱膨張係数を有するガラスをコア材とする基板であってもよい。実装基板１２０の半導体チップ１１０が載置される主面には、外周領域に表面配線層１５０が設けられる。また、実装基板１２０の半導体チップ１１０が載置される主面と反対側の面には、全面に裏面配線層１４０が設けられる。また、表面配線層１５０の配線１５２と、裏面配線層１４０の配線１４２とは、実装基板１２０を貫通する貫通ビア１２３にて電気的に接続される。表面配線層１５０の配線１５２には、図５Ｂに示すように、基板側接点１２２Ｂが形成される。基板側接点１２２Ｂは、はんだ－はんだ接続用のはんだめっきバンプであってもよい。
　（２．４．半導体パッケージ）
　さらに、図６Ａ～図６Ｃを参照して、半導体パッケージ１の製造方法について説明する。図６Ａ～図６Ｃは、半導体パッケージ１の製造方法の各工程を説明する縦断面図である。
　図６Ａに示すように、図５Ｂに示す工程で製造された実装基板１２０の上に、図４Ｂに示す工程で製造された半導体チップ１１０が実装される。具体的には、半導体チップ１１０は、実装基板１２０の上にダイボンド材を塗布することで形成されたダイボンド層１１３によって、実装基板１２０の上に固定されてもよい。または、半導体チップ１１０は、ダイボンド層１１３としてチップ裏面に貼り付けられたＤＡＦ（Ｄｉｅ　Ａｔｔａｃｈｅｄ　Ｆｉｌｍ）によって、実装基板１２０の上に固定されてもよい。
　なお、図６Ａに示す半導体チップ１１０及び実装基板１２０では、半導体チップ１１０に形成されたチップ側接点１１２Ｂと、表面配線層１５０に形成された基板側接点１２２Ｂとは、略同じ高さに設けられてもよい。これによれば、半導体パッケージ１は、半導体チップ１１０及び実装基板１２０と、シールガラス１３０とをより効率的に接合することが可能である。
　次に、図６Ｂに示すように、チップ側接点１１２Ｂ及び基板側接点１２２Ｂと、ガラス側接点１１２Ａ及びガラス側接点１２２Ａとが対向するように、図３Ｅに示す工程で製造されたシールガラス１３０が半導体チップ１１０及び実装基板１２０に接合される。これにより、半導体チップ１１０に形成されたチップ側接点１１２Ｂと、シールガラス１３０に形成されたガラス側接点１１２Ａとが接合されることで、チップ接続部１１２が形成される。同様に、表面配線層１５０に形成された基板側接点１２２Ｂと、シールガラス１３０に形成されたガラス側接点１２２Ａとが接合されることで、基板接続部１２２が形成される。チップ側接点１１２Ｂとガラス側接点１１２Ａとの接合、及び基板側接点１２２Ｂとガラス側接点１２２Ａとの接合は、例えば、フリップチップボンダによるローカルリフローにて行われてもよい。
　その後、図６Ｃに示すように、実装基板１２０の表面配線層１５０と、シールガラス１３０とで挟まれた空間にエポキシ系樹脂などの有機樹脂を塗布することで、封止部１６０が形成される。封止部１６０は、実装基板１２０及びシールガラス１３０の間に形成された空間の内部に半導体チップ１１０を封止することで、半導体チップ１１０を外部環境から保護することができる。
　封止部１６０は、例えば、ディスペンサによって、表面配線層１５０とシールガラス１３０との間に有機樹脂を塗布することで形成されてもよい。このとき、実装基板１２０と半導体チップ１１０とは互いに離隔されているため、表面配線層１５０とシールガラス１３０との間に塗布された有機樹脂は、表面張力によって表面配線層１５０とシールガラス１３０との間に留まり、半導体チップ１１０に到達しない。これにより、封止部１６０は、半導体チップ１１０に有機樹脂が付着することで半導体チップ１１０が反ることを防止することができる。
　以上の工程により、本実施形態に係る半導体パッケージ１を製造することができる。
　＜３．変形例＞
　（３．１．基板接続部の変形例）
　続いて、図７Ａ～図７Ｄを参照して、本実施形態に係る半導体パッケージ１の第１の変形例について説明する。図７Ａ～図７Ｄは、第１の変形例に係る半導体パッケージ１の基板接続部１２２近傍を抽出して示す縦断面図である。
　上述した半導体パッケージ１では、基板接続部１２２の基板側接点１２２Ｂと、チップ接続部１１２のチップ側接点１１２Ｂとは、略同じ高さに設けられ得る。例えば、基板接続部１２２の基板側接点１２２Ｂの高さと、チップ接続部１１２のチップ側接点１１２Ｂの高さとは、表面配線層１５０の厚み、又は半導体チップ１１０の厚みを調整することで、略同じ高さとすることが可能である。
　第１の変形例に係る半導体パッケージ１は、上記とは別に、基板接続部１２２の基板側接点１２２Ｂの構成を変更することで、基板接続部１２２の基板側接点１２２Ｂの高さを調整する変形例である。これによれば、第１の変形例に係る半導体パッケージ１は、表面配線層１５０を実装基板１２０の全面に亘って形成することができるため、表面配線層１５０に含まれる配線１５２のレイアウトの制約を削減することが可能である。
　図７Ａに示すように、基板側接点１２２Ｂは、表面配線層１５０の上に円柱状に形成されたピラー部１２２２と、ピラー部１２２２の上面に形成されたはんだ部１２２１とで構成されてもよい。ピラー部１２２２は、例えば、表面配線層１５０の上にシード層を形成した後、ピラー部１２２２を形成する領域を開口させたレジストを塗布し、電解めっきを用いてレジストの開口内に銅（Ｃｕ）などを成長させることで形成され得る。基板側接点１２２Ｂは、ピラー部１２２２及びはんだ部１２２１を介して、表面配線層１５０に含まれる配線１５２の電気的な接点を形成することができる。図７Ａに示す例によれば、半導体パッケージ１は、ピラー部１２２２の高さを調整することで、基板側接点１２２Ｂの高さを調整することが可能である。
　図７Ｂに示すように、基板側接点１２２Ｂは、表面配線層１５０の上に設けられたプリント基板部１２２４と、プリント基板部１２２４を貫通する開口部１２２５と、開口部１２２５の内壁に設けられためっき部１２２３と、めっき部１２２３の上に形成されたはんだ部１２２１とで構成されてもよい。プリント基板部１２２４は、実装基板１２０の外周領域の一辺に対応する大きさで設けられ、開口部１２２５及びめっき部１２２３からなるスルーホールが形成された部材である。プリント基板部１２２４は、表面配線層１５０の上に表面実装部品と同様の手法で搭載される。これによれば、基板側接点１２２Ｂは、めっき部１２２３及びはんだ部１２２１を介して、表面配線層１５０に含まれる配線１５２の電気的な接点を形成することができる。図７Ｂに示す例によれば、半導体パッケージ１は、プリント基板部１２２４の厚みを調整することで、基板側接点１２２Ｂの高さを調整することが可能である。
　図７Ｃに示すように、基板側接点１２２Ｂは、表面配線層１５０の上に設けられたモールド部１２２６と、モールド部１２２６を貫通して設けられたビア部１２２７と、ビア部１２２７の上面に形成されたはんだ部１２２１とで構成されてもよい。モールド部１２２６は、実装基板１２０の外周領域に対応するように表面配線層１５０の上に設けられた絶縁性の部材である。ビア部１２２７は、モールド部１２２６にレーザ等を用いて形成された開口に銅（Ｃｕ）又ははんだなどの種々の導電性材料を種々の手法で埋め込むことで形成される。これによれば、基板側接点１２２Ｂは、ビア部１２２７及びはんだ部１２２１を介して、表面配線層１５０に含まれる配線１５２の電気的な接点を形成することができる。図７Ｃに示す例によれば、半導体パッケージ１は、モールド部１２２６及びビア部１２２７の高さを調整することで、基板側接点１２２Ｂの高さを調整することが可能である。
　図７Ｄに示すように、基板側接点１２２Ｂは、表面配線層１５０の上に設けられたはんだ部１２２１で構成されてもよい。一方で、実装基板１２０の略中央の半導体チップ１１０が載置される領域は、実装基板１２０の面位置を後退させた凹構造１２０Ａとなっていてもよい。実装基板１２０の凹構造１２０Ａは、例えば、凹構造１２０Ａが形成される領域以外をレジスト等で保護した後、実装基板１２０に対してフッ化水素酸（ＨＦ）を主とする薬液を用いたウェットエッチングを行うことで形成され得る。図７Ｄに示す例によれば、半導体パッケージ１は、実装基板１２０に形成された凹構造１２０Ａの深さを調整することで、半導体チップ１１０に設けられるチップ側接点１１２Ｂの高さと、基板側接点１２２Ｂの高さとの差を調整することが可能である。
　（３．２．シールガラスの変形例）
　次に、図８Ａ～図８Ｃを参照して、本実施形態に係る半導体パッケージ１の第２の変形例について説明する。図８Ａ及び図８Ｂは、第２の変形例に係る半導体パッケージ１の接続配線層１３１近傍を抽出して示す縦断面図である。図８Ｃは、第２の変形例に係る半導体パッケージ１における基板接続部１２２及びチップ接続部１１２の平面配置を示す平面図である。第２の変形例に係る半導体パッケージ１は、シールガラス１３０の第１面Ｓ１側の構成の変形例である。
　図８Ａに示すように、接続配線層１３１は、シールガラス１３０の第１面Ｓ１に、シールガラス１３０と接して設けられてもよい。接続配線層１３１とシールガラス１３０との密着信頼性が十分である場合、接続配線層１３１は、シールガラス１３０の上に直接形成されることで、製造工程をより簡略化することが可能であると共に、製造コストをより低減することが可能である。
　図８Ｂに示すように、接続配線層１３１は、シールガラス１３０の第１面Ｓ１に、応力緩和層１３５を介して設けられてもよい。応力緩和層１３５は、熱膨張によって接続配線層１３１とシールガラス１３０との間で生じる応力を緩和したり、接続配線層１３１とシールガラス１３０との密着性を向上させたりするために設けられる層である。応力緩和層１３５は、例えば、エポキシ系樹脂などのヤング率の低い有機樹脂で構成されてもよい。また、応力緩和層１３５は、接続配線層１３１の熱膨張係数と、シールガラス１３０の熱膨張係数との中間の熱膨張係数を有する材料で構成されてもよい。
　応力緩和層１３５は、特に、接続配線層１３１の電気抵抗を低下させるために接続配線層１３１をより厚く設けたり、シールガラス１３０の熱膨張係数との差が大きい熱膨張係数を有する材料で接続配線層１３１を設けたりする場合に好適に設けられる。このような場合であっても、応力緩和層１３５は、接続配線層１３１とシールガラス１３０との密着信頼性を維持することが可能である。
　なお、応力緩和層１３５は、黒色顔料などが混合された有機樹脂で構成されてもよい。このような場合、応力緩和層１３５は、遮光性を有するように設けられるため、接続配線層１３１の裏面での反射を防止することができる。このような場合、応力緩和層１３５は、さらに、半導体チップ１１０に入射する迷光を抑制することも可能である。
　また、応力緩和層１３５が遮光性を有するように設けられる場合、半導体パッケージ１は、応力緩和層１３５に第１面遮光膜１３２及び第２面遮光膜１３３の機能を奏させることも可能である。これによれば、半導体パッケージ１は、第１面遮光膜１３２及び第２面遮光膜１３３を省略することができるため、製造工程をより簡略化することが可能であると共に、製造コストをより低減することが可能である。
　図８Ｃに示すように、シールガラス１３０の第１面Ｓ１には、さらに、接続配線層１３１と互いに離隔する金属膜１３７が設けられてもよい。具体的には、金属膜１３７は、半導体チップ１１０の画素領域１１１と重畳しない領域に、接続配線層１３１と互いに離隔して設けられてもよい。金属膜１３７は、例えば、接続配線層１３１と同様に、銅（Ｃｕ）などで設けられ、半導体チップ１１０の画素領域１１１と重畳しない領域に入射する光を遮蔽する。
　このような場合、半導体パッケージ１は、半導体チップ１１０の画素領域１１１と重畳しない領域のシールガラス１３０の遮光性をより向上させることができるため、半導体チップ１１０に入射する迷光をさらに抑制することができる。また、半導体パッケージ１は、金属膜１３７と、接続配線層１３１とを同一工程で形成することができるため、より低コストで半導体チップ１１０に入射する迷光を抑制することができる。
　（３．３．実装基板の変形例）
　続いて、図９を参照して、本実施形態に係る半導体パッケージ１の第３の変形例について説明する。図９は、第３の変形例に係る半導体パッケージ２の構成を示す縦断面図である。
　図９に示すように、半導体パッケージ２の実装基板１２０には、半導体チップ１１０と裏面配線層１４０に含まれる配線１４２とを電気的に直接接続する高速伝送ビア１２５がさらに設けられてもよい。
　具体的には、高速伝送ビア１２５は、導電性材料で設けられ、半導体チップ１１０が載置された領域の直下に実装基板１２０を貫通して設けられる。一方、半導体チップ１１０には、光の入射面と反対側の裏面に信号等を取り出す接続パッド１１５が設けられる。高速伝送ビア１２５は、接続パッド１１５と、裏面配線層１４０の配線１４２とを直線状に接続することで、半導体チップ１１０と、裏面配線層１４０の配線１４２とをより短距離かつ反射が少ない経路で電気的に接続することができる。これによれば、高速伝送ビア１２５は、半導体チップ１１０からの信号を半導体パッケージ２の外部に、より高速に伝送することが可能である。
　＜４．まとめ＞
　以上にて説明したように、本実施形態に係る半導体パッケージ１は、半導体チップ１１０、実装基板１２０、及びシールガラス１３０の熱膨張係数が略同じであるため、温度サイクルを行った際に各々の間に生じる歪をより小さくすることができる。したがって、半導体パッケージ１は、基板接続部１２２のサイズをより小さくすることができるため、基板接続部１２２が設けられる実装基板１２０の外周領域を縮小し、パッケージのサイズをより縮小することが可能である。加えて、半導体パッケージ１は、基板接続部１２２のサイズをより小さくすることで、基板接続部１２２の寄生容量をより小さくすると共に、接続配線層１３１と表面配線層１５０に含まれる配線１５２との間のインピーダンス不整合を抑制することも可能である。
　また、本実施形態に係る半導体パッケージ１は、シールガラス１３０に設けられた接続配線層１３１によって、多数のチップ接続部１１２と基板接続部１２２とを一括で電気的に接続することが可能である。したがって、半導体パッケージ１は、製造コストを低減することが可能である。加えて、半導体パッケージ１は、シールガラス１３０に設けられた接続配線層１３１の太さ等を制御することで、複数の異なる太さの接続配線層１３１を混在させつつ、多数のチップ接続部１１２と基板接続部１２２とを一括で電気的に接続することが可能である。
　さらに、本実施形態に係る半導体パッケージ１は、実装基板１２０の上に半導体チップ１１０が全面で実装されるため、複数の接点で実装される場合と比較して、半導体チップ１１０の反りを抑制することが可能である。また、半導体パッケージ１は、封止部１６０が半導体チップ１１０と接触しないように設けることができるため、封止部１６０の硬化時に生じる収縮応力によって半導体チップ１１０に反りが発生することを防止することができる。したがって、半導体パッケージ１は、より高精細な画素ピッチのイメージセンサチップを半導体チップ１１０として用いた場合でも撮像画像の歪を抑制することが可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　実装基板と、
　前記実装基板よりも面積が小さく、前記実装基板の主面に載置された半導体チップと、
　前記半導体チップ及び前記実装基板と対向し、基板接続部で前記実装基板と接続されると共に、チップ接続部で前記半導体チップと接続されるシールガラスと、
　前記シールガラスの前記実装基板及び前記半導体チップと対向する第１面に設けられ、前記基板接続部及び前記チップ接続部を介して、前記実装基板と前記半導体チップとを電気的に接続する接続配線層と、
を備え、
　前記実装基板、前記半導体チップ、及び前記シールガラスの熱膨張係数は、略同じである、半導体パッケージ。
（２）
　前記チップ接続部は、前記半導体チップの外周領域に設けられ、
　前記基板接続部は、前記実装基板の前記半導体チップを囲む領域に設けられる、上記（１）に記載の半導体パッケージ。
（３）
　前記基板接続部が前記実装基板に設けられた高さと、前記チップ接続部が前記半導体チップに設けられた高さとは、略同じ高さである、上記（１）又は（２）に記載の半導体パッケージ。
（４）
　前記基板接続部又は前記チップ接続部の少なくともいずれか１つ以上は、はんだを含む、上記（１）～（３）のいずれか一項に記載の半導体パッケージ。
（５）
　前記半導体チップは、イメージセンサチップを含む、上記（１）～（４）のいずれか一項に記載の半導体パッケージ。
（６）
　前記シールガラスの前記第１面には、前記イメージセンサチップの画素領域と重畳しない領域に金属膜が設けられる、上記（５）に記載の半導体パッケージ。
（７）
　前記金属膜は、前記接続配線層と互いに離隔されて設けられる、上記（６）に記載の半導体パッケージ。
（８）
　前記シールガラスの前記第１面と反対側の第２面には、前記イメージセンサチップの画素領域と重畳しない領域に遮光膜が設けられる、上記（５）～（７）のいずれか一項に記載の半導体パッケージ。
（９）
　前記接続配線層は、前記シールガラスの前記第１面に、有機樹脂を含む応力緩和層を介して設けられる、上記（１）～（８）のいずれか一項に記載の半導体パッケージ。
（１０）
　前記応力緩和層は、遮光性を有する、上記（９）に記載の半導体パッケージ。
（１１）
　前記実装基板の前記半導体チップが載置された前記主面と反対側の面に設けられた裏面配線層と、
　前記基板接続部が設けられた領域の前記実装基板を貫通して設けられ、前記裏面配線層と前記基板接続部とを電気的に接続する貫通ビアと、
をさらに備える、上記（１）～（１０）のいずれか一項に記載の半導体パッケージ。
（１２）
　前記半導体チップが載置された領域の前記実装基板を貫通して設けられ、前記裏面配線層と前記半導体チップとを電気的に直接接続する高速伝送ビアをさらに備える、上記（１１）に記載の半導体パッケージ。
（１３）
　前記実装基板は、ガラスコアを含む、上記（１）～（１２）のいずれか一項に記載の半導体パッケージ。
（１４）
　前記実装基板及び前記シールガラスは、前記実装基板及び前記シールガラスの外周領域に設けられた封止部にて互いに接着されることで内部を封止される、上記（１）～（１３）のいずれか一項に記載の半導体パッケージ。
（１５）
　前記封止部は、前記基板接続部を包含して設けられる、上記（１４）に記載の半導体パッケージ。
（１６）
　前記封止部は、遮光性又は通気性を有する機能性樹脂を含む、上記（１４）又は（１５）に記載の半導体パッケージ。
　１，２　　　半導体パッケージ
　１１０　　　半導体チップ
　１１１　　　画素領域
　１１２　　　チップ接続部
　１１２Ａ　　ガラス側接点
　１１２Ｂ　　チップ側接点
　１１３　　　ダイボンド層
　１１５　　　接続パッド
　１２０　　　実装基板
　１２２　　　基板接続部
　１２２Ａ　　ガラス側接点
　１２２Ｂ　　基板側接点
　１２３　　　貫通ビア
　１２５　　　高速伝送ビア
　１３０　　　シールガラス
　１３１　　　接続配線層
　１３２　　　第１面遮光膜
　１３３　　　第２面遮光膜
　１３５　　　応力緩和層
　１３７　　　金属膜
　１４０　　　裏面配線層
　１５０　　　表面配線層
　１６０　　　封止部

Claims (16)

  1. 　実装基板と、
    　前記実装基板よりも面積が小さく、前記実装基板の主面に載置された半導体チップと、
    　前記半導体チップ及び前記実装基板と対向し、基板接続部で前記実装基板と接続されると共に、チップ接続部で前記半導体チップと接続されるシールガラスと、
    　前記シールガラスの前記実装基板及び前記半導体チップと対向する第１面に設けられ、前記基板接続部及び前記チップ接続部を介して、前記実装基板と前記半導体チップとを電気的に接続する接続配線層と、
    を備え、
    　前記実装基板、前記半導体チップ、及び前記シールガラスの熱膨張係数は、略同じである、半導体パッケージ。
  2. 　前記チップ接続部は、前記半導体チップの外周領域に設けられ、
    　前記基板接続部は、前記実装基板の前記半導体チップを囲む領域に設けられる、請求項１に記載の半導体パッケージ。
  3. 　前記基板接続部が前記実装基板に設けられた高さと、前記チップ接続部が前記半導体チップに設けられた高さとは、略同じ高さである、請求項１に記載の半導体パッケージ。
  4. 　前記基板接続部又は前記チップ接続部の少なくともいずれか１つ以上は、はんだを含む、請求項１に記載の半導体パッケージ。
  5. 　前記半導体チップは、イメージセンサチップを含む、請求項１に記載の半導体パッケージ。
  6. 　前記シールガラスの前記第１面には、前記イメージセンサチップの画素領域と重畳しない領域に金属膜が設けられる、請求項５に記載の半導体パッケージ。
  7. 　前記金属膜は、前記接続配線層と互いに離隔されて設けられる、請求項６に記載の半導体パッケージ。
  8. 　前記シールガラスの前記第１面と反対側の第２面には、前記イメージセンサチップの画素領域と重畳しない領域に遮光膜が設けられる、請求項５に記載の半導体パッケージ。
  9. 　前記接続配線層は、前記シールガラスの前記第１面に、有機樹脂を含む応力緩和層を介して設けられる、請求項１に記載の半導体パッケージ。
  10. 　前記応力緩和層は、遮光性を有する、請求項９に記載の半導体パッケージ。
  11. 　前記実装基板の前記半導体チップが載置された前記主面と反対側の面に設けられた裏面配線層と、
    　前記基板接続部が設けられた領域の前記実装基板を貫通して設けられ、前記裏面配線層と前記基板接続部とを電気的に接続する貫通ビアと、
    をさらに備える、請求項１に記載の半導体パッケージ。
  12. 　前記半導体チップが載置された領域の前記実装基板を貫通して設けられ、前記裏面配線層と前記半導体チップとを電気的に直接接続する高速伝送ビアをさらに備える、請求項１１に記載の半導体パッケージ。
  13. 　前記実装基板は、ガラスコアを含む、請求項１に記載の半導体パッケージ。
  14. 　前記実装基板及び前記シールガラスは、前記実装基板及び前記シールガラスの外周領域に設けられた封止部にて互いに接着されることで内部を封止される、請求項１に記載の半導体パッケージ。
  15. 　前記封止部は、前記基板接続部を包含して設けられる、請求項１４に記載の半導体パッケージ。
  16. 　前記封止部は、遮光性又は通気性を有する機能性樹脂を含む、請求項１４に記載の半導体パッケージ。
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