JPH05152509A - 電子回路システム装置 - Google Patents

電子回路システム装置

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JPH05152509A
JPH05152509A JP3312182A JP31218291A JPH05152509A JP H05152509 A JPH05152509 A JP H05152509A JP 3312182 A JP3312182 A JP 3312182A JP 31218291 A JP31218291 A JP 31218291A JP H05152509 A JPH05152509 A JP H05152509A
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semiconductor wafer
wiring board
semiconductor
printed wiring
mounting surface
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Yutaka Shinpo
豊 新保
Takeshi Kajimoto
毅 梶本
Mitsuteru Kobayashi
光輝 小林
Katsuyuki Sato
克之 佐藤
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Abstract

(57)【要約】 【目的】 ウエーハスケールの半導体集積回路装置２を
有する電子回路システム装置１において、小型化を図
る。 【構成】（１）電子回路システム装置１において、半導
体ウエーハ２１（ウエーハスケールの半導体集積回路装
置２）、プリント配線基板３の夫々を重ね合せ、このプ
リント配線基板３と半導体ウエーハ２１とが重複する領
域であって、プリント配線基板３に半導体ペレット３１
〜３４を実装する。（２）前記電子回路システム装置１
において、半導体ウエーハ２１の周縁の一部の領域が重
ね合わされたプリント配線基板３の周縁よりも突出さ
れ、この突出した一部の領域で前記半導体ウエーハ２
１、プリント配線基板３の夫々をワイヤ３７を通して電
気的に接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子回路システム装置
に関する。本発明は、特に、１個の半導体ウエーハの回
路搭載面に複数個の集積回路ブロックを配列する、所謂
ウエーハスケールで形成される半導体集積回路装置（Ｗ
ＳＩ：Ｗafer Ｓcale Ｉntegration）を有する電子回路
システム装置に適用して有効な技術に関する。
【０００２】
【従来の技術】パーソナルコンピュータ（ＰＣ）、ワー
クステーション（ＷＳ）等のコンピュータシステムに組
込まれる主記憶用メモリ装置はウエーハスケールで形成
される半導体記憶回路装置（ＷＳＭ:Ｗafer Ｓcale Ｍe
mory）を使用する傾向にある。ウエーハスケールで形成
される半導体記憶回路装置に関しては例えば米国特許第
４,４８４,２１５号に記載されている。ウエーハスケー
ルで形成される半導体記憶回路装置は、主記憶用メモリ
装置の主流であった磁気ディスクメモリ装置に比べて、
機械的要素を持たないので、情報書込み動作速度や情報
読出し動作速度を速くできる特徴がある。また、ウエー
ハスケールで形成される半導体記憶回路装置はコンピュ
ータシステムに組込む際の実装面積を小さくできる特徴
がある。
【０００３】ウエーハスケールで形成される半導体記憶
回路装置は、単結晶珪素で形成される半導体ウエーハの
回路搭載面に繰返し配列される基本単位となる記憶回路
ユニット（１つの半導体ペレットに相当する）が規則的
に複数配列される。この記憶回路ユニットは、磁気ディ
スクメモリ装置の磁気ディスクの１トラックに相当し、
所定の容量の情報が記憶できるメモリユニットを構成す
る。回路搭載面に前述の記憶回路ユニットに相当する記
憶回路が搭載される半導体ペレットを樹脂封止体で封止
した半導体装置（例えば、ＳＯＰ、ＺＩＰ等の組立パッ
ケージ製品）が複数個プリント配線基板（ＰＣＢ）に実
装される場合に比べて、ウエーハスケールで形成される
半導体記憶回路装置は高い実装密度が得られる。
【０００４】ウエーハスケールで形成される半導体記憶
回路装置はメモリユニットとしてプリント配線基板の一
表面上に実装される。ウエーハスケールで形成される半
導体記憶回路装置の半導体ウエーハの回路搭載面の周辺
領域には複数個の端子（ボンディングパッド）が配列さ
れる。この複数個の端子の夫々はプリント配線基板の一
表面上の対応した位置に複数個配列された端子の夫々に
夫々ワイヤを通して電気的に接続される。
【０００５】プリント配線基板は、一表面上にウエーハ
スケールで形成される半導体記憶回路装置が実装され、
その外周の領域において一表面上に複数個のメモリドラ
イバユニットが実装される。メモリドライバユニットは
回路搭載面に該当する集積回路が搭載された半導体ペレ
ットを封止体で封止した半導体装置（組立パッケージ製
品）で構成される。
【０００６】
【発明が解決しようとする課題】しかしながら、本発明
者は、前述のウエーハスケールで形成される半導体記憶
回路装置において、下記の問題点を見出した。
【０００７】（１）前記ウエーハスケールで形成される
半導体記憶回路装置は、プリント配線基板の一表面上
に、メモリユニットを構成するウエーハスケールで形成
される半導体記憶回路装置の他に、複数個のメモリドラ
イバユニットの夫々を構成する複数個の半導体装置が実
装される。このため、プリント配線基板の一表面の面積
つまり実装面積が増大し、ウエーハスケールで形成され
る半導体記憶回路装置が大型になる。
【０００８】（２）前記ウエーハスケールで形成される
半導体記憶回路装置は、プリント配線基板の一表面に配
列された端子、ウエーハスケールで形成された半導体記
憶回路装置の半導体ウエーハの回路搭載面に配列された
端子の夫々がワイヤを通して電気的に接続される。この
接続領域は前記半導体ウエーハの周縁からその外周囲に
沿って形成されるので、この接続領域に相当する分、プ
リント配線基板の実装面積が増大する。このため、ウエ
ーハスケールで形成される半導体記憶回路装置が大型に
なる。
【０００９】（３）前記問題点（１）を解決する技術と
して、ウエーハスケールで形成される半導体記憶回路装
置に、すなわち、半導体ウエーハの回路搭載面に記憶回
路ユニットの他にメモリドライバユニット等の他の集積
回路ブロックを搭載する技術が有効であると考えられ
る。現在、フォトリソグラフィ技術（露光技術）におい
て、半導体ウエーハの回路搭載面への回路ブロックの転
写は、微細加工に適した縮小投影露光装置を使用し、ス
テップ＆リピート法で行うことが主流である。等倍投影
露光装置は、半導体ウエーハのサイズ、フォトマスク
（レチクル）のサイズがほぼ同一であるので、複数回の
転写工程の各々の転写工程間においてのフォトマスク間
の合わせずれ量が大きく、微細加工に適していない。つ
まり、ウエーハスケールで形成される半導体記憶回路装
置の加工には適していない。前述の縮小投影露光装置
は、現在のところ、直径で約２０〔ｍｍ〕の範囲が有効
に縮小し転写できる領域の限界であり、この有効に転写
できる領域の範囲までしか一度に転写できないので、メ
モリユニットである記憶回路ユニット及びメモリドライ
バユニット等の他の集積回路ブロックを一度に転写でき
ない。記憶回路ユニット、他の集積回路ブロックの夫々
を個々に縮小し、夫々を結線することはフォトマスク間
の合せずれ量が大きく、製造プロセス上の歩留りを著し
く低下する。このため、半導体ウエーハの回路搭載面
は、異なる機能の複数の回路ブロックを同時に搭載する
ことが技術的に難しく、繰返しの基本単位となる記憶回
路ユニットを配列する所謂単一機能の回路ブロックの搭
載しかできない。
【００１０】本発明の目的は、以下のとおりである。
【００１１】（１）電子回路システム装置において、小
型化を図る技術を提供する。
【００１２】（２）電子回路システム装置において、機
械的強度を向上する技術を提供する。
【００１３】（３）電子回路システム装置において、多
端子化を図る技術を提供する。
【００１４】（４）電子回路システム装置において、実
装密度を向上する技術を提供する。
【００１５】（５）電子回路システム装置において、放
熱効率を向上する技術を提供する。
【００１６】（６）電子回路システム装置において、回
路動作上の信頼性を向上する技術を提供する。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１９】（１）電子回路システム装置において、回
路搭載面に繰返し配列される基本単位となる集積回路ブ
ロックが複数配列された半導体ウエーハ、絶縁性基板の
少なくとも一表面に配線層を有する配線基板の夫々を夫
々の厚さ方向が一致する状態で重ね合わせ、前記配線基
板と半導体ウエーハとが重複する領域であって、前記配
線基板の回路搭載面に前記半導体ウエーハに配列された
複数の集積回路ブロックのうちの少なくとも１つに電気
的に接続される集積回路が搭載された半導体ペレットを
実装する。
【００２０】（２）前記手段（１）に記載される電子回
路システム装置において、前記半導体ウエーハの回路搭
載面、配線基板の一表面と対向する裏面の夫々が向い合
わされた状態で半導体ウエーハ、配線基板の夫々が重ね
合わされ、この半導体ウエーハの周縁の一部の領域が重
ね合わされた配線基板の周縁よりも突出され、この突出
した一部の領域で前記半導体ウエーハの回路搭載面に配
列される端子、配線基板の一表面に配列される端子の夫
々がワイヤを通して電気的に接続される。
【００２１】（３）前記手段（２）に記載される電子回
路システム装置において、前記半導体ウエーハの回路搭
載面に配列された端子は、前記半導体ウエーハの周縁の
一部の領域と、この一部の領域から端子が配列されない
領域を介在して離隔される他部の領域とに少なくとも２
個所配置される。
【００２２】（４）前記手段（３）に記載される電子回
路システム装置において、前記半導体ウエーハは実質的
に円板形状で構成され、前記配線基板は前記半導体ウエ
ーハの直径寸法に比べて小さい短辺寸法を有する長方形
板で構成される。
【００２３】（５）前記手段（１）に記載される電子回
路システム装置において、前記半導体ウエーハの回路搭
載面、配線基板の一表面の夫々が向い合わされた状態で
半導体ウエーハ、配線基板の夫々が重ね合わされ、前記
半導体ウエーハの回路搭載面に配列される端子、配線基
板の一表面に配列される端子の夫々が突起電極を通して
電気的に接続される。
【００２４】（６）前記手段（１）に記載される電子回
路システム装置において、前記配線基板は可塑性を有す
る絶縁性基板の少なくとも一表面に配線層を有して構成
され、この配線基板の一表面の中央部分に配列された端
子、半導体ペレットの端子の夫々が突起電極を通して電
気的に接続され、この配線基板の一表面の中央領域に半
導体ペレットが実装され、前記配線基板の一表面の前記
半導体ペレットの実装位置よりも外側の周辺部分に配列
された端子は熱圧着ボンディング法に基づいて突起電極
が電気的に接続される。
【００２５】（７）前記手段（１）に記載される電子回
路システム装置において、前記半導体ウエーハの配線基
板が重ね合わされる回路搭載面と対向する裏面に直接若
しくは弾性体を介在して間接に補強板を重ね合わせる。
【００２６】（８）前記手段（７）に記載される電子回
路システム装置において、前記補強板は熱伝導性材料で
構成される。
【００２７】（９）前記手段（１）に記載される電子回
路システム装置において、前記半導体ウエーハの回路搭
載面の集積回路ブロックが配列された領域であって、前
記配線基板の一部に開口が構成され、この配線基板の開
口を通して、半導体ウエーハの所定の集積回路ブロッ
ク、配線基板の一表面に実装された半導体ペレットの回
路搭載面に搭載された集積回路の夫々が電気的に接続さ
れる。
【００２８】（１０）前記手段（１）乃至手段（９）に
記載されるいずれかの電子回路システム装置において、
１枚の半導体ウエーハ、複数枚の配線基板の夫々が、又
は複数枚の半導体ウエーハ、１枚の配線基板の夫々が重
ね合わされる。
【００２９】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （Ａ）前記半導体ウエーハの占有面積、前記配線基板に
実装された半導体ペレットの占有面積の夫々が重複さ
れ、いずれか一方の占有面積内にいずれか他方の占有面
積の少なくとも一部分を取り込めるので、前記配線基板
に半導体ウエーハ及び半導体ペレットを実装する場合に
比べて、前記配線基板のサイズを縮小でき、電子回路シ
ステム装置の小型化が図れる。この電子回路システム装
置の小型化は、電子回路システム装置をユニットとして
システムに組込む場合、このシステムへの組込みの際の
実装密度を向上できる。 （Ｂ）前記半導体ウエーハ、配線基板の夫々を重ね合
せ、半導体ウエーハの機械的な強度を配線基板で補強で
きるので、半導体ウエーハの反り、割れ等を防止し、電
子回路システム装置の破壊強度を向上できる。
【００３０】上述した手段（２）によれば、前記作用効
果（１）の他に、前記半導体ウエーハの占有面積内に、
半導体ウエーハの回路搭載面に配列された端子、配線基
板の一表面に配列された端子の夫々の電気的な接続領域
が重複できるので、この接続領域に相当する分、電子回
路システム装置の小型化が図れる。
【００３１】上述した手段（３）によれば、前記作用効
果（２）の他に、前記半導体ウエーハの回路搭載面に配
列される端子数、配線基板の一表面に配列される端子数
のいずれも増加できる（多端子化が図れる）。
【００３２】上述した手段（４）によれば、前記作用効
果（３）と実質的に同一の作用効果が得られる。
【００３３】上述した手段（５）によれば、前記作用効
果（１）の他に、前記半導体ウエーハの占有面積内に、
半導体ウエーハの回路搭載面に配列された端子、配線基
板の一表面に配列された端子の夫々の電気的な接続領域
が重複できるので、この接続領域に相当する分、電子回
路システム装置の小型化が図れる。
【００３４】上述した手段（６）によれば、前記可塑性
を有する配線基板の一表面の中央領域に、半導体ウエー
ハ、他の配線基板等に熱圧着ボンディング法に基づいて
電気的な接続を行う接続領域を配備しないので、熱圧着
ボンディングツールの当接を避ける領域を確保する必要
がなく、配線基板の一表面の中央領域に実装できる半導
体ペレットの個数を増加できる。
【００３５】上述した手段（７）によれば、前記半導体
ウエーハの機械的強度を補強板で補強できるので、半導
体ウエーハの反り、割れ等を防止し、電子回路システム
装置の破壊強度を向上できる。
【００３６】上述した手段（８）によれば、前記半導体
ウエーハの回路搭載面に配列される集積回路ブロックの
回路動作で発生する熱が補強板を通して放熱できるの
で、電子回路システム装置の放熱効率を向上できる。
【００３７】上述した手段（９）によれば、前記半導体
ウエーハの所定の集積回路ブロック、配線基板に実装さ
れた半導体ペレットの集積回路の夫々が、配線基板の開
口を通して、短い配線長で電気的に接続できるので、信
号伝達速度を速め、電子回路システム装置の動作速度の
高速化が図れる。また、信号配線、電源配線のいずれか
にノイズが発生する確率を低減できるので、電子回路シ
ステム装置の動作上の信頼性を向上できる。
【００３８】上述した手段（１０）によれば、前記作用
効果（１）乃至作用効果（９）のいずれかの他に、半導
体ウエーハの集積回路ブロック及び半導体ペレットの集
積回路の単位面積当りの実装数を増加できるので、さら
に電子回路システム装置の小型化が図れる。
【００３９】以下、本発明の構成について、メモリユニ
ットがウエーハスケールで形成された半導体記憶回路装
置を有するハードディスクメモリ装置（Ｈard Ｄisk Ｍ
emory Ｕnit）に本発明を適用した、実施例とともに説
明する。
【００４０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００４１】
【実施例】（実 施 例 １）本発明の実施例１であるハ
ードディスクメモリ装置（電子回路システム装置）のシ
ステム構成について図４（システム回路ブロック図）で
示す。
【００４２】図４に示すハードディスクメモリ装置１は
パーソナルコンピュータ、ワークステーション等のコン
ピュータシステムに主記憶用メモリ装置として組込まれ
る。このハードディスクメモリ装置１は、入出力バッフ
ァユニット（Ｉ／ＯＵ）３１、マイクロプロセッサユニ
ット（ＭＰＵ）３２、メモリコントローラユニット（Ｍ
ＣＵ）３３、バッファメモリユニット（ＭＥＭＵ）３４
及びメモリユニット（ＭＵ）２０を主体として構成され
る。
【００４３】前記ハードディスクメモリ装置１は共通シ
ステムバス４を通してコンピュータシステムの全体に接
続される。ハードディスクメモリ装置１のマイクロプロ
セッサユニット３２は入出力バッファユニット３１を通
して共通システムバス４に接続される。マイクロプロセ
ッサユニット３２は、共通システムバス４からリクエス
ト信号ＲＥＱ、クロック信号ＣＬＫの夫々が入力され、
共通システムバス４にアクノレッジ信号ＡＣＫを出力す
る。
【００４４】このマイクロプロセッサユニット３２はハ
ードディスクメモリ装置１の全体のシステムを制御す
る。マイクロプロセッサユニット３２は、メモリコント
ローラユニット３３にディスクコントローラ信号ＤＳＫ
Ｃを出力し、このメモリコントローラユニット３３の動
作を制御する。メモリコントローラユニット３３は、デ
ィスクコントローラ信号ＤＳＫＣに基づき、共通システ
ムバス４からクロック信号ＣＬＫ、アドレス信号ＡＤ
Ｒ、データ信号ＤＡＴＡ等を入力し、これらの信号と併
せてメモリユニット２０にデータ読出し信号又はデータ
書込み信号ＲＥＡＤ／ＷＲＩＴＥを出力する。また、メ
モリコントローラユニット３３は、メモリユニット２０
から所定のデータ信号ＤＡＴＡを共通システムバス４に
出力する。
【００４５】メモリコントローラユニット３３には小記
憶容量メモリとしてのバッファメモリユニット３４が連
結される。バッファメモリユニット３４は、メモリコン
トローラユニット３３からアドレス信号ＡＤＲ、メモリ
クロック信号ＳＹＧの夫々が入力され、メモリコントロ
ーラユニット３３にデータ信号ＤＡＴＡを出力する。こ
のバッファメモリユニット３４は、本実施例においては
システムに組込んであるが、必らずしも必要なユニット
ではない。また、バッファメモリユニット３４はキャッ
シュメモリユニットに置き換えてもよい。
【００４６】メモリユニット２０は、これに限定されな
いが、本実施例の場合、６４〔Ｍbyte〕の大記憶容量を
有する一括消去型ＥＥＰＲＯＭ（Ｅlectrically Ｅrasa
ble Ｐrogrammable Ｒead Ｏnly Ｍemory）で構成され
る。
【００４７】次に、前記ハードディスクメモリ装置１の
構造について、図１（平面図）、図２（メモリユニット
の平面図）及び図３（図１のＩ−Ｉ切断線で切った断面
図）を使用し、簡単に説明する。
【００４８】図１、図３の夫々に示すように、ハードデ
ィスクメモリ装置１は、基本的にはウエーハスケールで
形成される半導体記憶回路装置（ＷＳＩ）２、プリント
配線基板（ＰＣＢ）３の夫々を重ね合わせて構成され
る。
【００４９】ハードディスクメモリ装置１の半導体記憶
回路装置２は、図１乃至図３に示すように、単結晶珪素
で形成される半導体ウエーハ２１の回路搭載面（図３
中、上側表面）にメモリユニット２０が搭載される。半
導体ウエーハ２１は、インゴットを引上げ軸方向と交差
する平面において切断した状態とほぼ同様に、円板形状
で構成され、周縁の一部の領域に面方位指定物２２が構
成される。本実施例は面方位指定物２２がオリエンテー
ションフラットで構成される。
【００５０】前記半導体ウエーハ２１の回路搭載面に搭
載されたメモリブロック２０は、図２に示すように、回
路搭載面の中央領域において、繰返し配列される基本単
位となる記憶回路ユニット（１個の半導体ペレットに相
当する）２３が行列状に複数個配列される。１個の記憶
回路ユニット２３は本実施例において ４〔Ｍbit〕の記
憶容量を有する一括消去型ＥＥＰＲＯＭで構成される。
記憶回路ユニット２３は、図２中、横方向に８個配列さ
れ、縦方向の上側に８個、下側に８個の夫々が配列さ
れ、合計１２８個配列される。つまり、メモリブロック
２０は前述のように６４〔Ｍbyte〕の大記憶容量で構成
される。
【００５１】半導体ウエーハ２１に供給される信号つま
りメモリブロック２０で使用される信号としては以下の
ものがある。チップイネーブル信号（記憶回路ユニット
２３の選択信号）ＣＥ。アウトプットイネーブル信号Ｏ
Ｅ。プログラミングイネーブル信号（データ書込み制御
信号）ＰＧＭ。イレーザイネーブル信号（データ消去信
号）ＥＥ。アドレス信号Ａ0 〜Ａ18。インプット／アウ
トプット信号（データ入出力信号）Ｉ／Ｏ0 〜Ｉ／Ｏ
7 。また、メモリブロック２０で使用される電源として
は以下のものがある。電源電圧Ｖcc。情報書込み電圧／
情報消去電圧Ｖpp。基準電圧Ｖss。
【００５２】前記半導体ウエーハ２１は、図２中、メモ
リブロック２０の上辺、下辺の夫々に沿って夫々に複数
個の端子（ボンディングパッド）２４Ａ（Ｐ１）がほぼ
直線上に配列される。この端子２４Ａは、半導体ウエー
ハ２１の内部、外部の夫々の間において、前述の信号の
入力又は出力、電源の入力の夫々に使用される。
【００５３】前記メモリブロック２０は、図２中、合計
１２８個配列された記憶回路ユニット２３のうち縦方向
の上側に配列された６４個の記憶回路ユニット２３が上
側に配列された端子２４Ａから供給される信号及び電源
で制御される。同様に、下側に配列された６４個の記憶
回路ユニット２３は下側に配列された端子２４Ａから供
給される信号及び電源で制御される。つまり、メモリブ
ロック２０は上側に配列された記憶回路ユニット２３、
下側に配列された記憶回路ユニット２３の夫々が独立に
制御される。さらに、メモリブロック２０は、横方向に
８分割され、縦方向の上側、下側の２分割を合わせて、
合計１６分割される。メモリブロック２０において、チ
ップイネーブル信号ＣＥ0 〜ＣＥ15により１６分割され
た１つの領域を選択でき、さらにチップイネーブル信号
ＣＥ0 〜ＣＥ2 により１６分割されたうちの１個の記憶
回路ユニット２３を選択できる。１個の記憶回路ユニッ
ト２３は磁気ディスクの１トラックに対応して動作し、
１個の記憶回路ユニット２３は磁気ディスクのセクタに
対応して（例えば、 ５１２〔bit〕）の情報読出し動作
又は情報書込み動作が連続的に行われる。
【００５４】前記半導体ウエーハ２１の回路搭載面に配
列される端子２４Ａ（Ｐ１）、信号配線２４Ａ、電源配
線２４Ａの夫々は、例えばＡｌ合金配線の単層若しくは
それを主体とする積層で構成される。
【００５５】なお、図２中、半導体ウエーハ２１の回路
搭載面には、メモリブロック２０を構成する記憶回路ユ
ニット２３、端子２４Ａ及び配線２４Ａしか示していな
いが、実際にはメモリブロック２０の周囲に電源回路や
入出力回路としての例えばＥＣＬ（Ｅmitter Ｃoupled
Ｌogic）回路が搭載される。
【００５６】前記プリント配線基板３は、図１及び図３
に示すように、絶縁性基板３５Ａ、複数層の配線層及び
接続孔配線３５Ｄを主体に構成される。絶縁性基板３５
Ａは、絶縁性を有しかつ適度な硬度を有する、例えばエ
ポキシ系樹脂で構成される。絶縁性基板３５Ａのペレッ
ト実装面（図３中、上側表面）には配線層３５Ｂが構成
され、絶縁性基板３５Ａの内部には内部配線層３５Ｃが
構成される。配線層３５Ｂ、内部配線層３５Ｃの夫々
は、例えばＣｕの単層又はそれを主体とする積層で構成
され、配線層３５Ｂと内部配線層３５Ｃとの間、内部配
線層３５Ｃ間の夫々の上下配線層間は接続孔配線３５Ｄ
を通して電気的に接続される。
【００５７】プリント配線基板３は、図１及び図３に示
すように、ペレット実装面上に複数個の半導体ペレット
３１、３２、３３及び３４が実装される。半導体ペレッ
ト３１はその回路搭載面に入出力バッファユニット３１
が搭載される。同様に、半導体ペレット３２はその回路
搭載面にマイクロプロセッサユニット３２が搭載され
る。半導体ペレット３３はその回路搭載面にメモリコン
トローラユニット３３が搭載される。半導体ペレット３
４はその回路搭載面にバッファメモリブロック３４が搭
載される。
【００５８】前記半導体ペレット３１〜３４の夫々は、
例えば単結晶珪素で形成され、平面形状が方形状のペレ
ット（チップ）として半導体ウエーハから切り出し構成
される。半導体ペレット３１〜３４の夫々は、本実施例
の場合、封止体（パッケージ）で封止されない裸のまま
で実装される、所謂ベアチップとして実装される（本発
明は、信頼性を向上する目的で、滴下塗布法で例えばポ
リイミド系樹脂で被覆する場合もベアチップの概念に含
む）。
【００５９】半導体ペレット３１〜３４の夫々は、その
回路搭載面とプリント配線基板３のペレット実装面とを
向い合わせた、フェースダウン方式において実装され
る。このプリント配線基板３への半導体ペレット３１〜
３４の夫々の実装は、半導体ペレット３１〜３４の夫々
の回路搭載面に配列された端子（図示しないが、ボンデ
ィングパッドに相当する）、プリント配線基板３の端子
３５Ｂ（Ｐ１）の夫々の間に突起電極（又は半田電極若
しくはＣＣＢ電極）３６を介在し、電気的かつ機械的に
接続することにより行われる。突起電極３６は、本実施
例の場合、Ｐｂ−Ｓｎ系合金で形成される。
【００６０】前記プリント配線基板３は、図１及び図３
に示すように、そのペレット実装面と対向する裏面と半
導体ウエーハ２１の回路搭載面とを向い合わせ、前述の
ように、プリント配線基板３の板厚方向、半導体ウエー
ハ２１の板厚方向の夫々を一致させた状態において重ね
合わされる。
【００６１】プリント配線基板３は、平面形状が長方形
状、つまり、図１中、上下に各々長辺を有しかつ左右に
各々短辺を有する長方形状で構成される。プリント配線
基板３の長方形状の長辺寸法は重ね合わされる半導体ウ
エーハ２１の直径寸法に対して大きく設定され、プリン
ト配線基板３の左右の短辺側がいずれも半導体ウエーハ
２１の外縁よりも突出するサイズに設定される。
【００６２】プリント配線基板３の長方形状の短辺寸法
は重ね合わされる半導体ウエーハ２１の直径寸法に対し
て小さく設定され、プリント配線基板３の上下の長辺側
がいずれも半導体ウエーハ２１の外縁よりも内側に位置
するサイズに設定される。つまり、換言すれば、図１
中、半導体ウエーハ２１の外縁の上側、下側の夫々はプ
リント配線基板３の長方形状の上側の長辺、下側の長辺
のいずれの辺よりも外側に突出される。さらに、詳細に
説明するなら、本実施例においては、半導体ウエーハ２
１の回路搭載面の上側に配列された端子２４Ａ（Ｐ１）
と下側に配列された端子２４Ａ（Ｐ１）との間の寸法よ
りも小さい寸法に、プリント配線基板３の長方形状の短
辺寸法が設定される。
【００６３】プリント配線基板３の長方形状の上側の長
辺に沿ったペレット実装面の周辺領域には半導体ウエー
ハ２１の回路搭載面の上側に配列された端子２４Ａ（Ｐ
１）に対応する位置において複数個の端子３５Ｂ（Ｐ
２）が配列される。同様に、プリント配線基板３の長方
形状の下側の長辺に沿ったペレット実装面の周辺領域に
は半導体ウエーハ２１の回路搭載面の下側に配列された
端子２４Ａ（Ｐ１）に対応する位置において複数個の端
子３５Ｂ（Ｐ２）が配列される。このプリント配線基板
３の端子３５Ｂ（Ｐ２）、半導体ウエーハ２１の端子２
４Ａ（Ｐ１）の夫々はワイヤ３７を通して電気的に接続
される。ワイヤ３７は、例えばＡｕワイヤが使用され、
例えば熱圧着に超音波振動を併用したボンディング方法
でボンディングされる。
【００６４】図１中、プリント配線基板３の長方形状の
右側の短辺に沿ったペレット実装面の周辺領域には、共
通システムバス４に電気的に連結する目的で、複数個の
入出力端子３５Ｂ（Ｉ／Ｏ、入出力コネクタ端子）が配
列される。入出力端子３５Ｂは、配線層３５Ｂ、内部配
線層３５Ｃのいずれかを通してプリント配線基板３のペ
レット実装面に搭載された複数個の半導体ペレット３１
〜３４の夫々に電気的に接続される。また、入出力端子
３５Ｂは、プリント配線基板３の端子３５Ｂ、ワイヤ３
７の夫々を通して半導体ウエーハ２１の端子２４Ａに電
気的に接続される。
【００６５】図１に示すように、プリント配線基板３に
実装された半導体ペレット３１〜３４のうち、メモリコ
ントローラユニット（ＭＣＵ）３３が回路搭載面に搭載
された半導体ペレット３３はプリント配線基板３の縦方
向の中央部分に実装される。この中央部分の実装は、前
述のように、ウエーハスケールで形成された半導体記憶
回路装置２の１２８個の記憶回路ユニット２３の上側の
６４個、下側の６４個の夫々の記憶回路ユニット２３が
独立に制御されるので、メモリコントローラユニット３
３から各々の記憶回路ユニット２３までの配線長を均一
化できる。つまり、メモリコントローラユニット３３か
ら記憶回路ユニット２３までの配線長、具体的にはクロ
ック信号配線、アドレス信号配線、データ信号配線等の
配線長が均一化され、ハードディスクメモリ装置１は回
路動作速度の高速化が図れる。
【００６６】また、図示しないが、プリント配線基板３
は、特に複数層の配線層で構成された場合、配線の配置
レイアウトに余裕ができるので、半導体ペレット３１〜
３４の夫々に供給される電源配線、半導体ウエーハ２１
に搭載された記憶回路ユニット２３に供給される電源配
線を配置できる。例えば、図１中、プリント配線基板３
は縦方向に延在しかつ横方向に複数本配列される電源配
線、つまりストライプ状に電源配線を配置できる。
【００６７】前記プリント配線基板３、半導体ウエーハ
２１の夫々は、図３に示すように、基本的に半導体ウエ
ーハ２１の回路搭載面に搭載された記憶回路ユニット２
３、それを構成する半導体素子等を外部応力から保護す
る目的で、間隙部材８を介在して重ね合わされる。間隙
部材８は絶縁性を有しかつ弾力性を有する例えばスポン
ジ材、ポリイミド系樹脂等の樹脂フィルム材で形成す
る。間隙部材８は、図３中、少なくとも、プリント配線
基板３側の上側表面層、半導体ウエーハ２１側の下側表
面層の夫々に接着層を備えてもよい。半導体ウエーハ２
１の回路搭載面は、外部応力に対する保護、記憶回路ユ
ニット２３でのソフトエラー耐圧の向上等を目的とし
て、最終保護膜にポリイミド系樹脂膜が塗布される場合
があるが、間隙部材８は、この最終保護膜で兼用しても
よいし、本実施例のようにこの最終保護膜とは独立に形
成してもよい。
【００６８】前記ウエーハスケールで形成される半導体
記憶回路装置２の裏面、つまり半導体ウエーハ２１の回
路搭載面と対向する裏面には補強板（サポート板）５が
装着される。補強板５は、基本的には半導体ウエーハ２
１の機械的強度の補強を目的として装着され、半導体ウ
エーハ２１の裏面に間隙部材９を介在して装着される。
また、補強板５は、放熱を目的として若しくは補強と放
熱とを目的として形成してもよい。単に補強を目的とす
る場合、補強板５は、例えば、Ｃｕ板、Ａｌ板等の導電
性板材、エポキシ系樹脂板、セラミックス板、ＳｉＣ板
等の絶縁性板材のいずれかで形成する。また、放熱を目
的とする場合、補強板５は、例えば、Ｃｕ板、Ａｌ板
等、熱伝導性の高い板材で形成する。前記間隙部材９
は、補強を主目的とする場合は前述の間隙部材８と同様
の材料で形成し、放熱を主目的とする場合は弾力性を有
しかつ熱伝導性を有する材料例えば熱伝導グリースを使
用する。
【００６９】補強板５は、図１に示すように、本実施例
では横長の長方形状で構成される。補強板５の長方形状
の短辺寸法は半導体ウエーハ２１の裏面の全域を被覆で
きる平面サイズつまり半導体ウエーハ２１の直径と同等
かそれに比べて若干大きい寸法に設定される。補強板５
の長方形状の長辺寸法は、半導体ウエーハ２１の裏面の
全域を被覆し、しかもプリント配線基板３との機械的な
連結を行う目的で、半導体ウエーハ２１の直径に比べて
大きい寸法に設定される。
【００７０】前記補強板５は、半導体ウエーハ２１の外
周領域でしかもプリント配線基板３と重復する領域にお
いて、固着部材６で挟持され固着される。固定部材６
は、本実施例においては、ボルト６Ａ、ナット６Ｂ及び
弾性体（コイルばね）６Ｃで構成する、ボルト・ナット
締結方式が採用される。つまり、固定部材６は、プリン
ト配線基板３に形成された貫通孔３５Ｅ、補強板５に形
成された貫通孔５Ａの夫々にボルト６Ａを通し、ボルト
６Ａのボルト頭及びナット６Ｂで締め付けることによ
り、プリント配線基板３に補強板５を装着できる。プリ
ント配線基板３、補強板５の夫々の間には半導体ウエー
ハ２１が装着される。ボルト６Ａとナット６Ｂとの締め
付けには弾性体６Ｃを介在し、この弾性体６Ｃはプリン
ト配線基板３、半導体ウエーハ２１、補強板５の夫々に
極度に加わる外部応力を低減できる。
【００７１】また、プリント配線基板３、補強板５の夫
々の間には、固定部材６による締結に際し、半導体ウエ
ーハ２１の外周に突出する領域において、間隙部材７が
装着される。この間隙部材７はプリント配線基板３、補
強板５の夫々に極度に加わる外部応力を低減できる。
【００７２】このように、本実施例１のハードディスク
メモリ装置１によれば、以下の作用効果が得られる。
【００７３】（１）ハードディスクメモリ装置１におい
て、回路搭載面に繰返し配列される基本単位となる記憶
回路ユニット２３が複数配列された半導体ウエーハ２１
（ウエーハスケールで形成された半導体記憶回路装置
２）、絶縁性基板３５Ａの少なくとも一表面に配線層３
５Ｂを有するプリント配線基板３の夫々を夫々の厚さ方
向が一致する状態で重ね合わせ、このプリント配線基板
３と半導体ウエーハ２１とが重複する領域であって、プ
リント配線基板３の回路搭載面に前記半導体ウエーハ２
１に配列された複数の記憶回路ユニット２３のうちの少
なくとも１つに電気的に接続される集積回路（ユニッ
ト）が搭載された半導体ペレット３１〜３４を実装す
る。この構成により、（Ａ）前記半導体ウエーハ２１
（半導体記憶回路装置２）の占有面積、前記プリント配
線基板３に実装された半導体ペレット３１〜３４の占有
面積の夫々が重複され、いずれか一方の占有面積内にい
ずれか他方の占有面積の少なくとも一部分を取り込める
ので、前記プリント配線基板３に半導体ウエーハ２１及
び半導体ペレット３１〜３４を実装する場合に比べて、
前記プリント配線基板３のサイズを縮小でき、ハードデ
ィスクメモリ装置１の小型化が図れる。このハードディ
スクメモリ装置１の小型化は、ハードディスクメモリ装
置１をユニットとしてコンピュータシステムに組込む場
合、このコンピュータシステムへの組込みの際の実装密
度を向上できる。（Ｂ）前記半導体ウエーハ２１、プリ
ント配線基板３の夫々を重ね合わせ、半導体ウエーハ２
１の機械的な強度をプリント配線基板３で補強できるの
で、半導体ウエーハ２１の反り、割れ等を防止し、ハー
ドディスクメモリ装置１の破壊強度を向上できる。
【００７４】（２）前記ハードディスクメモリ装置１に
おいて、前記半導体ウエーハ２１の回路搭載面、プリン
ト配線基板３の一表面と対向する裏面の夫々が向い合わ
された状態で半導体ウエーハ２１、プリント配線基板３
の夫々が重ね合わされ、この半導体ウエーハ２１の周縁
の一部の領域が重ね合わされたプリント配線基板３の周
縁よりも突出され、この突出した一部の領域で前記半導
体ウエーハ２１の回路搭載面に配列される端子２４Ａ
（Ｐ１）、プリント配線基板３の一表面に配列される端
子３５Ｂ（Ｐ２）の夫々がワイヤ３７を通して電気的に
接続される。この構成により、前記手段（１）の作用効
果の他に、前記半導体ウエーハ２１の占有面積内に、半
導体ウエーハ２１の回路搭載面に配列された端子２４Ａ
（Ｐ１）、プリント配線基板３の一表面に配列された端
子３５Ｂ（Ｐ２）の夫々の電気的な接続領域が重複でき
るので、この接続領域に相当する分、ハードディスクメ
モリ装置１の小型化が図れる。
【００７５】（３）前記ハードディスクメモリ装置１に
おいて、前記半導体ウエーハ２１の回路搭載面に配列さ
れた端子２４Ａ（Ｐ１）は、前記半導体ウエーハ２１の
周縁の一部の領域と、この一部の領域から端子２４Ａ
（Ｐ１）が配列されない領域を介在して離隔される他部
の領域とに少なくとも２個所構成される。この構成によ
り、前記手段（１）の作用効果の他に、前記半導体ウエ
ーハ２１の回路搭載面に配列される端子２４Ａ（Ｐ１）
数、プリント配線基板３の一表面に配列される端子３５
Ｂ（Ｐ２）数のいずれも増加できる（多端子化が図れ
る）。
【００７６】（４）前記ハードディスクメモリ装置１に
おいて、前記半導体ウエーハ２１は実質的に円板形状で
構成され、前記プリント配線基板３は前記半導体ウエー
ハ２１の直径寸法に比べて小さい短辺寸法を有する長方
形板で構成される。この構成により、前記手段（３）と
実質的に同一の作用効果が得られる。
【００７７】（５）前記ハードディスクメモリ装置１に
おいて、前記半導体ウエーハ２１のプリント配線基板３
が重ね合わされる回路搭載面と対向する裏面に直接若し
くは弾性体（間隙部材９）を介在して間接に補強板５を
重ね合わせる。この構成により、前記半導体ウエーハ２
１の機械的強度を補強板５で補強できるので、半導体ウ
エーハ２１の反り、割れ等を防止し、ハードディスクメ
モリ装置１の破壊強度を向上できる。
【００７８】（６）前記ハードディスクメモリ装置１に
おいて、前記補強板５は熱伝導性材料で構成される。こ
の構成により、前記半導体ウエーハ２１の回路搭載面に
配列される記憶回路ユニット２３の回路動作で発生する
熱が補強板５を通して放熱できるので、ハードディスク
メモリ装置１の放熱効率を向上できる。
【００７９】（実 施 例 ２）本実施例２は、ハードデ
ィスクメモリ装置において、１枚のプリント配線基板に
２枚の半導体ウエーハを重ね合わせた、本発明の第２実
施例である。また、本実施例２は、ハードディスクメモ
リ装置において、プリント配線基板、半導体ウエーハの
夫々の電気的な接続構造を変えた、本発明の第２実施例
である。
【００８０】本発明の実施例２であるハードディスクメ
モリ装置の構造を図５（断面図）で示す。
【００８１】本実施例２のハードディスクメモリ装置１
は、図５に示すように、１枚のプリント配線基板３に２
枚の半導体ウエーハ２１Ａ、半導体ウエーハ２１Ｂの夫
々が重ね合わされる。図５中、半導体ウエーハ２１Ａは
プリント配線基板３の上側に重ね合わされ、半導体ウエ
ーハ２１Ｂはプリント配線基板３の下側に重ね合わされ
る。
【００８２】半導体ウエーハ２１Ａ、２１Ｂの夫々は本
実施例において夫々同一機能を有するウエーハスケール
で形成される半導体記憶回路装置２Ａ、２Ｂの夫々を構
成する。つまり、半導体ウエーハ２１Ａの回路搭載面に
複数個の記憶回路ユニット２３を配列したメモリブロッ
ク（ＭＵ）２０が搭載され、同様に半導体ウエーハ２１
Ｂの回路搭載面に複数個の記憶回路ユニット２３を配列
したメモリブロック２０が搭載される。メモリブロック
２０は前記実施例１と同様に一括消去型ＥＥＰＲＯＭで
構成される。この２個のウエーハスケールで形成される
半導体記憶回路装置２Ａ及び２Ｂは単純にメモリブロッ
ク２０の記憶容量を２倍の１２８〔Ｍbyte〕に増設でき
る。
【００８３】また、半導体ウエーハ２１Ａ、２１Ｂの夫
々に別々の機能を搭載し、実質的に２種類のウエーハス
ケールで形成される半導体記憶回路装置２Ａ、２Ｂの夫
々を構成してもよい。例えば、半導体ウエーハ２１Ａの
回路搭載面に複数個の記憶回路ユニット２３を配列した
メモリブロック２０を搭載し、半導体ウエーハ２１Ｂの
回路搭載面に複数個の論理回路ブロックを配列したロジ
ックユニットを搭載する。
【００８４】前記ウエーハスケールで形成される半導体
記憶回路装置２Ａ、２Ｂの夫々の半導体ウエーハ２１
Ａ、２１Ｂの夫々は連結用プリント配線基板３Ｂを介在
してプリント配線基板３に電気的かつ機械的に接続され
る。連結用プリント配線基板３Ｂは、プリント配線基板
３と実質的に同様の構造で構成され、複数層の配線層を
有する絶縁性基板を主体に構成される。半導体ウエーハ
２Ａ、２Ｂの夫々の端子２４Ａ（Ｐ１）、連結用プリン
ト配線基板３Ｂの端子の夫々の間、連結用プリント配線
基板３Ｂの端子、プリント配線基板３の端子３Ｂ（Ｐ
２）の夫々の間はいずれも突起電極（突起電極３６と同
一材料で形成される）を通して電気的かつ機械的に接続
される。この接続領域は半導体ウエーハ２１Ａ、２１Ｂ
の夫々とプリント配線基板３とが重復される領域におい
て配置される。前記プリント配線基板３には前記実施例
１と同様に複数個の半導体ペレット３１〜３４の夫々が
実装される。
【００８５】このように、本実施例２のハードディスク
メモリ装置１によれば、以下の作用効果が得られる。
【００８６】（１）ハードディスクメモリ装置１におい
て、前記半導体ウエーハ２１Ａ（又は２１Ｂ）の回路搭
載面、プリント配線基板３の一表面の夫々が向い合わさ
れた状態で半導体ウエーハ２１Ａ、プリント配線基板３
の夫々が重ね合わされ、前記半導体ウエーハ２１Ａの回
路搭載面に配列される端子２４Ａ（Ｐ１）、プリント配
線基板３の一表面に配列される端子３５Ｂ（Ｐ２）の夫
々が突起電極を通して電気的に接続される。この構成に
より、前述の実施例１の作用効果の他に、前記半導体ウ
エーハ２１Ａの占有面積内に、半導体ウエーハ２１Ａの
回路搭載面に配列された端子２４Ａ、プリント配線基板
３の一表面に配列された端子３５Ｂの夫々の電気的な接
続領域が重複できるので、この接続領域に相当する分、
ハードディスクメモリ装置１の小型化が図れる。
【００８７】（２）前記ハードディスクメモリ装置１に
おいて、複数枚の半導体ウエーハ２１Ａ及び２１Ｂ、１
枚のプリント配線基板３の夫々が重ね合わされる。この
構成により、前記実施例１の作用効果の他に、半導体ウ
エーハ２１Ａ、２１Ｂの夫々に搭載された記憶回路ユニ
ット２３及びプリント配線基板３に実装された半導体ペ
レット３１〜３４の夫々の集積回路（ユニット）の単位
面積当りの実装数を増加できるので、さらにハードディ
スクメモリ装置１の小型化が図れる。
【００８８】（実 施 例 ３）本実施例３は、ハードデ
ィスクメモリ装置において、２枚のプリント配線基板に
１枚の半導体ウエーハを重ね合わせた、本発明の第３実
施例である。また、本実施例３は、ハードディスクメモ
リ装置において、２枚のプリント配線基板のうち１枚の
プリント配線基板を可塑性とした、本発明の第３実施例
である。
【００８９】本発明の実施例３であるハードディスクメ
モリ装置の構造を図６（断面図）で示す。
【００９０】本実施例３のハードディスクメモリ装置１
は、図６に示すように、２枚のプリント配線基板３、３
Ｆの夫々と１枚の半導体ウエーハ２１とが重ね合わされ
る。図６中、半導体ウエーハ２１の回路搭載面側の上側
にはプリント配線基板３が重ね合わされ、半導体ウエー
ハ２１の裏面にはプリント配線基板３Ｆが重ね合わされ
る。半導体ウエーハ２１は、前述の実施例１と同様にメ
モリブロック２０を搭載し、ウエーハスケールで形成さ
れる半導体記憶回路装置２を構成する。また、２枚のプ
リント配線基板３、３Ｆの夫々のうち、プリント配線基
板３は前述の実施例１と同様に半導体ペレット３１〜３
４の夫々を実装する。
【００９１】２枚のプリント配線基板３、３Ｆのうち、
プリント配線基板３Ｆは、本実施例３の場合、可塑性
（フレキシブル性）を有する。プリント配線基板３Ｆ
は、例えばポリイミド系樹脂基板（樹脂フィルム基板）
で形成される絶縁性基板３８Ａを主体に構成され、プリ
ント配線基板３と同様に複数層の配線層３８Ｂ及び３８
Ｃを有する。配線層３８Ｂ、内部配線層３８Ｃの夫々の
間、内部配線層３８Ｃ間はいずれも接続孔配線３８Ｄを
通して電気的に接続される。
【００９２】前記プリント配線基板３Ｆのペレット実装
面（図６中、下側表面）にはプリント配線基板３と同様
にフェースダウン方式で半導体ペレット３９が実装され
る。つまり、半導体ペレット３９の端子（ボンディング
パッドに相当する）、プリント配線基板橋３Ｆの端子３
８Ｂの夫々の間が突起電極３６Ａを介在して電気的かつ
機械的に接続される。突起電極３６Ａは、プリント配線
基板３、それに実装される半導体ペレット３１〜３４の
夫々との間に形成される突起電極３６と同様にＰｂーＳ
ｎ系合金で形成してもよいが、本実施例３の場合、Ａｕ
又はＡｕを主体とした積層で構成される。このＡｕで形
成される突起電極３６Ａは、例えば熱圧着ボンディング
法が使用され、ボンディングツールによる適度な加熱及
び加圧によってボンディングが行われる。半導体ペレッ
ト３９の回路搭載面には所定の論理集積回路が搭載さ
れ、この論理集積回路はロジックユニット（ＬＵ）とし
てハードディスクメモリ装置１のシステムに組込まれ
る。
【００９３】プリント配線基板３Ｆは、その可塑性を利
用し、半導体ウエーハ２１の外周でプリント配線基板３
と重復する領域において、プリント配線基板３側に折り
曲げ、突起電極３６Ｂを介在し、プリント配線基板３の
裏面の端子３８Ｂに電気的かつ機械的に接続される。突
起電極３６Ｂは、前述の突起電極３６Ａと同様にＡｕ又
はＡｕを主体とする積層で構成され、同様に熱圧着ボン
ディング法でボンディングされる。プリント配線基板３
Ｆは、予じめそのペレット実装面に半導体ペレット３９
を実装した後に、プリント配線基板３に接続する。した
がって、プリント配線基板３Ｆの半導体ペレット３９が
実装された中央領域にボンディングツールを挿入する
と、ボンディングツールと半導体ペレット３９との接触
を防止する領域の確保が必要で、プリント配線基板３Ｆ
の実装密度が低下するので、この実装密度の低下を抑え
る目的で、プリント配線基板３Ｆのプリント配線基板３
への接続領域は半導体ペレット３９が実装される領域よ
りも外側に設定される。
【００９４】このように、本実施例３のハードディスク
メモリ装置１によれば、以下の作用効果が得られる。
【００９５】（１）ハードディスクメモリ装置１におい
て、プリント配線基板３Ｆは可塑性を有する絶縁性基板
３８Ａの少なくとも一表面に配線層３８Ｂ等を有して構
成され、このプリント配線基板３Ｆの一表面の中央部分
に配列された端子３８Ｂ、半導体ペレット３９の端子の
夫々が突起電極３６Ａを通して電気的に接続され、この
プリント配線基板３Ｆの一表面の中央領域に半導体ペレ
ット３９が実装され、前記プリント配線基板３Ｆの一表
面の前記半導体ペレット３９の実装位置よりも外側の周
辺部分に配列された端子３８Ｂは熱圧着ボンディング法
に基づいて突起電極３６Ｂが電気的に接続される。この
構成により、前記可塑性を有するプリント配線基板３Ｆ
の一表面の中央領域に、他のプリント配線基板３に熱圧
着ボンディング法に基づいて電気的な接続を行う接続領
域を配備しないので、ボンディングツールの当接を避け
る領域を確保する必要がなく、プリント配線基板３Ｆの
一表面の中央領域に実装できる半導体ペレット３９の個
数を増加できる。
【００９６】（２）前記ハードディスクメモリ装置１に
おいて、１枚の半導体ウエーハ２１、複数枚のプリント
配線基板３及び３Ｆの夫々が重ね合わされる。この構成
により、前記実施例２の作用効果と同様に、さらにハー
ドディスクメモリ装置１の小型化が図れる。
【００９７】なお、前記ハードディスクメモリ装置１
は、プリント配線基板３、半導体ウエーハ２１の夫々を
ワイヤ３７で接続する方式と同様に、半導体ウエーハ２
１、プリント配線基板３Ｆの夫々をワイヤで接続する方
式で構成してもよい。
【００９８】（実 施 例 ４）本実施例４は、前述のハ
ードディスクメモリ装置において、半導体ウエーハの回
路搭載面に半導体ペレットを実装した、本発明の第４実
施例である。
【００９９】本発明の実施例４であるハードディスクメ
モリ装置の構造を図７（断面図）で示す。
【０１００】本実施例４のハードディスクメモリ装置１
は、図７に示すように、ウエーハスケールで形成された
半導体記憶回路装置２の半導体ウエーハ２１の回路搭載
面の所定の領域に半導体ペレット２５を実装する。半導
体ペレット２５は、通常の半導体ウエーハをダイシング
法で切り出して構成され、ベアチップとして実装され
る。また、半導体ペレット２５は、一度、特性検査用基
板（例えばベービボード）に実装され、この特性検査用
基板で電気的な検査が行われた後に、特性検査用基板ご
とに切り出して半導体ウエーハ２１に実装される。
【０１０１】前記半導体ペレット２５は、半導体ウエー
ハ２１の回路搭載面に配列された複数個の記憶回路ユニ
ット２３のうち電気的に不良が存在する記憶回路ユニッ
ト２３に変えて、不良救済として実装される。この場
合、半導体ペレット２５の回路搭載面には半導体ウエー
ハ２１に搭載される記憶回路ユニット２３と実質的に同
一の記憶回路ユニット２３が搭載される。また、半導体
ペレット２５は、プリント配線基板３に実装される半導
体ペレット３１〜３４のいずれかを排除し、この排除さ
れた半導体ペレット３１〜３４のいずれか例えばメモリ
コントローラユニット３３に相当する集積回路を搭載し
てもよい。また、半導体ペレット２５は、ハードディス
クメモリ装置１のシステム機能を増強する目的で、他の
論理集積回路を搭載してもよい。
【０１０２】半導体ペレット２５は半導体ウエーハ２１
の回路搭載面にフェースアップ方式で実装され、半導体
ペレット２５の端子、半導体ウエーハ２１の端子の夫々
はワイヤ２６を通して電気的に接続される。
【０１０３】このように、本実施例４のハードディスク
メモリ装置１によれば、前述の実施例と同様の作用効果
が得られる。
【０１０４】（実 施 例 ５）本実施例５は、前述のハ
ードディスクメモリ装置の動作速度を速めた、本発明の
第５実施例である。
【０１０５】本発明の実施例５であるハードディスクメ
モリ装置の構造を図８（平面図）で示す。
【０１０６】本実施例５のハードディスクメモリ装置１
は、図８に示すように、プリント配線基板３の重ね合わ
された半導体ウエーハ２１に搭載された所定の記憶回路
ユニット２３上に開口３５Ｈが構成される。この開口３
５Ｈの領域に位置する、半導体ウエーハ２１の回路搭載
面に搭載された所定の記憶回路ユニット２３はメモリバ
ッファユニット（ＭＥＭＵ）２３Ａとして使用される。
このメモリバッファユニット２３Ａはプリント配線基板
３に実装された半導体ペレット３３のメモリコントロー
ラユニット３３にプリント配線基板３に形成された開口
３５Ｈを通して電気的に接続される。つまり、メモリバ
ッファユニット２３Ａの端子（図示しないが、配線２４
Ａと同一導電層で形成される）は、ワイヤ３７Ａ、プリ
ント配線基板３の配線３５Ｂの夫々を通して、半導体ペ
レット３３のメモリコントローラユニット３３に接続さ
れる。
【０１０７】このように、本実施例５のハードディスク
メモリ装置１によれば、以下の作用効果が得られる。
【０１０８】ハードディスクメモリ装置１において、前
記プリント配線基板３と半導体ウエーハ２１の回路搭載
面の記憶回路ユニット２３が配列された領域とが重復さ
れる領域であって、前記プリント配線基板３の一部に開
口３５Ｈが構成され、このプリント配線基板３の開口３
５Ｈを通して、半導体ウエーハ２１の所定のメモリバッ
ファユニット（ＭＥＭＵ）２３Ａ、プリント配線基板３
の一表面に実装された半導体ペレット３３の回路搭載面
に搭載されたメモリコントローラユニット（ＭＣＵ）３
３の夫々が電気的に接続される。この構成により、前記
半導体ウエーハ２１の所定のメモリバッファユニット２
３Ａ、プリント配線基板３に実装された半導体ペレット
２１のメモリコントローラユニット３３の夫々が、プリ
ント配線基板３の開口３５Ｈを通して、短い配線長で電
気的に接続できるので、信号伝達速度を速め、ハードデ
ィスクメモリ装置１の動作速度の高速化が図れる。ま
た、信号配線、電源配線のいずれかにノイズが発生する
確率を低減できるので、ハードディスクメモリ装置１の
システム動作上の信頼性を向上できる。
【０１０９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０１１０】例えば、本発明は、ハードディスクメモリ
装置１において、半導体ウエーハ２１を化合物半導体ウ
エーハに変えてもよい。
【０１１１】また、本発明は、ハードディスクメモリ装
置１において、プリント配線基板３をセラミック配線基
板、珪素配線基板等の他の材質で形成される配線基板に
変えてもよい。
【０１１２】また、本発明は、ハードディスクメモリ装
置１において、半導体ウエーハ２１の回路搭載面にＤＲ
ＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、ＳＲＡＭ
（Ｓtatic Ｒandom Ａccess Ｍemory）、ＲＯＭ（Ｒead
Ｏnly Ｍemory）等の他のメモリブロックやロジックユ
ニットのいずれかを搭載してもよい。
【０１１３】また、本発明は、ハードディスクメモリ装
置に限定されず、広い範囲において適用できる。
【０１１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１１５】（１）電子回路システム装置において、小
型化が図れる。
【０１１６】（２）電子回路システム装置において、機
械的強度が向上できる。
【０１１７】（３）電子回路システム装置において、多
端子化が図れる。
【０１１８】（４）電子回路システム装置において、実
装密度が向上できる。
【０１１９】（５）電子回路システム装置において、放
熱効率が向上できる。
【０１２０】（６）電子回路システム装置において、回
路動作上の信頼性が向上できる。
【図面の簡単な説明】
【図１】 本発明の実施例１であるハードディスクメモ
リ装置の平面図。
【図２】 前記ハードディスクメモリ装置の半導体ウエ
ーハの平面図。
【図３】 前記ハードディスクメモリ装置の断面図。
【図４】 前記ハードディスクメモリ装置のシステムブ
ロック図。
【図５】 本発明の実施例２であるハードディスクメモ
リ装置の断面図。
【図６】 本発明の実施例３であるハードディスクメモ
リ装置の断面図。
【図７】 本発明の実施例４であるハードディスクメモ
リ装置の断面図。
【図８】 本発明の実施例５であるハードディスクメモ
リ装置の平面図。
【符号の説明】
１…ハードディスクメモリ装置、２…半導体記憶回路装
置、２０…メモリブロック、２１，２１Ａ，２１Ｂ…半
導体ウエーハ、２３…記憶回路ユニット、２４…配線又
は端子、３．３Ｆ，３Ｂ…プリント配線基板、３５Ａ…
絶縁性基板、３５Ｂ，３５Ｃ…配線又は端子、２５，３
１〜３４…半導体ペレット又はユニット、３６，３６
Ａ，３６Ｂ…電極、３７，３７Ａ…ワイヤ、３５Ｈ…開
口、５…補強板、６…固着部材、４…共通システムバ
ス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 克之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電子回路システム装置において、回路搭
    載面に繰返し配列される基本単位となる集積回路ブロッ
    クが複数配列された半導体ウエーハ、絶縁性基板の少な
    くとも一表面に配線層を有する配線基板の夫々を夫々の
    厚さ方向が一致する状態で重ね合わせ、前記配線基板と
    半導体ウエーハとが重複する領域であって、前記配線基
    板の回路搭載面に前記半導体ウエーハに配列された複数
    の集積回路ブロックのうちの少なくとも１つに電気的に
    接続される集積回路が搭載された半導体ペレットを実装
    したことを特徴とする。
  2. 【請求項２】 前記請求項１に記載される電子回路シス
    テム装置において、前記半導体ウエーハの回路搭載面、
    配線基板の一表面と対向する裏面の夫々が向い合わされ
    た状態で半導体ウエーハ、配線基板の夫々が重ね合わさ
    れ、この半導体ウエーハの周縁の一部の領域が重ね合わ
    された配線基板の周縁よりも突出され、この突出した一
    部の領域で前記半導体ウエーハの回路搭載面に配列され
    る端子、配線基板の一表面に配列される端子の夫々がワ
    イヤを通して電気的に接続されたことを特徴とする。
  3. 【請求項３】 前記請求項２に記載される電子回路シス
    テム装置において、前記半導体ウエーハの回路搭載面に
    配列された端子は、前記半導体ウエーハの周縁の一部の
    領域、この一部の領域から端子が配列されない領域を介
    在して離隔される他部の領域の夫々に少なくとも２個所
    配置されることを特徴とする。
  4. 【請求項４】 前記請求項３に記載される電子回路シス
    テム装置において、前記半導体ウエーハは実質的に円板
    形状で構成され、前記配線基板は前記半導体ウエーハの
    直径寸法に比べて小さい短辺寸法を有する長方形板で構
    成されることを特徴とする。
  5. 【請求項５】 前記請求項１に記載される電子回路シス
    テム装置において、前記半導体ウエーハの回路搭載面、
    配線基板の一表面の夫々が向い合わされた状態で半導体
    ウエーハ、配線基板の夫々が重ね合わされ、前記半導体
    ウエーハの回路搭載面に配列される端子、配線基板の一
    表面に配列される端子の夫々が突起電極を通して電気的
    に接続されたことを特徴とする。
  6. 【請求項６】 前記請求項１に記載される電子回路シス
    テム装置において、前記配線基板は可塑性を有する絶縁
    性基板の少なくとも一表面に配線層を有して構成され、
    この配線基板の一表面の中央部分に配列された端子、半
    導体ペレットの端子の夫々が突起電極を通して電気的に
    接続され、この配線基板の一表面の中央領域に半導体ペ
    レットが実装され、前記配線基板の一表面の前記半導体
    ペレットの実装位置よりも外側の周辺部分に配列された
    端子は熱圧着ボンディング法に基づいて突起電極が電気
    的に接続されたことを特徴とする。
  7. 【請求項７】 前記請求項１に記載される電子回路シス
    テム装置において、前記半導体ウエーハの配線基板が重
    ね合わされる回路搭載面と対向する裏面に直接若しくは
    弾性体を介在して間接に補強板を重ね合わせたことを特
    徴とする。
  8. 【請求項８】 前記請求項７に記載される電子回路シス
    テム装置において、前記補強板は熱伝導性材料で構成さ
    れることを特徴とする。
  9. 【請求項９】 前記請求項１に記載される電子回路シス
    テム装置において、前記半導体ウエーハの回路搭載面の
    集積回路ブロックが配列された領域であって、前記配線
    基板の一部に開口が構成され、この配線基板の開口を通
    して、半導体ウエーハの所定の集積回路ブロック、配線
    基板の一表面に実装された半導体ペレットの回路搭載面
    に搭載された集積回路の夫々が電気的に接続されること
    を特徴とする。
  10. 【請求項１０】 前記請求項１乃至請求項９に記載され
    るいずれかの電子回路システム装置において、１枚の半
    導体ウエーハ、複数枚の配線基板の夫々が、又は複数枚
    の半導体ウエーハ、１枚の配線基板の夫々が重ね合わさ
    れることを特徴とする。
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