JP2012256934A - 積層された集積回路を有する集積回路パッケージおよびそのための方法 - Google Patents
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Abstract
【課題】集積回路パッケージ内に集積回路チップを積層する改良された方法を提供する。
【解決手段】改良された方法は、集積回路パッケージ内の集積回路密度を増大することを可能にしつつ、得られる集積回路パッケージは薄く、かつ低プロファイルである。これら改良された方法は、特に集積回路パッケージ内で同一サイズ(かつしばしば同一機能)の集積回路チップを積層するために特に有用である。そのような集積回路パッケージの一例は、リードフレームの片側面または両側面上に積層された複数の類似のサイズのメモリ記憶集積回路チップを備える不揮発性メモリ集積回路パッケージである。
【選択図】図1
【解決手段】改良された方法は、集積回路パッケージ内の集積回路密度を増大することを可能にしつつ、得られる集積回路パッケージは薄く、かつ低プロファイルである。これら改良された方法は、特に集積回路パッケージ内で同一サイズ(かつしばしば同一機能)の集積回路チップを積層するために特に有用である。そのような集積回路パッケージの一例は、リードフレームの片側面または両側面上に積層された複数の類似のサイズのメモリ記憶集積回路チップを備える不揮発性メモリ集積回路パッケージである。
【選択図】図1
Description
本発明は、集積回路パッケージに関し、より具体的には積層された集積回路を備える集積回路パッケージに関する。
メモリ集積回路(IC)パッケージがより小さくなり、そのメモリ密度はより大きくなる傾向が続くので、集積回路のパッケージングにも進歩が求められている。最近の一つの発達は、複数の集積回路ダイを単一の集積回路パッケージ内で積層することである。ある方法において、そのような積層は、より小さいダイをより大きいダイ上に積層することである。それぞれのダイは基板にワイヤボンドされる。ワイヤボンドを使用するには、ダイのそれぞれのボンディングパッドが利用可能であることが必要であり、その結果、下側ダイ上に積層されるとき、上側ダイは、下側ダイのボンディングパッドへのアクセスを邪魔しないように小さくなければならない。このタイプの積層は、例えば、同じ機能のダイ(例えば2つのフラッシュメモリダイ)または異なる機能のダイ(例えば1つのフラッシュメモリダイおよび1つのSRAMダイ)に関して用いられてきた。2つまたは3つのダイを積層することは、スタックトチップスケールパッケージ(積層CSP)およびスタックトシンスモールアウトラインパッケージ(TSOP)に対してなされてきた。他の方法において、類似のサイズのダイをスペーサを置くことによって積層する、すなわち、比較的厚いインシュレータをダイ同士の間に置く。スペーサは充分なスペースを下のダイに付与することにより、ワイヤボンドできるようにするが、スペーサは集積回路パッケージをより厚くするので不都合である。
残念ながら、複数のダイを集積回路パッケージ内で積層するための従来の方法は、上側ダイが、それに積層される下側ダイよりも充分に小さくなければならなかったり、パッケージの厚さを非効率的に費消したりする。その結果、従来の方法では、複数のダイが同じサイズのときや、仕上がるパッケージの厚さが重要なときには、使用には適しない。したがって、集積回路パッケージ内で複数のダイを積層するための、方法を改良する必要がある。
本発明は、集積回路パッケージ内に集積回路チップを積層する方法に関する。改良された方法によれば、集積回路パッケージ内の集積回路密度を向上することを可能にしつつ、得られる集積回路パッケージは薄く、低プロファイルである。これら改良された方法は、特に集積回路パッケージ内で同じサイズ(かつしばしば同じ機能)の集積回路チップを積層するために特に有用である。そのような集積回路パッケージの一例は、リードフレームの片側または両側上に積層された複数の類似のサイズのメモリストレージ集積回路チップを備える不揮発性メモリ集積回路パッケージである。
本発明は、システム、装置、デバイスまたは方法として含む多くのやり方で実現され得る。本発明のいくつかの実施態様を以下に説明する。
集積回路パッケージとして、本発明の一実施態様は、少なくとも複数の導電性リードを有するリードフレームと、アクティブ側面および非アクティブ側面を有する第1集積回路ダイであって、第1集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第1集積ダイと、第1集積
回路ダイの前記非アクティブ側面上に付与された接着剤と、アクティブ側面および非アク
ティブ側面を有する第2集積回路ダイであって、第2集積回路ダイの前記非アクティブ側面は、第1集積回路ダイの前記非アクティブ側面に前記接着剤により固定され、第2集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第2集積回路ダイとを備え、ここで第1集積回路ダイおよび第2集積回路ダイのそれぞれはほぼ同一のサイズである。
集積回路パッケージとして、本発明の一実施態様は、少なくとも複数の導電性リードを有するリードフレームと、アクティブ側面および非アクティブ側面を有する第1集積回路ダイであって、第1集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第1集積ダイと、第1集積
回路ダイの前記非アクティブ側面上に付与された接着剤と、アクティブ側面および非アク
ティブ側面を有する第2集積回路ダイであって、第2集積回路ダイの前記非アクティブ側面は、第1集積回路ダイの前記非アクティブ側面に前記接着剤により固定され、第2集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第2集積回路ダイとを備え、ここで第1集積回路ダイおよび第2集積回路ダイのそれぞれはほぼ同一のサイズである。
集積回路パッケージとして、本発明の他の実施態様は、少なくとも、複数の導電性リードを有するリードフレームと、アクティブ側面および非アクティブ側面を有する第1集積回路ダイであって、第1集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第1集積回路ダイと、アクティブ側面および非アクティブ側面を有する第2集積回路ダイであって、第2集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第2集積回路ダイとを備える。
集積回路パッケージとして、本発明のさらに他の実施態様は、少なくとも、複数の導電性リードを有するリードフレームと、アクティブ側面および非アクティブ側面を有する第1集積回路ダイであって、第1集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第1集積回路ダイと、アクティブ側面および非アクティブ側面を有する第2集積回路ダイであって、第2集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第2集積回路ダイと、第1集積回路ダイの前記非アクティブ側面上に提供される下側接着剤と、アクティブ側面および非アクティブ側面を有する第3集積回路ダイであって、第3集積回路ダイの前記非アクティブ側面は、第1集積回路ダイの前記非アクティブ側面に前記下側接着剤により固定され、第3集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第3集積回路ダイと、第2集積回路ダイの前記非アクティブ側面上に提供される上側接着剤と、アクティブ側面および非アクティブ側面を有する第4集積回路ダイであって、第4集積回路ダイの前記非アクティブ側面は、第2集積回路ダイの前記非アクティブ側面に前記上側接着剤によって固定され、第4集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第4集積回路ダイとを備える。ここで第1集積回路ダイ、第2集積回路ダイ、第3集積回路ダイおよび第4集積回路ダイのそれぞれはほぼ同一のサイズである。
リードフレームおよび4つ以上集積回路ダイを有する集積回路パッケージを形成する方法として、本発明の一実施態様は、複数のリードを有するリードフレームを得る工程であって、少なくとも複数の前記リードがリードフィンガーを有する工程と、ボンディングパッドのそれぞれの組の上にハンダボールを有する第1集積回路ダイおよび第2集積回路ダイを入手する工程であって、第1集積回路ダイおよび第2集積回路ダイの前記ボンディングパッドは互いに鏡像であるように配置されている該ダイを入手する工程と、ボンディングパッドのそれぞれの組を有する第3集積回路ダイおよび第4集積回路ダイを得る工程と、第1集積回路ダイを前記リードフレームの第1側面に配置する工程と、前記リードフレームの少なくとも複数の前記リードフィンガーを第1集積回路ダイの前記ボンディングパッドに、前記ボンディングパッド上に提供されたハンダボールを用いてボンディングする工程と、第2集積回路ダイを前記リードフレームの第2側面に配置する工程と、第1集積回路ダイおよび第2集積回路ダイの前記ボンディングパッド上の前記ハンダボールをリフローする工程により、前記リードフレームの前記複数の前記リードフィンガーのそれぞれを前記ボンディングパッドの対応する組に電気的に接続する工程と、第3集積回路ダイを第1集積回路ダイに接着する工程と、第4集積回路ダイを第2集積回路ダイに接着する工程と、第3集積回路ダイの前記ボンドパッドを前記リードフレームの前記リードにワイヤ
ボンディングする工程と、第4集積回路ダイの前記ボンドパッドを前記リードフレームの前記リードにワイヤボンディングする工程と、第1集積回路ダイ、第2集積回路ダイ、第3集積回路ダイおよび第4集積回路ダイ、前記ハンダボール、ワイヤボンド、および前記リードフレームの少なくとも大部分を成形材料で封止する工程とを少なくとも含む。
ボンディングする工程と、第4集積回路ダイの前記ボンドパッドを前記リードフレームの前記リードにワイヤボンディングする工程と、第1集積回路ダイ、第2集積回路ダイ、第3集積回路ダイおよび第4集積回路ダイ、前記ハンダボール、ワイヤボンド、および前記リードフレームの少なくとも大部分を成形材料で封止する工程とを少なくとも含む。
集積回路パッケージ中に集積回路ダイを積層する方法として、本発明の一実施態様は、複数のリードを有するリードフレームを提供する工程であって、前記リードフレームは、上側面および下側面を有する工程と、第1集積回路ダイの前面(アクティブ側面)上のボンディングパッドを前記リードフレームの前記下側面上の前記リードにハンダボールによって電気的に接続する工程と、第2集積回路ダイの前面(アクティブ側面)上のボンディングパッドを前記リードフレームの前記下側面上の前記リードにハンダボールによって電気的に接続する工程と、第3集積回路ダイの背面(非アクティブ側面)を第1集積回路ダイの背面(非アクティブ側面)に取着する工程と、第4集積回路ダイの背面(非アクティブ側面)を第2集積回路ダイの背面(非アクティブ側面)に取着する工程と、第3集積回路ダイの前面(アクティブ側面)のボンディングパッドを前記リードフレームの前記下側面上の前記リードにワイヤボンドによって電気的に接続する工程と、第4集積回路ダイの前面(アクティブ側面)のボンディングパッドを前記リードフレームの前記上側面上の前記リードにワイヤボンドによって電気的に接続する工程とを少なくとも含む。
本発明の他の態様および利点は、以下の詳細な説明と、本発明の原理を例示的に示す添付の図面とを考慮することにより明らかになろう。
本発明は、以下の詳細な説明を添付の図面と併せて容易に理解されよう。添付図面においては同様の参照番号は同様の構成要素を表す。
本発明は、集積回路パッケージ内において集積回路チップを積層する方法に関する。この改良された方法は、集積回路パッケージ内の集積回路密度を増大することを可能にしつつ、得られる集積回路パッケージは薄く、つまり低プロファイルである。これら改良された方法は、集積回路パッケージ内で同一なサイズ(かつしばしば同一機能)の集積回路チップを積層するために特に有用である。そのような集積回路パッケージの一例は、リードフレームの片側または両側上に積層された複数の類似なサイズのメモリ記憶集積回路チップを備える不揮発性メモリ集積回路パッケージである。
本発明は、集積回路パッケージ内において集積回路チップを積層する方法に関する。この改良された方法は、集積回路パッケージ内の集積回路密度を増大することを可能にしつつ、得られる集積回路パッケージは薄く、つまり低プロファイルである。これら改良された方法は、集積回路パッケージ内で同一なサイズ(かつしばしば同一機能)の集積回路チップを積層するために特に有用である。そのような集積回路パッケージの一例は、リードフレームの片側または両側上に積層された複数の類似なサイズのメモリ記憶集積回路チップを備える不揮発性メモリ集積回路パッケージである。
本発明のこの態様の実施例は、以下に図1乃至7を参照しつつ以下に説明される。しかし当業者は、これら図について本願において記載される詳細な説明は例示目的であって、本発明はこれらの限定された実施態様を超えて敷衍することは容易に理解できるだろう。
図1は、本発明の一実施態様による集積回路パッケージ100の断面図である。集積回
路パッケージ100は、複数の集積回路チップ(ダイ)を積層して収容する低プロファイルすなわち薄い集積回路パッケージである。
路パッケージ100は、複数の集積回路チップ(ダイ)を積層して収容する低プロファイルすなわち薄い集積回路パッケージである。
集積回路パッケージ100は、集積回路パッケージ100から延びるリードフレーム102を有する。リードフレーム102は、集積回路パッケージ100内部の種々の電気的接続のための複数のリードを提供する。電気製品との接続を促進するべく、リードフレーム102のリードは、集積回路パッケージ100から外方へ延びる。電気製品の一例は、プリント回路基板である。リードフレーム102のリードの構成は、パッケージの表面実装に適する。しかし、他の構成またはタイプのリードが用いられえることに注意されたい。
リードフレーム102は、上面および下面を有する。第1集積回路ダイ104は、ハンダボール106によりリードフレーム102の下面に電気的に接続される。任意であるが、接着層108が、第1集積回路ダイ104の前面の少なくとも一部とリードフレーム102の下面との間に付与される。それにより第1集積回路ダイ104をリードフレーム102の下面に取着、または接着することを助ける。第2集積回路ダイ110は、ハンダボール112によりリードフレーム102の上面に連結する。ハンダボール106は、第1集積回路ダイ104の異なるボンドパッドをリードフレーム102の異なるリードに接続する。同様に、ハンダボール112は、第2集積回路ダイ110のボンドパッドをリードフレーム102のリードに接続する。任意であるが、接着層114が、第2集積回路ダイ110の前面の少なくとも一部と、リードフレーム102の上面との間に付与される。それにより第2集積回路ダイ110をリードフレーム102の上面に取着、または接着することを助ける。一実施態様において、リードフレーム102は、リード102の中央領域内にダイアタッチパッド(die attach pad)を備える。そのような実施態様においては、任意で接着層108,114がダイアタッチパッド(それぞれ底部面および上面)に接着し、それにより第1集積回路ダイおよび第2集積回路ダイ104,110をリードフレーム102に接着または固定し得る。
加えて、第3集積回路ダイ116が第1集積回路ダイ104上に積層される。より具体的には、第2集積回路ダイ116の背面(non−active side、非アクティブ側面)が、第1集積回路ダイ104の背面に接着または固定される。接着層118は、第3集積回路ダイ116の背面と第1集積回路ダイ104の背面との間に、これらダイを互いに接着または固定するために付与される。第3集積回路ダイ116の前面(active side、アクティブ側面)は、リードフレーム102のリードの下面にワイヤボンド120により連結されたボンディングパッドを備える。
第4集積回路ダイ122は、第2集積回路ダイ110上に積層される。より具体的には、第4集積回路ダイ122の背面が、第2集積回路ダイ110の背面に接着または固定される。接着層124は、第4集積回路ダイ122の背面と第2集積回路ダイ110の背面との間に、これらダイを互いに接着または固定するために付与される。第4集積回路ダイ122の前面は、リードフレーム102のリードの上面にワイヤボンド126を介して連結されるボンディングパッドを備える。
封止剤128は、集積回路パッケージ100のためのボディを形成するように成形される。ボディ128の厚さ(t)は、1ミリメートル(mm)以下である。したがって、集積回路パッケージ100は、薄く、低プロファイルを有するパッケージである。例えば、集積回路パッケージ100は、一実施態様においてはシンスモールアウトラインパッケージ(TSOP)と呼ばれる。一実施態様において、集積回路パッケージ100は、ある種のメモリチップパッケージに共通である48ピン型TSOPである。全ての48ピンが通常使用されるが、この構成(すなわちフットプリント)は標準であろう。それにもかかわ
らず、本発明は、複数の集積回路ダイが集積回路パッケージ100内で積層されることを可能にしつつ、集積回路パッケージ100が低く、薄いプロファイルを有することを可能にする。例えば、集積回路パッケージ100中で積層された複数の集積回路ダイがメモリ記憶チップである場合、得られる集積回路パッケージ100は、小さく薄い形状をなした高密度メモリチップパッケージである。例えば、一実施態様において、本発明は、パッケージの厚さも面積を増大させることなく、メモリチップパッケージ内の集積回路ダイの個数を少なくとも2倍にするために用いられ得る。
らず、本発明は、複数の集積回路ダイが集積回路パッケージ100内で積層されることを可能にしつつ、集積回路パッケージ100が低く、薄いプロファイルを有することを可能にする。例えば、集積回路パッケージ100中で積層された複数の集積回路ダイがメモリ記憶チップである場合、得られる集積回路パッケージ100は、小さく薄い形状をなした高密度メモリチップパッケージである。例えば、一実施態様において、本発明は、パッケージの厚さも面積を増大させることなく、メモリチップパッケージ内の集積回路ダイの個数を少なくとも2倍にするために用いられ得る。
一実施態様において、第1集積回路ダイ、第2集積回路ダイ、第3集積回路ダイおよび第4集積回路ダイ104,110,116,122のそれぞれは、同一サイズおよび同一機能を有する集積回路ダイである。例えば、集積回路パッケージ100がメモリ集積回路パッケージである場合、集積回路ダイは、それぞれ同じサイズのメモリダイである。しかし、集積回路ダイ104,110,116,122のそれぞれは、わずかに異なる。第1の相違点は、第1集積回路ダイ104の前面上のボンディングパッドが、第2集積回路ダイ110の前面のボンディングパッドに対して鏡像であるように構成されることである。第2の相違点は、第3集積回路ダイ116の前面上のボンディングパッドが、第4集積回路ダイ122の前面のボンディングパッドに対して鏡像であるように構成されることである。第2の相違点は必須ではないが、一貫した、複雑でないワイヤボンディングのための現実的な方法を提供する。第3の相違点は、ボンディングパッド間のピッチ(つまり間隔)が異なり得ることである。すなわち、第1集積回路ダイおよび第2集積回路ダイ104,110のためのボンディングパッドの間隔は、リードフレーム102と信頼性の高いハンダボールボンディングを可能にするよう充分に広い。前述のように、第1集積回路ダイ104および第2集積回路ダイ110は、ハンダボール106,112をそれぞれ介してリードフレーム102のリードにボンディングされる。例えば、信頼性の高い製造のためのこれら集積回路ダイ104,110のボンディングパッドの間隔は、約0.5mm(約20ミル)以上であるべきであり、より一般には、少なくとも約0.25mm(約10ミル)以上である。一方、第3および第4集積回路ダイ116,122についてのボンディングパッドのピッチは、ワイヤボンディングが用いられるのでさらに狭くてもよい。第3の相違点は必須ではなく、第3および第4集積回路ダイ116,122のボンディングパッドのピッチは、第1集積回路ダイおよび第2集積回路ダイ104,110のボンディングパッドのピッチと同一であっても、異なっていてもよい。
図2Aは、本発明の一実施態様による代表的な集積回路ダイ200の上面図である。集積回路ダイ200は、例えば、図1に示される集積回路ダイ104として使用することに適する。集積回路ダイ200は、20個のボンディングパッド204の構成を備える上面202を有する。ボンディングパッド204は1から20までの番号が付けられ、第1のボンディングパッドが204―1と表記され、最後のボンディングパッドが204−20と表記されている。
前述のように、第2集積回路ダイ110は、第1集積回路ダイ104のボンディングパッドの構成に比較して、鏡像のように構成されたボンディングパッドを有する。図2Bは、本発明の一実施態様による代表的な集積回路ダイ250の上面図である。集積回路ダイ250は、20個のボンディングパッド254を備える上面252を有する。ボンディングパッド254は1から20までの番号が付けられ、第1のボンディングパッドが254―1と表記され、最後のボンディングパッドが254−20と表記されている。
図2Aに示される集積回路ダイ250の上面252上のボンディングパッドの構成は、図2Bに示される集積回路ダイ200の上面202のボンディングパッドについて鏡像のように構成されることに注意されたい。鏡像構成は、第1集積回路ダイおよび第2集積回路ダイ104,200および110,250の、リードフレーム102の共通リードへの
電気的接続を実施し易くする。例えば、第1集積回路ダイ104,200および第2集積回路ダイ110,250上の機能的に同一のパッドは、アセンブルされると互いに垂直に整列され、それによりリードフレーム102の同一のリードに連結される。
電気的接続を実施し易くする。例えば、第1集積回路ダイ104,200および第2集積回路ダイ110,250上の機能的に同一のパッドは、アセンブルされると互いに垂直に整列され、それによりリードフレーム102の同一のリードに連結される。
また、前述のように、第4集積回路ダイ122は、第3集積回路ダイ116のボンディングパッドの構成に比較して、鏡像であるように構成されるボンディングパッドを有する。図3Aは、本発明の一実施態様による代表的な集積回路ダイ300の上面図である。集積回路ダイ300は、2n個のボンディングパッド304を備える上面302を備える。このボンディングパッドは、第1のボンディングパッド304−1から最後のボンディングパッド304−2nまで配列されている。集積回路ダイ300は、例えば、図1に示す第3集積回路ダイ116によって使用されるボンディングパッドの配列である。
図3Bは、本発明の一実施態様による代表的な集積回路ダイ350の上面図である。集積回路ダイ350は、2n個のボンディングパッド354を備える上面352を備える。このボンディングパッドは、第1のボンディングパッド354−1から最後のボンディングパッド354−2nまで配列される。集積回路ダイ350は、例えば、図1に示す第4集積回路ダイ122によって使用されるボンディングパッドの配列である。
集積回路ダイ350のボンディングパッド354は、集積回路ダイ300の上面302上のボンディングパッド304と同一の配置をなして、上面352上に配置されることに注意されたい。しかし、ボンディングパッド354は、集積回路ダイ350の上面352上に、集積回路ダイ300の上面302上のボンディングパッド304の構成と比較して鏡像をなすように構成されることにも注意されたい。この鏡像の構成は、ボンディングパッド304,354のワイヤボンディングの、リードフレーム102のリードへの電気的
接続をし易くしている。しかし、他の実施態様においては、ワイヤボンディングを使用することによる融通性を考えると、ボンディングパッド304,354が必ずしも正確な鏡像構成である必要はない。
接続をし易くしている。しかし、他の実施態様においては、ワイヤボンディングを使用することによる融通性を考えると、ボンディングパッド304,354が必ずしも正確な鏡像構成である必要はない。
さらに、図3Aおよび図3Bに示されるボンディングパッド304,354の領域およびそれらのピッチは、図2Aおよび図2Bに示されるボンディングパッド204,254の領域およびそれらのピッチに比べて、両方ともより小さいことは留意されるべきである。換言すれば、ボンディングパッド304,354は、特別な要件に対応する必要はなく、典型的なボンディングパッドサイズおよびピッチを使用でき、これはコストを低減し得る。したがって、図1に示す第3集積回路ダイ116および第4集積回路ダイ122によって利用されるボンディングパッドは、ワイヤボンド120,126を利用するので、これらボンディングパッドは、細かいピッチを有し、比較的小さいままである。そのため、第3集積回路ダイ116,300および第4集積回路ダイ122,350により使用されるボンディングパッドのサイズおよびピッチは、特別な要件に対応する必要はなく、典型的なボンディングパッドサイズおよびピッチを使用できる。例えば、今日の集積回路ダイにおけるボンディングパッドのための典型的なピッチは、約0.1〜0.15mm(約4〜6ミル)のである。
図4は、本発明の一実施態様によるリードフレーム400の上面図である。リードフレーム400は複数のリード402を備える。リード402のそれぞれは、リードフィンガー404、平坦領域406および周辺リード部408を有する。
リードフレーム400の周縁においては、集積回路パッケージの製造のあいだ、周辺リード部408の端部を保持および/または保持するダムバー410がある。ダムバー410は、パッケージの製造の最終段階において除去される。リードフィンガー404は、リードに沿った位置において、開口、すなわち小さな穴を備えており、ここはハンダボール
(例えばハンダボール106,112)がリードに連結する箇所である。
(例えばハンダボール106,112)がリードに連結する箇所である。
その結果、リードフレーム102,400のリードの両側面上の対応するハンダボールは、互いに垂直方向において整合している。したがって電気的に接続を形成するためにハンダがリフローされると、一つのハンダ接続が、リードフレームの関連するリードと、上側集積回路ダイの関連するボンディングパッドと、下側集積回路ダイの関連するボンドパッドとの間に形成される。換言すれば、鏡像をなす構成であれば、上側集積回路ダイおよび下側集積回路ダイの類似したボンディングパッド(例えば第1集積回路ダイ104および第2集積回路ダイ110)は、リードフレームの適切なリードにハンダ付けされる。リードフレーム400はまた、ダイアタッチ領域(die attach area)414をもリードフレーム400の中央領域に備え得る。ダイアタッチ領域414は、上側および下側集積回路ダイ(例えば第1集積回路ダイおよび第2集積回路ダイ104,110)が固定または接着するための構造を提供し得る。
図5は、本発明の一実施態様によるパッケージ組み立て処理500のフロー図である。パッケージ組み立て処理500は集積回路パッケージを製造する。パッケージ組み立て処理500は、例えば、図1に示される集積回路パッケージ100を製造するために使用するのに適する。
パッケージ組み立て処理500はまず、複数のリードを有するリードフレームを提供する(502)。リードフレームは金属のような導電性材料である。典型的にはリードフレームは銅である。パッケージ組み立て処理500によって形成されるべき集積回路パッケージは、この実施態様においては、4つの集積回路ダイを備える単一の集積回路パッケージであると仮定される。集積回路ダイのそれぞれは、複数のボンディングパッドを備える前面、およびボンディングパッドまたは露出された回路を有しない背面(または基板面)を備える。
リードフレームが提供された(502)あと、第1集積回路ダイの前面上のボンディングパッドは、リードフレームの下面上のリードに電気的に接続される(504)。典型的には、第1集積回路のボンディングパッドとリードフレームのリード間との接続は、ハンダボールにより達成される。同様に、第2集積回路ダイの前面上のボンディングパッドは、リードフレームの上面上のリードに電気的に接続される(506)。これもまた、第2集積回路ダイおよびリードフレームのリードについての接続は、ハンダボールによりなされる。
一実施態様において、第1集積回路ダイおよび第2集積回路ダイのボンディングパッドは、予めそれらに載置されたハンダボールを有する(例えばスクリーンプリントプロセスによる)。その後、ハンダボールがリードと接触し、ハンダがリフローされると、リードと第1集積回路および第2集積回路のボンディングパッドとの間の電気的接続が達成される。
次に、第3集積回路ダイの背面が第1集積回路ダイの背面に取着される(508)。同様に、第4集積回路ダイの背面が第2集積回路ダイの背面に取着される(510)。一実施例において、取着工程508,510は、取着される一対の集積回路ダイのそれぞれの背面同士の間に付与された接着剤により実行される。
さらに、第3集積回路ダイの前面上のボンディングパッドが、リードフレームの下面上のリードに電気的に接続される(512)。同様に、第4集積回路ダイの前面上のボンディングパッドが、リードフレームの上面上のリードに電気的に接続される(514)。一実施例においては、第3および第4集積回路ダイのボンディングパッドおよびリードフレ
ーム上のリードのこれら電気的接続は、ワイヤボンドによる。
ーム上のリードのこれら電気的接続は、ワイヤボンドによる。
次に、パッケージボディが形成される(516)。ここで、パッケージボディは、保護された集積回路パッケージを形成するために、リードフレーム、さまざまな集積回路ダイおよびワイヤボンドの周辺に形成される。典型的には、このパッケージボディは、モールド樹脂のような封止剤(または成形材料)により付与される。
図6Aおよび6Bは、本発明の他の実施態様によるパッケージ組み立て処理600のフロー図である。パッケージ組み立て処理600は、4つの集積回路ダイおよびダイアタッチパッドを有するリードフレームを使用する。
パッケージ組み立て処理工程600は、まず非導電性接着剤をダイアタッチパッドの中央下面に供給する(602)。その後、第1ダイ(集積回路ダイ)がダイアタッチパッドの下面に整列され、取着される(604)。ここで、第1ダイは、該パッド上に供給された(602)非導電性接着剤によりダイアタッチパッドに取着される。次に、リードフレームのリードのリードフィンガーが第1ダイのボンドパッドに連結される(606)。ここで、連結工程606は、リードフレームのリードのリードフィンガーを第1ダイのボンドパッドに電気的に接続するためにハンダボールを用いる。ハンダボールは典型的には連結工程606の前に第1ダイのボンドパッド上に置かれる(例えばスクリーンプリントプロセスによる)。
次に、非導電性接着剤がリードフレームのダイアタッチパッドの中央上面に供給される(608)。その後、第2ダイがダイアタッチパッドの上面に整列され取着される(610)。ここで、第2ダイは、ダイアタッチパッドの中央上面に供給された(608)非導電性接着剤によりダイアタッチパッドに取着される。この時点において、第1ダイおよび第2ダイのボンドパッド上に提供されたハンダボールは、リードの両方のフィンガーが第1ダイおよび第2ダイ両方のボンドパッドに電気的に接続するべくリフローされる(612)。ハンダボールのこのリフロー612は、ハンダボールが溶融して流動し、それにより強固な電気的接続を形成することを可能にするため、部分的に構成されたパッケージを炉に投入することにより実行される。
次に、第3ダイが第1ダイに背面と背面とを合わせる方法により取着される(614)。さらに第4ダイが第2ダイに背面と背面とを合わせる方法により取着さる(616)。より具体的には、第3ダイの背面が第1ダイの背面に取着され(614)、第4ダイの背面が第2ダイの背面に取着される(614)。ここで、614および616の取着工程は、第3ダイまたは第1ダイのいずれかと共に、第4ダイまたは第2ダイのいずれかの背面上に付与された接着剤の層により促進され得る。必要に応じて、取着工程614,616を確実にするために、使用される接着剤のタイプにより、適切に接着剤を固化する。
次に、第3ダイおよび第4ダイが、リードフレームのリードにワイヤボンドされる(618)。より具体的には、第3ダイおよび第4ダイのボンドパッドは、リードフレームのあるリードにワイヤボンドされる(618)。ここで、一実施態様において、リードは、ワイヤボンドのリードフレームのリードへの接着を促進するために、平坦な領域(例えば平坦な領域406)を有する。
その後、パッケージはモールドされる(620)。例えば、ボンドされたサンドイッチモールドが、形成される集積回路パッケージの要素を環囲する封止剤を付与するために使用される。モールド/封止剤が固化した後に、パッケージがトリミングされる(622)。パッケージのトリミング工程は、任意の余分な材料を除去し、ダムバーを除去するなどにより、パッケージを仕上げる。パッケージが仕上がった後、パッケージ組み立て処理6
00は完了し終了する。
00は完了し終了する。
図7は、本発明の一実施態様によるパッケージ要素準備処理700のフロー図である。本実施態様においては、図1に示す集積回路パッケージ100のような4つの集積回路ダイパッケージが形成される場合を想定する。第1および第2ダイは第1ウェーハ上に形成され、第3および第4集積回路ダイは第2ウェーハ上に形成されるが、集積回路ダイのそれぞれは、同一サイズおよび同一機能を有する。パッケージ要素調製工程700は、本発明による集積回路パッケージの製造をし易くするため、第1ウェーハに対して実行される前処理に対応する。
パッケージ要素調製工程700は、同一サイズおよび同一機能を有するダイのウェーハをまず入手(702)する。ここで、ウェーハは、第1ウェーハまたは第2ウェーハであり、よって第1ダイおよび第2ダイであるものとする。第1および第2ダイは、同一なサイズおよび機能を有するが、唯一の重要な相違点は、第2ダイのボンディングパッドが第1ダイのボンディングパッドに対して鏡像の構成を有することである。
次に、間隔ピッチを増大するために、第1ウェーハおよび第2ウェーハ上の第1および第2ダイのボンドパッドを再配置する(704)。ここで、パッケージ要素調製工程700の初期におけるウェーハは、ボンティングパッドについて0.1〜0.15mm(約4〜6ミル)の通常の間隔ピッチを有するものとする。ボンディングパッドのそのような間隔ピッチは、ワイヤボンディングについての使用には適するが、この間隔ピッチは、第1ダイおよび第2ダイがハンダボールと共に利用される場合には小さすぎる。したがって、第1ウェーハおよび第2ウェーハ上の第1ダイおよび第2ダイのボンドパッドは、間隔ピッチを増大するためにウェーハレベルにおいて再配置される(704)。約0.25mm(約10ミル)を超える大きい間隔ピッチが適切であるが、一例においては、約0.5mm(約20ミル)の間隔ピッチが有効である。さらに、間隔ピッチを増大する一方、ボンディングパッドの面積(つまりサイズ)そのものが増大される。一例において、ボンディングパッドは、一辺の長さが約0.25〜0.5mm(約10〜20ミル)のほぼ正方形である。
次に、再配置後の第1ダイおよび第2ダイ上のボンドパッドの位置に対応するボンドフィンガーを有するリードフレームを入手する(706)。換言すれば、リードフレームのリードのボンディング用のフィンガーは、再配置(704)後には第1ダイおよび第2ダイ上のボンディングパッドの位置に対応するよう構成されることが必要である。
その後、ウェーハの厚さが低減される(708)。ここで、該ウェーハを製造した工場は、標準的な操作、およびウェーハのサイズと厚さとを用いたものと仮定する。しかし、本発明において、得られるパッケージの厚さは非常に薄いが、この最小の厚さを達成するために、第1ダイおよび第2ダイの厚さは、それ自身が最小の厚さであることが必要である。したがって、ウェーハ厚さの低減(708)は、第1ダイおよび第2ダイをより薄くする操作である。現在のウェーハでは、工場から得られる厚さは約0.4〜0.5mm(約16〜21ミル)である傾向がある。低減工程708は、約0.075mm(約3ミル)、より一般には約0.05〜0.125mm(約2〜5ミル)へと厚さを低減することに役立つ。ウェーハの最小厚さは、得られる集積回路パッケージの所望の厚さおよび/または集積回路ダイが積層される個数にしばしば依存する。いずれの場合も、ウェーハの厚さは、さまざまな手段により低減される(708)。典型的には、ウェーハは、ウェーハをより薄くするために、グラインディングの後にラッピング(lapping)(または研磨)のような従来の技術を用いて研削または研磨される。
次に、ハンダが、第1および第2ウェーハ上の第1ダイおよび第2ダイのボンドパッド
上にスクリーン印刷される(710)。ここで、ハンダは、少量のハンダを第1ダイおよび第2ダイのボンドパッド上に配置するためにスクリーン印刷される。一実施態様において、使用されるハンダは高温ハンダである。スクリーン印刷された(710)ハンダは、小さなハンダボールを形成するべくリフローされる(712)。ハンダのスクリーン印刷710が実行されたときに、ボンディングパッド上のハンダは必ずしも均一ではなく、またハンダボールの形状に構成されなくてもよい。したがって、ハンダをリフローする工程(712)により、ボンディングパッド上に均一なハンダボールが形成される。次に、ウェーハ上に付与されるさまざまなダイ、具体的には、第1ダイおよび第2ダイが第1ウェーハおよび第2ウェーハから単体化される(714)。典型的には、第1ウェーハおよび第2ウェーハは、それぞれその上に第1ダイおよび第2ダイのアレイを有する。これら第1ダイおよび第2ダイは、ウェーハからソー工程により単体化され得る。この点において、第1ウェーハおよび第2ウェーハから得られる第1ダイおよび第2ダイは、図1に示す集積回路パッケージ100のような本発明による集積回路パッケージを形成するために使用される。
上にスクリーン印刷される(710)。ここで、ハンダは、少量のハンダを第1ダイおよび第2ダイのボンドパッド上に配置するためにスクリーン印刷される。一実施態様において、使用されるハンダは高温ハンダである。スクリーン印刷された(710)ハンダは、小さなハンダボールを形成するべくリフローされる(712)。ハンダのスクリーン印刷710が実行されたときに、ボンディングパッド上のハンダは必ずしも均一ではなく、またハンダボールの形状に構成されなくてもよい。したがって、ハンダをリフローする工程(712)により、ボンディングパッド上に均一なハンダボールが形成される。次に、ウェーハ上に付与されるさまざまなダイ、具体的には、第1ダイおよび第2ダイが第1ウェーハおよび第2ウェーハから単体化される(714)。典型的には、第1ウェーハおよび第2ウェーハは、それぞれその上に第1ダイおよび第2ダイのアレイを有する。これら第1ダイおよび第2ダイは、ウェーハからソー工程により単体化され得る。この点において、第1ウェーハおよび第2ウェーハから得られる第1ダイおよび第2ダイは、図1に示す集積回路パッケージ100のような本発明による集積回路パッケージを形成するために使用される。
第2ウェーハは、集積回路パッケージを形成することに使用される第3ダイおよび第4ダイを備える。第2ウェーハに実施行されるパッケージ要素調製工程は、図7に関して検討した工程と同様である。しかし、ボンディングパッドの従来方法に則った配置で充分であるので、第3ダイおよび第4ダイ上のボンドパッドを再配置(704)する必要はない。それにもかかわらず、第3ダイおよび第4ダイ上のボンディングパッドの再配置を行ってもよい。また、リードフレームは、既に入手されており(706)、第1ウェーハおよび第2ウェーハのボンディングパッドの再配置に対応する形状に構成されている。おそらくワイヤボンディングを促進するための平坦な領域406以外には、第3ダイおよび第4ダイについては、リードフレームに課せられるさらなる要件は存在しない。したがって、操作704,706は、多くの実施態様において第3ウェーハおよび第4ウェーハについては必要とされない。さらに、第3ダイおよび第4ダイのボンドパッド上ではハンダボールが利用されないため、第3ウェーハおよび第4ウェーハに関して、操作710,712は必要とされない。しかし、第3ウェーハおよび第4ウェーハは、一実施態様においては、第3ダイおよび第4ダイの第3ウェーハおよび第4ウェーハからの単体化(714)の前に、ウェーハの背面上に載置された接着剤を有し得る。例えば、接着剤は、ドライフィルムであり、約0.025mm(約1ミル)の厚さを有する。
本発明による集積回路パッケージは、メモリシステムにおいて用いられえる。本発明は、さらに上述のようにメモリシステムを含む電子システムに関する。メモリシステムは、さまざまな電子製品に使用するためにデジタルデータをストレージするために用いられる。しばしばメモリシステムは、電子システムから離脱可能であり、よってストレージされたデジタルデータは携帯可能である。これらメモリシステムはメモリカードと呼ばれる。本発明によるメモリシステムは、比較的小さいフォームファクタを有し得、カメラ、ハンドヘルドまたはノートブックコンピュータ、ネットワークカード、ネットワーク機器、セットトップボックス、ハンドヘルドまたは他の小型オーディオプレイヤー/レコーダー(例えばMP3機器)、および医療用モニタのような電子製品のためにデジタルデータをストレージするために用いられる。メモリカードの例は、PCカード(以前のPCMCIAデバイス)、フラッシュカード、セキュアディジタル(SD)カード、マルチメディアカード(MMCカード)、およびATAカード(例えばコンパクトフラッシュカード)を含む。一例としては、メモリカードは、データをストレージするためにフラッシュまたはEEPROMタイプのメモリセルを用いる。より一般には、メモリシステムは、メモリカードだけではなく、メモリスティックまたは他の半導体メモリ製品である。
本発明の利点は無数にある。多様な実施態様または実施例は、以下の利点を提供する。本発明の一つの利点は、実質的に同一サイズの集積回路チップが薄い集積回路パッケージ
内で積層され得ることである。本発明の他の利点は、全体的なパッケージの厚さが薄く維持されつつも、集積回路チップ密度が劇的に増大することである。本発明のさらなる利点は、高密度メモリ集積回路パッケージが得られる(例えばフラッシュメモリ)ことである。
内で積層され得ることである。本発明の他の利点は、全体的なパッケージの厚さが薄く維持されつつも、集積回路チップ密度が劇的に増大することである。本発明のさらなる利点は、高密度メモリ集積回路パッケージが得られる(例えばフラッシュメモリ)ことである。
本発明の多くの特徴および利点は、本記載から明らかであり、よって、添付の特許請求の範囲は、本発明のそのような全ての特徴および利点をカバーすることを意図する。さらに、多くの改変および変更が当業者には容易に想起されるので、本発明を図示および説明した構成および操作に限定することを意図するものではない。したがって、全ての適切な改変および等価物は、本発明の範囲に含まれるものとみなされる。
Claims (5)
- 集積回路パッケージにおいて、
複数の導電性リードを有するリードフレームであって、同リードフレームは下側面および上側面を有するリードフレームと、
アクティブ側面および非アクティブ側面を有する第1集積回路ダイであって、第1集積回路ダイは前記リードフレームの下側面に配置され、第1集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第1集積回路ダイと、
アクティブ側面および非アクティブ側面を有する第2集積回路ダイであって、第2集積回路ダイは前記リードフレームの上側面に配置され、第2集積回路ダイの前記アクティブ側面は、前記リードフレームの前記導電性リードに電気的に接続されるボンディングパッドを有する第2集積回路ダイとを備え、
前記導電性リードのそれぞれは、第1集積回路ダイおよび第2集積回路ダイのそれぞれから一つずつの対応する一対の前記ボンディングパッド間に電気的接続を付与し、前記リードフレームの前記導電性リードのそれぞれは、前記対応する一対の前記ボンディングパッドに近接する穴を有する集積回路パッケージ。 - 第1集積回路ダイおよび第2集積回路ダイの前記ボンディングパッドは、互いに鏡像であるように配置され、
前記集積回路パッケージの厚さは1.0ミリメートル以下である請求項1に記載の集積回路パッケージ。 - 第1集積回路ダイおよび第2集積回路ダイの前記アクティブ側面の前記ボンディングパッドはその上にハンダボールを有し、
前記ハンダボールは、第1集積回路ダイの前記アクティブ側面のボンディングパッドだけでなく、第2集積回路ダイの前記アクティブ側面のボンディングパッドをも前記リードフレームの導電性リードに電気的に接続するために用いられ、それにより第1集積回路ダイおよび第2集積回路ダイのそれぞれから一つずつのハンダボールの対応する対が、前記導電性リードのうちの一つと、第1集積回路ダイの前記アクティブ側面の前記ボンディングパッドのうちの一つと、第2集積回路ダイの前記アクティブ側面の前記ボンディングパッドの対応する一つとの間の電気的接続を提供するべく使用される請求項1または請求項2に記載の集積回路パッケージ。 - 第1集積回路ダイの前記非アクティブ側面上に提供される下側接着剤と、
アクティブ側面および非アクティブ側面を有する第3集積回路ダイであって、第3集積回路ダイの前記非アクティブ側面は、第1集積回路ダイの前記非アクティブ側面に前記下側接着剤によって固定され、第3集積回路ダイの前記アクティブ側面は、前記リードフレームの導電性リードにワイヤボンドによって電気的に接続されるボンディングパッドを有する第3集積回路ダイとをさらに備える請求項1に記載の集積回路パッケージ。 - 第1、第2および第3集積回路ダイのそれぞれはほぼ同一のサイズであり、
第1と第3集積回路ダイとの間にはスペーサが設けられていない請求項4に記載の集積回路パッケージ。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015070036A (ja) * | 2013-09-27 | 2015-04-13 | ローム株式会社 | 半導体装置および電子機器 |
US9997484B2 (en) | 2016-03-11 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and manufacturing method of the same |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6551857B2 (en) * | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
US7402897B2 (en) * | 2002-08-08 | 2008-07-22 | Elm Technology Corporation | Vertical system integration |
US7368320B2 (en) * | 2003-08-29 | 2008-05-06 | Micron Technology, Inc. | Method of fabricating a two die semiconductor assembly |
US20050046034A1 (en) * | 2003-09-03 | 2005-03-03 | Micron Technology, Inc. | Apparatus and method for high density multi-chip structures |
US7462925B2 (en) * | 2004-11-12 | 2008-12-09 | Macronix International Co., Ltd. | Method and apparatus for stacking electrical components using via to provide interconnection |
US20060267173A1 (en) * | 2005-05-26 | 2006-11-30 | Sandisk Corporation | Integrated circuit package having stacked integrated circuits and method therefor |
JP2007035865A (ja) * | 2005-07-26 | 2007-02-08 | Toshiba Corp | 半導体パッケージとその製造方法 |
US7361531B2 (en) * | 2005-11-01 | 2008-04-22 | Allegro Microsystems, Inc. | Methods and apparatus for Flip-Chip-On-Lead semiconductor package |
US20070281397A1 (en) * | 2006-05-31 | 2007-12-06 | Wai Yew Lo | Method of forming semiconductor packaged device |
TWI297945B (en) * | 2006-06-20 | 2008-06-11 | Chipmos Technologies Inc | Multi-chip stack package having reduced thickness |
US7888185B2 (en) * | 2006-08-17 | 2011-02-15 | Micron Technology, Inc. | Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device |
US7830020B2 (en) * | 2007-06-21 | 2010-11-09 | Stats Chippac Ltd. | Integrated circuit package system employing device stacking |
US8174127B2 (en) * | 2007-06-21 | 2012-05-08 | Stats Chippac Ltd. | Integrated circuit package system employing device stacking |
US7919848B2 (en) * | 2007-08-03 | 2011-04-05 | Stats Chippac Ltd. | Integrated circuit package system with multiple devices |
US8399973B2 (en) | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
US8594110B2 (en) | 2008-01-11 | 2013-11-26 | Mosaid Technologies Incorporated | Ring-of-clusters network topologies |
US7615407B1 (en) * | 2008-07-02 | 2009-11-10 | National Semiconductor Corporation | Methods and systems for packaging integrated circuits with integrated passive components |
US8022539B2 (en) * | 2008-11-17 | 2011-09-20 | Stats Chippac Ltd. | Integrated circuit packaging system with increased connectivity and method of manufacture thereof |
EP2248161B1 (en) | 2009-03-06 | 2019-05-01 | Kaixin Inc. | Leadless integrated circuit package having high density contacts |
KR101753416B1 (ko) * | 2009-04-03 | 2017-07-19 | 카이씬, 인코포레이티드 | Ic 패키지용 리드프레임 및 제조방법 |
US20100314728A1 (en) * | 2009-06-16 | 2010-12-16 | Tung Lok Li | Ic package having an inductor etched into a leadframe thereof |
US9390974B2 (en) | 2012-12-21 | 2016-07-12 | Qualcomm Incorporated | Back-to-back stacked integrated circuit assembly and method of making |
US8912646B2 (en) | 2009-07-15 | 2014-12-16 | Silanna Semiconductor U.S.A., Inc. | Integrated circuit assembly and method of making |
KR101818556B1 (ko) | 2009-07-15 | 2018-01-15 | 퀄컴 인코포레이티드 | 이면측 바디 연결을 가진 반도체-온-절연체 |
TWI509780B (zh) * | 2009-07-15 | 2015-11-21 | Silanna Semiconductor Usa Inc | 積體電路及其製造方法 |
US9496227B2 (en) | 2009-07-15 | 2016-11-15 | Qualcomm Incorporated | Semiconductor-on-insulator with back side support layer |
US9466719B2 (en) | 2009-07-15 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator with back side strain topology |
JP5801300B2 (ja) * | 2009-07-15 | 2015-10-28 | シランナ・セミコンダクター・ユー・エス・エイ・インコーポレイテッドSilanna Semiconductor U.S.A., Inc. | 背面放熱を伴う絶縁体上半導体 |
US9362138B2 (en) | 2009-09-02 | 2016-06-07 | Kaixin, Inc. | IC package and method for manufacturing the same |
US7944029B2 (en) | 2009-09-16 | 2011-05-17 | Sandisk Corporation | Non-volatile memory with reduced mobile ion diffusion |
KR101668444B1 (ko) * | 2010-01-28 | 2016-10-21 | 삼성전자 주식회사 | 프레임 인터포저를 갖는 멀티 칩 패키지 |
US8843692B2 (en) | 2010-04-27 | 2014-09-23 | Conversant Intellectual Property Management Inc. | System of interconnected nonvolatile memories having automatic status packet |
US8264074B2 (en) * | 2010-09-10 | 2012-09-11 | General Electric Company | Device for use as dual-sided sensor package |
US8604597B2 (en) * | 2011-04-28 | 2013-12-10 | Monolithic Power Systems, Inc. | Multi-die packages incorporating flip chip dies and associated packaging methods |
US9524957B2 (en) | 2011-08-17 | 2016-12-20 | Intersil Americas LLC | Back-to-back stacked dies |
CN103035631B (zh) * | 2011-09-28 | 2015-07-29 | 万国半导体(开曼)股份有限公司 | 联合封装高端和低端芯片的半导体器件及其制造方法 |
CN104025285B (zh) | 2011-10-31 | 2017-08-01 | 英特尔公司 | 多管芯封装结构 |
US8629539B2 (en) | 2012-01-16 | 2014-01-14 | Allegro Microsystems, Llc | Methods and apparatus for magnetic sensor having non-conductive die paddle |
US9812588B2 (en) | 2012-03-20 | 2017-11-07 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
US10234513B2 (en) | 2012-03-20 | 2019-03-19 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
US8933715B2 (en) | 2012-04-08 | 2015-01-13 | Elm Technology Corporation | Configurable vertical integration |
US8759956B2 (en) * | 2012-07-05 | 2014-06-24 | Infineon Technologies Ag | Chip package and method of manufacturing the same |
US9515181B2 (en) | 2014-08-06 | 2016-12-06 | Qualcomm Incorporated | Semiconductor device with self-aligned back side features |
DE102014221546A1 (de) * | 2014-10-23 | 2016-04-28 | Robert Bosch Gmbh | Mikroelektronische Bauelementanordnung mit einer Mehrzahl von Substraten und entsprechendes Herstellungsverfahren |
KR102215826B1 (ko) | 2014-12-22 | 2021-02-16 | 삼성전자주식회사 | 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템 |
KR102379166B1 (ko) * | 2015-02-05 | 2022-03-25 | 삼성전자주식회사 | 전자 부품, 반도체 패키지 및 이를 이용한 전자 장치 |
US11222832B2 (en) * | 2019-02-11 | 2022-01-11 | Semiconductor Components Industries, Llc | Power semiconductor device package |
US10991644B2 (en) | 2019-08-22 | 2021-04-27 | Allegro Microsystems, Llc | Integrated circuit package having a low profile |
US20220020740A1 (en) * | 2020-07-17 | 2022-01-20 | Semiconductor Components Industries, Llc | Isolated 3d semiconductor device package |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960006710B1 (ko) * | 1987-02-25 | 1996-05-22 | 가부시기가이샤 히다찌세이사꾸쇼 | 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법 |
JPS63211663A (ja) * | 1987-02-26 | 1988-09-02 | Mitsubishi Electric Corp | 回路基板 |
US5041901A (en) * | 1989-05-10 | 1991-08-20 | Hitachi, Ltd. | Lead frame and semiconductor device using the same |
JP2918073B2 (ja) | 1991-04-20 | 1999-07-12 | 凸版印刷株式会社 | リードフレームの製造方法 |
US5331235A (en) * | 1991-06-01 | 1994-07-19 | Goldstar Electron Co., Ltd. | Multi-chip semiconductor package |
JPH05109976A (ja) * | 1991-10-17 | 1993-04-30 | Fujitsu Ltd | 半導体装置 |
US5221858A (en) * | 1992-02-14 | 1993-06-22 | Motorola, Inc. | Tape automated bonding (TAB) semiconductor device with ground plane and method for making the same |
US5422435A (en) * | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
US5291061A (en) * | 1993-04-06 | 1994-03-01 | Micron Semiconductor, Inc. | Multi-chip stacked devices |
KR950027550U (ko) * | 1994-03-07 | 1995-10-18 | 정의훈 | 클로즈 가이드(Cloth guide)의 경사안내로울러 좌. 우 이송장치 |
EP0725981B1 (en) * | 1994-08-25 | 2002-01-02 | National Semiconductor Corporation | Component stacking in multi-chip semiconductor packages |
EP0737361A1 (en) * | 1994-10-27 | 1996-10-16 | National Semiconductor Corporation | A leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die |
JP3129928B2 (ja) * | 1995-03-30 | 2001-01-31 | シャープ株式会社 | 樹脂封止型半導体装置 |
US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
US5617297A (en) * | 1995-09-25 | 1997-04-01 | National Semiconductor Corporation | Encapsulation filler technology for molding active electronics components such as IC cards or PCMCIA cards |
US5646446A (en) * | 1995-12-22 | 1997-07-08 | Fairchild Space And Defense Corporation | Three-dimensional flexible assembly of integrated circuits |
US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
US5677567A (en) * | 1996-06-17 | 1997-10-14 | Micron Technology, Inc. | Leads between chips assembly |
US5804880A (en) * | 1996-11-04 | 1998-09-08 | National Semiconductor Corporation | Solder isolating lead frame |
US5986209A (en) * | 1997-07-09 | 1999-11-16 | Micron Technology, Inc. | Package stack via bottom leaded plastic (BLP) packaging |
KR100280398B1 (ko) * | 1997-09-12 | 2001-02-01 | 김영환 | 적층형 반도체 패키지 모듈의 제조 방법 |
KR100260997B1 (ko) * | 1998-04-08 | 2000-07-01 | 마이클 디. 오브라이언 | 반도체패키지 |
US6072233A (en) * | 1998-05-04 | 2000-06-06 | Micron Technology, Inc. | Stackable ball grid array package |
KR100285664B1 (ko) * | 1998-05-15 | 2001-06-01 | 박종섭 | 스택패키지및그제조방법 |
US6378758B1 (en) * | 1999-01-19 | 2002-04-30 | Tessera, Inc. | Conductive leads with non-wettable surfaces |
JP3662461B2 (ja) * | 1999-02-17 | 2005-06-22 | シャープ株式会社 | 半導体装置、およびその製造方法 |
US6301121B1 (en) * | 1999-04-05 | 2001-10-09 | Paul T. Lin | Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process |
US6323060B1 (en) * | 1999-05-05 | 2001-11-27 | Dense-Pac Microsystems, Inc. | Stackable flex circuit IC package and method of making same |
US6437433B1 (en) * | 2000-03-24 | 2002-08-20 | Andrew C. Ross | CSP stacking technology using rigid/flex construction |
US6476475B1 (en) * | 2000-06-29 | 2002-11-05 | Advanced Micro Devices, Inc. | Stacked SRAM die package |
JP3822043B2 (ja) * | 2000-09-25 | 2006-09-13 | 太陽誘電株式会社 | チップ部品組立体の製造方法 |
TW565925B (en) * | 2000-12-14 | 2003-12-11 | Vanguard Int Semiconduct Corp | Multi-chip semiconductor package structure process |
TW525274B (en) * | 2001-03-05 | 2003-03-21 | Samsung Electronics Co Ltd | Ultra thin semiconductor package having different thickness of die pad and leads, and method for manufacturing the same |
US7034382B2 (en) * | 2001-04-16 | 2006-04-25 | M/A-Com, Inc. | Leadframe-based chip scale package |
DE10231385B4 (de) * | 2001-07-10 | 2007-02-22 | Samsung Electronics Co., Ltd., Suwon | Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung |
US6577012B1 (en) * | 2001-08-13 | 2003-06-10 | Amkor Technology, Inc. | Laser defined pads for flip chip on leadframe package |
JP2003318361A (ja) * | 2002-04-19 | 2003-11-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US6674173B1 (en) * | 2003-01-02 | 2004-01-06 | Aptos Corporation | Stacked paired die package and method of making the same |
US6853064B2 (en) * | 2003-05-12 | 2005-02-08 | Micron Technology, Inc. | Semiconductor component having stacked, encapsulated dice |
US6984881B2 (en) * | 2003-06-16 | 2006-01-10 | Sandisk Corporation | Stackable integrated circuit package and method therefor |
-
2003
- 2003-06-16 US US10/463,742 patent/US7309923B2/en not_active Expired - Lifetime
-
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-
2012
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015070036A (ja) * | 2013-09-27 | 2015-04-13 | ローム株式会社 | 半導体装置および電子機器 |
US9997484B2 (en) | 2016-03-11 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and manufacturing method of the same |
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